KR20060048664A - 전자 부품 내장 기판의 제조 방법 - Google Patents

전자 부품 내장 기판의 제조 방법 Download PDF

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KR20060048664A
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KR
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electronic component
layer
buildup
cavity
buildup layer
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KR1020050056742A
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마사히로 스노하라
게이스케 우에다
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신꼬오덴기 고교 가부시키가이샤
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Abstract

본 발명은 빌드업 층 내에 내장된 전자 부품을 포함하는 전자 부품 내장 기판의 제조 방법에 대해 개시한다. 이 방법은, 제 1 빌드업 층의 전체 두께가 전자 부품의 두께에 대응하도록 코어 기판 상에 복수의 제 1 빌드업 층을 적층하는 제 1 빌드업 층 적층 공정, 적층된 제 1 빌드업 층에 전자 부품을 수용하기 위한 캐비티를 형성하는 캐비티 형성 공정, 이 캐비티 내에 전자 부품을 수용하는 수용 공정, 및 제 1 빌드업 층과 전자 부품 위에 제 2 빌드업 층을 적층하는 제 2 빌드업 층 적층 공정을 포함한다.
내장 전자 부품, 빌드업, 캐비티, 적층, 내장 기판

Description

전자 부품 내장 기판의 제조 방법{METHOD FOR FABRICATING AN ELECTRONIC COMPONENT EMBEDDED SUBSTRATE}
도 1은 본 발명의 제 1 실시예에 따른 전자 부품 내장 기판의 제조 방법의 제 1 공정을 나타내는 도면.
도 2는 본 발명의 제 1 실시예에 따른 제조 방법의 제 2 공정을 나타내는 도면.
도 3은 본 발명의 제 1 실시예에 따른 제조 방법의 제 3 공정을 나타내는 도면.
도 4는 본 발명의 제 1 실시예에 따른 제조 방법의 제 4 공정을 나타내는 도면.
도 5는 본 발명의 제 1 실시예에 따른 제조 방법의 제 5 공정을 나타내는 도면.
도 6은 본 발명의 제 1 실시예에 따른 제조 방법의 제 6 공정을 나타내는 도면.
도 7은 본 발명의 제 1 실시예에 따른 제조 방법의 제 7 공정을 나타내는 도면.
도 8은 본 발명의 제 1 실시예에 따른 제조 방법의 제 8 공정을 나타내는 도 면.
도 9는 본 발명의 제 1 실시예에 따른 제조 방법의 제 9 공정을 나타내는 도면.
도 10은 제 1 실시예의 제조 방법을 이용하여 제조된 전자 부품 내장 기판을 사용한 반도체 장치를 나타내는 도면.
도 11은 본 발명의 제 2 실시예에 따른 전자 부품 내장 기판의 제조 방법의 제 1 공정을 나타내는 도면.
도 12는 본 발명의 제 2 실시예에 따른 제조 방법의 제 2 공정을 나타내는 도면.
도 13은 본 발명의 제 2 실시예에 따른 제조 방법의 제 3 공정을 나타내는 도면.
도 14는 본 발명의 제 2 실시예에 따른 제조 방법의 제 4 공정을 나타내는 도면.
도 15는 본 발명의 제 2 실시예에 따른 제조 방법의 제 5 공정을 나타내는 도면.
도 16은 본 발명의 제 2 실시예에 따른 제조 방법의 제 6 공정을 나타내는 도면.
도 17은 본 발명의 제 2 실시예에 따른 제조 방법의 제 7 공정을 나타내는 도면.
도 18은 본 발명의 제 2 실시예에 따른 제조 방법의 제 8 공정을 나타내는 도면.
도 19는 본 발명의 제 3 실시예에 따른 전자 부품 내장 기판의 제조 방법의 제 1 공정을 나타내는 도면.
도 20은 본 발명의 제 3 실시예에 따른 제조 방법의 제 2 공정을 나타내는 도면.
도 21은 본 발명의 제 3 실시예에 따른 제조 방법의 제 3 공정을 나타내는 도면.
도 22는 본 발명의 제 3 실시예에 따른 제조 방법의 제 4 공정을 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명 *
10…동장(copper clad) 적층판
11…코어 기판
16…스톱퍼(stopper)층
17, 18, 23, 24, 34, 35…빌드업층
17A, 18A, 23A, 24A, 34A, 35A…절연층
17B, 18B, 23B, 24B, 34B, 35B…비아
17C, 18C, 23C, 24C, 34C, 35C…배선층
29…레이저광
30…캐비티
31…제 1 빌드업 층
32…내장 전자 부품
41, 42…땜납 레지스트
43, 44, 70, 71…개구
50…전자 부품 내장 기판
51…반도체 칩
60…반도체 장치
61…금속 마스크
65…위치 결정핀
68, 69…위치 결정 구멍
본 발명은 다층 배선 기판 내에 내장된 전자 부품을 포함하는 전자 부품 내장 기판의 제조 방법에 관한 것이다.
최근, 반도체 장치에 탑재되는 반도체 소자의 동작 주파수가 높아지고, 그에 따라, 반도체 소자에 공급되는 전원의 안정화에 대해 방책이 요구되어 지고 있다. 이러한 요구에 대응하여, 반도체 소자가 탑재된 반도체 장치 기판 내에 내장된 전자 부품(예를 들어, 커패시터 소자)을 포함하는 전자 부품 내장 기판이 제시되었다.
또한, 반도체 소자의 고밀도화에 따라서, 반도체 소자에 형성된 전극 패드의 피치가 더욱 좁아지고 있다. 이에 대하여, 종래의 인쇄 회로 기판 위에, 반도체 소자에 형성된 전극 패드의 피치에 대응하여 충분히 좁은 피치를 갖는 배선 패턴을 형성하는 것이 곤란해지고 있다. 그러므로, 반도체 소자 탑재용 기판으로서 종래의 인쇄 회로 기판을 사용하는 것이 부적합하게 되고 있다.
따라서, 최근에는, 코어 층으로서 인쇄 회로 기판과, 빌드업 방법을 이용하여 그 코어층 양측에 적층되며 비아를 통하여 상호 접속되는 빌드업 층 및 배선층을 포함하며, 빌드업 인쇄 회로 기판으로 불리는 다층 기판이 사용되고 있다. 이하의 설명에서는, 빌드업 방법을 이용하여 형성되고, 배선이 그 위에 형성된 층을 빌드업 층으로 언급하겠다.
종래에는, 다층 배선 기판의 형태로 전자 부품(예를 들어, 커패시터 소자)을 내장하는 경우, 예를 들면 일본국 공개특허 제2003-197809호 공보에 기재된 바와 같이, 전자 부품이 다층 배선 기판에 포함되는 복수의 빌드업 층의 하나의 빌드업 층(소자 내장 빌드업 층으로 언급) 내에 내장된다.
구체적으로는, 빌드업 방법에 따른 프로세스에서, 소자 내장 빌드업 층을 형성한 후, 칩 부품(전자 부품)을 수용하기 위하여 그 위에 캐비티가 형성되고, 전자 부품이 이 캐비티 내에 내장된다 그리고, 빌드업 층과 배선층이 빌드업 방법을 이용하여 소자 내장 빌드업 층의 상부에 적층되고, 비아가 이 층에 형성된다. 또한, 소자 내장 빌드업 층과 다층 배선 기판의 배선층에 설치된 전자 부품의 단자는 비아에 의해 전기적으로 상호 접속되도록 배치된다.
상술한 바와 같이, 종래의 전자 부품 내장 기판에서는, 전자 부품이 적층된 빌드업 층 중에서 하나의 빌드업 층(소자 내장 빌드업 층) 내에 내장된다. 그러나, 하나의 빌드업 층에 대응하는 소자 내장 빌드업 층 내에 전자 부품이 설치된 배치에서는, 전자 부품의 두께는 소자 내장 빌드업 층의 막 두께로 제한된다. 즉, 전자 부품은 소자 내장 빌드업 층보다 얇게 이루어져야 한다.
일반적으로, 빌드업 방법을 이용하여 적층된 빌드업 층은 50㎛ 정도의 막 두께를 가지기 때문에, 전자 부품의 두께는 50㎛ 이하로 될 수 있다. 그러나, 50㎛ 이하의 두께를 갖는 전자 부품을 제조하는 것은 상당히 어렵고, 이러한 전자 부품의 비용은 상당히 높다. 또한, 이러한 전자 부품의 제조에 대한 생산 수율을 향상시키는데 장애가 있다.
본 발명은 종래 기술의 이러한 문제점들을 감안한 것으로, 내장 전자 부품의 두께에 상관없이 기판 내에 전자 부품이 용이하고 저가로 내장될 수 있는 방법에 의한 전자 부품 내장 기판의 제조 방법을 제공하는 것을 그 목적으로 한다.
본 발명의 제 1 실시예에 따르면,
코어 기판 상에, 제 1 빌드업 층의 전체 두께가 전자 부품의 두께에 대응하도록 복수의 제 1 빌드업 층을 적층하는 제 1 빌드업 층 적층 공정,
적층된 제 1 빌드업 층에 전자 부품을 수용하기 위한 캐비티를 형성하는 캐비티 형성 공정,
전자 부품을 캐비티 내에 수용시키는 수용 공정, 및
제 1 빌드업 층과 전자 부품 상에 제 2 빌드업 층을 형성하는 제 2 빌드업 층 적층 공정을 포함하며, 빌드업 층 내에 내장된 전자 부품을 포함하는 전자 부품 내장 기판의 제조 방법이 제공된다.
본 발명의 일 형태에 따르면, 코어 기판 상에 전자 부품의 두께에 대응하는, 전체 두께를 갖는 복수의 빌드업 층을 적층하도록 제 1 빌드업 층 적층 공정을 행하고, 그 후에 이 적층된 빌드업 층 내에 전자 부품을 수용하기 위한 캐비티를 형성하도록 캐비티 형성 공정을 행한다. 이 때에, 하나의 빌드업 층의 두께가 전자 부품의 두께보다 작을 경우에도, 복수의 적층된 빌드업 층의 전체 두께는 전자 부품의 두께에 대응하도록 배치될 수 있고, 캐비티는 전자 부품을 수용하기에 충분한 깊이를 갖도록 배치될 수 있다.
본 발명의 바람직한 실시예에서, 캐비티 형성 공정은 레이저 가공법을 통한 캐비티의 형성 공정을 포함한다.
다른 바람직한 실시예에서, 본 발명의 제조 방법은 제 1 빌드업 층 적층 공정 이전에 실시되는, 캐비티의 형성 위치에 대응하는 위치에서 코어 기판 상에 스토퍼 층을 형성하는 공정을 포함한다.
본 발명의 다른 바람직한 실시예에서는, 제 1 빌드업 층 적층 공정과 제 2 빌드업 층 적층 공정에서 세미 애디티브(semi-additive)법이 이용된다.
본 발명의 다른 실시예에 따르면,
제 1 빌드업 층을 형성하는 처리와, 전자 부품을 수용하기 위한 캐비티의 형성 위치에 대응하는 위치에서 제 1 빌드업 층에 개구를 형성하는 처리를 포함하며, 전자 부품의 두께에 대응하는 전체 두께를 갖는 복수의 제 1 빌드업 층이 코어 기판 상에 적층되도록 이들 처리를 반복하여 실시하는, 제 1 빌드업 층 적층 공정,
캐비티 내에 전자 부품을 수용하는 수용 공정, 및
제 1 빌드업 층과 전자 부품 상에 제 2 빌드업 층을 적층하는 제 2 빌드업 층 적층 공정을 포함하며, 빌드업 층 내에 내장된 전자 부품을 포함하는 전자 부품 내장 기판의 제조 방법이 제공된다.
본 발명의 일 형태에 따르면, 빌드업 층을 형성하는 처리와 캐비티의 형성 위치에 대응하는 위치에서 상기 형성된 빌드업 층에 개구를 형성하는 처리는 적층된 빌드업 층의 전체 두께가 전자 부품의 두께에 대응하도록 그 내부에 형성된 개구를 갖는 복수의 빌드업 층이 적층되도록 반복하여 행한다. 이 때에, 전자 부품을 수용하기 위한 캐비티가 빌드업 층이 적층될 때 형성되어도 좋다.
본 발명의 바람직한 실시예에서는, 제 1 빌드업 층 내에 개구를 형성하는 처리는 금속 마스크를 사용한 습식 에칭을 통하여 개구를 형성하는 공정을 포함한다.
본 발명의 다른 실시예에 따르면,
코어 기판 상에, 제 1 빌드업 층의 전체 두께가 전자 부품의 두께에 대응하도록 복수의 제 1 빌드업 층이 적층되며, 제 1 빌드업 층에는 전자 부품을 수용하기 위한 캐비티의 형성 위치에 대응하는 위치에 개구가 미리 형성되는, 제 1 빌드업 층 적층 공정,
전자 부품을 캐비티 내에 수용하는 수용 공정, 및
제 1 빌드업 층과 전자 부품 상에 제 2 빌드업 층을 적층하는 제 2 빌드업 층 적층 공정을 포함하며, 빌드업 층 내에 내장된 전자 부품을 포함하는 전자 부품 내장 기판의 제조 방법이 제공된다.
본 발명의 일 형태에 따른면, 캐비티의 형성 위치에 대응하는 위치에서 미리 형성된 개구를 갖는 복수의 빌드업 층이, 적층된 빌드업 층의 전체 두께가 전자 부품의 두께에 대응하도록 적층되고, 전자 부품을 수용하기 위한 캐비티가 빌드업 층이 적층될 때 형성된다.
본 발명의 바람직한 실시예에서, 코어 기판은 위치 결정핀을 포함하고, 제 1 빌드업 층은 위치 결정 구멍을 포함한다. 코어 기판의 위치 결정핀은 위치 결정 구멍을 통해 삽입되고, 제 1 빌드업 층의 개구는 서로 일치하도록 배치되어 캐비티를 형성한다.
다음에, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 1 ~ 도 10은 본 발명의 제 1 실시예에 따른 전자 부품 내장 기판의 제조 방법의 처리 공정을 나타내는 도면이다. 특히, 도 9는 본 실시예의 제조 방법에 따라 제조된 전자 부품 내장 기판(50)을 나타내는 도면이고, 도 10은 전자 부품 내장 기판(50)을 사용하여 제조된 반도체 장치(60)를 나타내는 도면이다. 다음으로, 본 실시예의 제조 방법에 따라 제조된 전자 부품 내장 기판(50)과 반도체 장치(60)의 구성을 설명한다.
도 9에 나타낸 바와 같이, 전자 부품 내장 기판(50)은 예를 들어, 코어 기판(11), 빌드업 층(17, 18, 23, 24, 34, 35), 내장 전자 부품(32), 및 땜납 레지스트(41, 42)를 포함한다. 코어 기판(11)은 아래 설명되는 방식과 같이 양측 동장(銅 張) 적층판을 가공하여 형성될 수 있고, 배선(14, 15)은 코어 기판(11)의 상면 및 저면에 각각 형성된다.
코어 기판(11)의 상측에는, 빌드업 층(17, 23, 34)이 이 순서로 적층된다. 코어 기판(11)의 하측에는, 빌드업 층(18, 24, 35)이 이 순서로 적층된다. 빌드업 층(17, 18, 23, 24, 34, 35)은 절연층(17A, 18A, 23A, 24A, 34A, 35A), 비아(17B, 18B, 23B, 24B, 34B, 35B), 및 배선층(17C, 18C, 23C, 24C, 34C, 35C)을 각각 포함한다. 배선층(17C, 18C, 23C, 24C, 34C, 35C)은 비아(17B, 18B, 23B, 24B, 34B, 35B)에 의해 상호 접속된다.
도 9에 나타낸 전자 부품 내장 기판(50)은, 코어 기판(11)의 상측에 내장 전자 부품(32)을 포함한다. 내장 전자 부품(32)은 나타낸 실시예에서 칩 커패시터에 해당된다. 그러나, 본 발명은 내장 칩 커패시터로 한정되지 않는다. 내장 전자 부품(32)은 비아(34B)에 의해 배선층(34C)에 접속된다.
땜납 레지스트(41)는 빌드업 층(34)의 최상층 표면에 형성되고, 땜납 레지스트(42)는 빌드업 층(35)의 최하층 표면에 형성된다. 반도체 칩(51)(도 10 참조)에 설치된 범프(52)와 배선층(34C) 사이를 접속하는 개구(43)는 땜납 레지스트(41)에 형성된다. 또한, 개구(44)는 땜납 레지스트(42)에 형성되고, 외부 단자에 대응하는 땜납 볼(53)(도 10 참조)은 개구(44)에 접속된다.
다음으로, 코어 기판(11)에 적층된 빌드업 층(17, 23, 34) 내에 수용된 전자 부품의 내장된 상태를 설명한다. 나타낸 실시에에서, 내장 전자 부품(32)은 개개의 빌드업 층(17, 23, 34) 보다 두껍다. 구체적으로는, 내장 전자 부품(32)의 두께는 100㎛ 정도로 배치되고, 각 빌드업 층(17, 23, 34)의 두께는 50㎛ 정도로 배치된다.
내장 전자 부품(32)은 빌드업 층(17)과 빌드업 층(23)으로 이루어진 적층체(이하, '제 1 빌드업 층 적층체(31)'로 언급) 내에 수용된다. 내장 전자 부품(32)의 상면은 빌드업 층(23)의 상면과 거의 동일 면을 형성한다.
전자 부품(32)을 복수의 빌드업 층(예를 들어, 빌드업 층(17, 23))으로 이루어진 제 1 빌드업 층 적층체(31) 내에 내장함으로써, 전자 부품 내장 기판(50) 및 전자 부품 내장 기판(50)을 사용하여 제조된 반도체 장치(60)의 비용을 줄일 수 있고 이들의 생산 수율을 아래의 설명과 같이 향상시킬 수 있다.
다음으로, 상기 구성을 갖는 전자 부품 내장 기판(50)의 제조 방법을 설명한다.
전자 부품 내장 기판(50)의 제조에서는, 우선, 도 1에 나타낸 바와 같이, 동장 적층판(10)을 준비한다. 동장 적층판(10)은 코어 기판(11)과 이 코어 기판(11)의 상면과 저면에 각각 형성된 구리막(12, 13)을 포함한다.
포토 레지스트를 동장 적층판(10)의 표면에 도포하고, 그 후에 배선(14, 15)과 스토퍼 층(16)이 형성될 소정의 위치에 대응하는 위치 이외의 부위에서 레지스트를 제거하기 위해 노광 및 현상 처리를 연속적으로 행한다. 그리고, 패터닝된 레지스트를 마스크로 사용하여 구리막(12, 13)에 에칭을 행한다. 그리고, 레지스트를 코어 기판(11)의 표면으로부터 제거하고, 이와 같이 하여, 도 2에 나타낸 바와 같이, 코어 기판(11)의 표면에 스토퍼 층(16)을 형성한다.
배선(14, 15)과 스토퍼 층(16)을 상술한 방식으로 코어 기판(11)의 표면에 형성한 후, 빌드업 층(17, 18, 23, 24, 34, 35)을 코어 기판(11)의 상면과 저면에 각각 순차로 형성한다. 빌드업 층(17, 18, 23, 24, 34, 35)은 빌드업 방법을 이용하여 형성된다. 구체적으로는, 나타낸 실시예에서는, 세미 애디티브(semi-additive)법을 빌드업 방법으로서 이용하였다. 다음으로, 빌드업 층(17, 18, 23, 24, 34, 35)을 형성하기 위한 구체적인 처리 공정을 설명한다.
빌드업 층(17, 18)을 형성하기 위해서, 먼저, 도 3에 나타낸 바와 같이, 코어 기판(11)의 상면과 저면에 절연층(17A, 18A)을 각각 형성한다. 구체적으로는, 빌드업용 절연 수지막(이하, 간단하게 '빌드업 막'으로 언급)이 코어 기판(11)의 표면에 배치되고 이어서 경화 처리가 빌드업 막에 실시된다. 이와 같이 하여, 절연층(17A, 18A)이 형성된다.
절연층(17A, 18A)이 형성된 후에, 비아(17B, 18B)와 배선층(17C, 18C)가 종래의 방법을 통하여 절연층(17A, 18A)에 각각 형성된다. 구체적으로는, 비아 구멍을 비아(17B, 18B)의 형성 위치에 대응하는 절연층(17A, 18A)의 부위에 레이저광을 인가하여 형성하고 이어서 무전해 도금 처리를 통하여 절연층(17A, 18A)의 표면에 시드층을 형성한다. 그리고, 이 시드층을 급전층으로 하여 전해 구리 도금 처리를 실시하여 절연층(17A, 18A)의 표면에 구리 층을 형성한다. 그리고, 상술한 바와 같이 배선(14, 15)과 스토퍼 층(16)을 형성하기 위해 행해지는 것과 마찬가지로 패터닝 처리를 이 구리막에 실시하고, 이와 같이 하여, 비아(17B, 18B)와 배선층(17C, 18C)이 형성된다. 도 4는 빌드업 층(17, 18)이 코어 기판(11)의 표면에 형 성되어 있는 상태를 나타내는 도면이다.
빌드업 층(17, 18)을 상술한 방식으로 형성한 후에, 빌드업 층(23, 24)을 형성한다. 빌드업 층(23, 24)을 형성하기 위한 처리 공정은 상술한 빌드업 층(17, 18)을 형성하는 처리 공정과 동일(상술한 바와 같이 동일한 처리 공정이 빌드업 층(34, 35)을 형성하기 위해서로 이용된다)하므로, 그 설명을 생략한다. 도 5는 비아(23B, 24B)와 배선층(23C, 24C)를 갖는 빌드업 층(23, 24)이 코어 기판(11)에 각각 형성된 상태를 나타내는 도면이다.
빌드업 층(23, 24)을 형성한 후에, 캐비티(30)를 코어 기판(11)의 상측의 빌드업 층(17, 23)에 형성한다. 나타낸 실시예에 따르면, 레이저 가공법을 사용하여 캐비티(30)를 형성한다. 구체적으로는, 도 6에 나타낸 바와 같이, 레이저광(29)을 위 방향으로부터 조사하여 캐비티(30)를 형성한다. 아래에 설명하는 바와 같이, 내장 전자 부품(32)은 캐비티(30) 내에 수용된다.
상술한 바와 같이, 나타낸 실시예에 따르면, 레이저 가공법을 사용하여 캐비티(30)를 형성한다. 이와 같이 하여, 예를 들면, 에칭 등과 같은 제거 처리를 포함하는 방법을 이용하는 경우와 비교하여 비교적 적은 처리 공정을 이용하는 비교적 간단한 처리 장비로 캐비티(30)를 형성할 수 있다.
레이저 가공법을 통하여 형성된 캐비티의 깊이를 제어하는 것은 어렵다고 일반적으로 알려져 있다. 따라서, 본 실시예에서는, 스토퍼 층(16)을 캐비티(30)가 형성될 위치에 대응하는 코어 기판(11)의 부위에 형성한다. 구리로 이루어진 스토퍼 층(16)을 처리하기 위한 레이저광(29)의 처리 속도는 수지로 이루어진 절연층 (17A, 18A)을 처리하는 것에 비해 더 느리다.
그러므로, 처리 속도의 차이를 이용하여, 레이저광(29)의 조사 위치를 절연층(17A, 23A)이 제거되고 스토퍼 층(16)이 노출될 때 이동할 수 있고, 레이저광(29)의 조사를 캐비티(30)의 처리가 종료된 후에 정지할 수 있다. 이와 같이 하여, 균일한 깊이 D를 갖는 캐비티(30)가 용이하게 형성될 수 있다.
캐비티(30)를 형성하는 방법은 레이저 가공법의 이용으로 한정되지 않고, 라우터(router) 가공, 건식 에칭, 디스미어(desmear) 가공, 및 이들의 조합(레이저 가공법을 포함) 등과 같은 다른 방법도 캐비티(30)를 형성하기 위해 이용될 수 있다.
상술한 방식으로 캐비티(30)를 형성함으로써, 개구를 빌드업 층(17, 23)에 각각 형성한다. 형성된 개구를 그 위에 갖는 빌드업 층(17, 23)을 포함하는 적층체를 이하 제 1 빌드업 층 적층체(31)로 언급한다. 캐비티(30)의 깊이 D는 필요에 따라 절연층(17A, 23A)의 두께를 적정하게 변경함으로써 용이하게 조정될 수 있다.
캐비티(30)가 형성된 후, 도 7에 나타낸 바와 같이 전자 부품(32)을 캐비티(30) 내에 수용한다. 구체적으로는, 접착제(36)를 전자 부품(32)의 저면에 도포하고, 전자 부품(32)을 접착제(36)에 의해 스토퍼 층(16)의 상부에 고정시킨다. 전자 부품(32)의 상면을 전자 부품(32)이 캐비티(30) 내에 수용되었을 때 빌드업 층(23)의 상면와 거의 동일 평면을 형성하도록 배치한다. 또한, 내장 전자 부품(32)에 형성된 전극(33)의 상면과 빌드업 층(23)에 형성된 배선층(23C)의 상면도 거의 동일 평면을 형성한다.
상술한 바와 같이, 캐비티(30)의 깊이 D는 필요에 따라 빌드업 층(17, 23)을 형성할 때 절연층(17A, 23A)의 두께를 적정하게 변경함으로써 조정될 수 있다. 그러므로, 내장 전자 부품(32)의 두께(즉, 더욱 정확하게는 접착제(36)의 두께를 포함하는 두께)와 캐비티(30)의 두께 D는 대응하도록 용이하게 배치될 수 있다. 즉, 내장 전자 부품(32)의 상면과 빌드업 층(23)의 상면은 거의 동일 평면을 형성하도록 용이하게 배치될 수 있다.
본 실시예에 따르면, 내장 전자 부품(32)은 복수의 빌드업 층(예를 들면, 빌드업 층(17, 23))으로 이루어진 제 1 빌드업 층 적층체(31)에 형성된 캐비티(30) 내에 수용된다. 즉, 종래의 기술에서와 같이 하나의 빌드업 층 내에 내장되는 대신에, 본 실시예에서는, 전자 부품(32)을 복수의 빌드업 층(예를 들어, 빌드업 층(17, 23) 내에 내장된다.
내장 전자 부품(32)의 두께에 대응하는 두께를 갖는 제 1 빌드업 층 적층체(31)를 형성하기 위해 코어 기판(11) 상에 복수의 빌드업 층(예를 들어, 빌드업 층(17, 23))을 적층하고, 전자 부품(32)을 수용하기 위하여 제 1 빌드업 층 적층체(31)에 캐비티(30)를 형성함으로써, 개개의 빌드업 층 각각의 두께(예를 들어, 약 50㎛)가 내장 전자 부품(32)의 두께(예를 들어, 약 100㎛)보다 얇을 경우에도, 제 1 빌드업 층 적층체(31)을 내장 전자 부품(32)의 두께에 대응하는 두께를 갖도록 배치할 수 있다. 이와 같이 하여, 캐비티(30)는 내장 전자 부품(32)을 적합하게 수용하기 위한 충분한 깊이 D를 갖도록 배치될 수 있다.
상기 설명으로부터 알 수 있는 바와 같이, 내장 전자 부품(32)의 두께는 빌 드업 층(17, 23)의 두께이하로 제약을 받지않는다. 이와 같이 하여, 내장 전자 부품(32)의 비용 증가를 회피할 수 있고, 이 제조 수율을 향상시킬 수 있다. 이 때문에, 내장 전자 부품(32)을 사용하여 제조되는 전자 부품 내장 기판(50)의 비용을 줄일 수 있고 이 생산 수율을 향상시킬 수 있다.
또한, 본 실시예에 따르면, 내장 전자 부품(32)의 두께에 대응하는 전체 두께를 갖는 복수의 빌드업 층(예를 들어, 빌드업 층(17, 23))을 형성(적층)한 후에 캐비티(30)가 형성된다. 이와 같이 하여, 빌드업 층마다 개구를 독립적으로 형성하고 빌드업 층을 적층한 후에 캐비티를 형성하는 경우에 비해 캐비티(30)를 고밀도로 형성할 수 있다.
상술한 방식으로 전자 부품(32)을 캐비티(30) 내에 수용한 후, 도 8에 나타낸 바와 같이, 캐비티(30)와 내장 전자 부품(32)을 갖는 제 1 빌드업 층 적층체(31)(즉, 빌드업 층(17, 23))의 상면에 빌드업 층(34)을 형성한다. 또한, 빌드업 층(24)의 저면에는 빌드업 층(35)을 형성한다. 빌드업 층(34)은 절연층(34A), 비아(34B), 및 배선층(34C)를 포함한다. 빌드업 층(35)은 절연층(35A), 비아(35B), 및 배선층(35C)를 포함한다.
나타낸 실시예에서, 하나의 빌드업 층(34, 35)은 빌드업 층(23, 24) 마다 형성된다. 그러나, 본 발명은 빌드업 층(23, 24) 마다 하나의 빌드업 층을 적층하는 것에 한정되지 않고, 복수의 층이 빌드업 층(23, 24)에 형성될 수도 있다.
또한, 도 7에 나타낸 바와 같이, 캐비티(30) 내에 내장 전자 부품(32)를 수용할 경우, 캐비티(30)의 내벽과 내장 전자 부품(32) 사이에 전자 부품(32)의 용이 한 수용을 위한 갭이 설치된다. 그러나, 캐비티(30)에 보이드가 생성되지 않도록 하기 위해 빌드업 층(34)의 절연층(34A)에 열경화 처리를 실시할 때, 이 갭은 절연층(34)의 수지로 충전된다.
빌드업 층(34, 35)을 형성한 후, 빌드업 층(34)의 상면과 빌드업 층(35)의 저면 각각에 땜납 레지스트(41, 42)와 개구(43, 44)를 형성한다. 이와 같이 하여, 도 9에 나타낸 바와 같이 전자 부품 내장 기판(50)을 형성한다. 본 실시예에 따른 전자 부품 내장 기판(50)의 제조 방법에서는, 내장 전자 부품(32)의 두께가 빌드업 층(17, 23)의 두께 이하로 제약을 받지 않기 때문에, 전자 부품 내장 기판(50)과 이 전자 부품 내장 기판(50)을 사용하여 제조되는 반도체 장치(60)의 비용이 줄고 이들의 생산 수율은 향상된다.
또한, 나타낸 실시예에서는, 세미 애디티브법을 이용하여 빌드업 층(17, 18, 23, 24, 34, 35)을 형성하기 때문에, 배선층(17C, 18C, 23C, 24C, 34C, 35C)을 빌드업 층(17, 18, 23, 24, 34, 35) 각각에 정확하게 형성할 수 있고, 전자 부품 내장 기판(50)의 고밀도화를 실현할 수 있다.
다음으로, 본 발명의 제 2 실시예와 제 3 실시예에 따른 전자 부품 내장 기판(50)의 제조 방법을 설명한다.
도 11 ~ 도 18은 제 2 실시예에 따른 제조 방법을 나타내는 도면이고, 도 19 ~ 도 22는 제 3 실시예에 따른 제조 방법을 나타내는 도면이다. 도 11 ~ 도 22에서, 도 1 ~ 도 10에 나타낸 것과 동일한 부품은 같은 참조 번호를 부여하고 이들의 설명은 생략한다. 또한, 제 2 실시예와 제 3 실시예에 따른 제조 방법은 제 1 빌 드업 층 적층 처리와 캐비티 형성 처리에 의해 주요 특징지어 진다. 따라서, 제 2 실시예와 제 3 실시예에 따른 제조 방법의 상기 2가지 처리를 바로 설명하는데 역점을 둔다.
먼저, 제 2 실시예에 따른 전자 부품 내장 기판(50)의 제조 방법을 도 11 ~ 도 18을 참조하여 설명한다.
도 11에 나타낸 바와 같이, 동장 적층판(10)을 설치하고, 도 12에 나타낸 바와 같은 제 1 실시예와 관련하여 설명된 것과 동일한 방식으로 배선(14, 15)과 스토퍼 층(16)을 코어 기판(11)에 형성한다. 그리고, 도 13에 나타낸 바와 같이 그 위에 형성된 배선(14, 15)과 스토퍼 층(16)을 갖는 코어 기판(11)의 표면에 절연층(17A, 18A)을 형성한다. 도 11 ~ 도 13에 의해 나타낸 처리 공정은 도 1 ~ 도 3에 의해 나타낸 것과 동일하다.
본 실시예에 따르면, 상술한 방식으로 형성된 절연층(17A)에 금속 마스크(61)를 설치한다. 금속 마스크(61)는 예를 들면, 구리 또는 금으로 이루어질 수 있고, 형성될 캐비티(30)의 형상에 대응하는 형상을 갖는 개구 패턴(62)을 포함한다. 도 14는 절연층(17A)에 마스크(61)를 설치한 상태를 나타내는 도면이다.
그리고, 금속 마스크(61)을 사용하여 절연층(17A)에 에칭 처리를 실행한다. 예를 들면, 과망간 나트륨(sodium permanganate)을 사용하여 습식 에칭을 행할 수 있다.
도 15는 습식 에칭을 통하여 절연층(17A)에 개구(63)가 형성된 상태를 나타내는 도면이다. 이 개구(63)는 아래에 설명하는 바와 같이 캐비티(30)의 일부를 형성한다.
본 실시예에서는, 제 1 실시예에서와 같이, 캐비티(30)가 형성될 위치에 대응하는 코어 기판(11)의 표면의 부위에 스토퍼 층(16)을 설치하여, 개구(63)를 형성하기 위한 습식 에칭 처리에서, 절연층(17A)이 제거되고 스토퍼 층(16)이 노출 될 때 이 습식 에칭이 정지된다. 이와 같이 하여, 절연층(17A)의 개구(63)는 정확하게 형성될 수 있다.
본 실시예에서는, 금속 마스크(61)를 개구(63)를 형성하기 위한 마스크로서 사용하였지만, 개구(63)는 다른 기술을 이용하여 형성될 수도 있다. 예를 들면, 금속 마스크(61)를 설치하는 대신에, 건식막 레지스트(DFR)를 사용하여 수지 마스크를 형성할 수 있다. 그러나, 습식 에칭을 수지 마스크를 사용하여 행할 경우에는, 수지 마스크가 에칭 용액에 의해 열화될 수 있고, 개구(63)를 정확하게 형성할 수 없다.
본 실시예에서와 같이 금속 마스크(61)를 사용하여 습식 에칭 처리를 행함으로써, 마스크의 내구성을 보장할 수 있다. 그러므로, 금속 마스크(61)를 반복하여 사용가능하며, 마스크를 매번 제거해야되는 수지 마스크를 사용하는 경우에 비하여 비용 절감을 실현할 수 있다.
상술한 방식으로 개구(63)를 형성한 후, 도 16에 나타낸 바와 같이, 금속 마스크(61)를 절연층(17A)로부터 제거하고, 비아(17B, 18B)와 배선층(17C, 18C)을 절연층(17A, 18A)에 형성한다. 이와 같이 하여, 코어 기판(11)의 표면에 빌드업 층(17, 18)을 형성한다. 도 17은 빌드업 층(17, 18)이 코어 기판(11)의 표면에 형성 된 상태를 나타내는 도면이다.
빌드업 층(17, 18)을 형성한 후, 도 13 ~ 도 17에 의해 나타낸 처리를 반복한다. 구체적으로는, 먼저, 절연층(23A, 24A)을 빌드업 층(17, 18)의 표면에 각각 적층한다. 그리고, 금속 마스크(61)를 절연층(23A)에 배치하고, 절연층(23A)에 습식 에칭을 행하여 개구(64)를 형성한다. 개구(64)는 상술한 개구(63)와 함께 캐비티(30)를 형성한다.
그리고, 금속 마스크(61)를 절연층(23A)으로부터 제거하고, 빌드업 방법을 이용하여 비아(23B, 24B)와 배선층(23C, 24C)을 절연층(23, 24)에 형성한다. 이와 같이 하여, 빌드업 층(23, 24)을 빌드업 층(17, 18) 상에 각각 적층한다.
본 실시예에 따른 제조 방법의 제 2 빌드업 층 적층 처리는 제 1 실시예의 도 7 ~ 도 9에 의해 나타낸 처리와 동일함으로, 그 설명은 생략한다.
본 실시예에 따르면, 형성된 개구를 그 위에 갖는 복수의 빌드업 층(예를 들어, 빌드업 층(17)과 빌드업 층(23))을 적층할 때 캐비티(30)를 형성한다. 환언하면, 제 1 빌드업 층 적층체(31)를 형성할 때 캐비티(30)를 형성한다. 빌드업 층(17, 23)을 적층하여 형성된 캐비티(30)의 깊이 D는 내장 전자 부품(32)의 상면과 빌드업 층(23)의 상면이, 제 1 실시예에서와 같이 전자 부품(32)이 캐비티(30) 내에 수용될 때, 거의 동일 평면을 형성하도록 배치된다.
상기 설명으로부터 알 수 있는 바와 같이, 본 실시예에 따르면, 내장 전자 부품(32)의 두께에 대응하는 전체 두께를 갖는 복수의 빌드업 층(예를 들어, 빌드업 층(17, 23))을 코어 기판(11) 상에 적층하여 형성된 제 1 빌드업 층 적층체(31) 에 캐비티(30)가 형성되고, 전자 부품(32)이 이 캐비티(30) 내에 수용된다. 그러므로, 내장 전자 부품(32)의 두께는 빌드업 층(17, 23)의 두께 이하 이고, 전자 부품 내장 기판(50)의 비용을 줄일 수 있고 이것의 수율을 향상시킬 수 있다.
또한, 본 실시예에 따르면, 개구(63, 64)는 빌드업 층(17, 23)의 각각의 형성 처리에서 개개로 형성된다. 즉, 개구(63, 64)는 비교적 얇은 빌드업 층(17, 23)에 습식 에칭을 행하여 형성되며, 각각은 예를 들어, 약 50㎛의 막 두께를 갖는다. 그러므로, 개구(63, 64)는 고정밀도로 단시간에 형성될 수 있다. 환언하면, 본 실시예에 따른 캐비티(30)의 형성 방법을 사용함으로써, 빌드업 층(17, 23)을 적층한 후 캐비티(30)를 형성하기 위해 습식 에칭을 행하는 경우에 비해 고정밀도로 단시간에 캐비티(30)를 형성할 수 있다.
다음으로, 제 3 실시예에 따른 전자 부품 내장 기판(50)의 형성 방법을 도 19 ~ 도 22를 참조하여 설명한다.
본 실시예에 따른면, 도 19에 나타낸 바와 같이 동장 적층판(10)을 준비한다. 본 실시예에서 사용되는 동장 적층판(10)은 소정의 위치에 설치된 위치 결정핀(65)을 포함한다. 나타낸 실시예에서, 위치 결정핀(65)은 전자 부품 내장 기판(50)의 형성 위치의 외주에 설치된다. 위치 결정핀(65)의 높이는 내장 전자 부품(32)의 두께보다 크도록 배치된다.
그리고, 도 20에 나타낸 바와 같이 배선(14, 15)을 형성하기 위해 제 1 실시예와 관련하여 설명된 것과 동일한 방식으로 동장 적층판(10)의 구리막(12, 13) 상에 패터닝을 행한다. 본 실시예에서는, 스토퍼 층(16)을 형성하지 않는다.
그리고, 코어 기판(11)의 상면에 절연층(17A)을 형성하고, 코어 기판(11)의 저면에 절연층(18A)를 형성한다. 절연층(17A)은 위치 결정 구멍(68)과 미리 형성된 개구를 갖는다. 위치 결정 구멍(68)은 위치 결정핀(65)의 위치에 대응하는 위치에 형성되고, 개구(70)는 캐비티(30)의 형성 위치에 대응하는 위치에 형성된다. 절연층(17A)은 위치 결정 구멍(68)을 관통하도록 위치 결정핀(65)을 삽입함으로써 코어 기판(11) 상에 탑재된다.
환언하면, 위치 결정핀(65)에 의해 위치 결정되는 위치 결정 구멍(68)을 갖는 코어 기판(11)에 절연층(17A)을 탑재한다. 이 상태에서, 개구(70)는 캐비티(30)의 형성 위치에 대응하는 위치에서 코어 기판(11) 상에 정확하게 위치 결정될 수 있다. 도 21은 절연층(17A, 18A)이 코어 기판(11) 상에 위치된 상태를 나타낸다. 절연층(18A)은 상술한 이전의 실시예와 동일한 방식으로 형성된다.
그리고, 비아(17A, 18A)와 배선층(17C, 18C)은 빌드업 방법을 이용하여, 절연층(17A, 18A)에 각각 형성된다. 이와 같이 하여, 빌드업 층(17, 18)을 코어 기판(11)의 상면과 저면에 형성한다.
상술한 방식으로 빌드업 층(17, 18)을 형성한 후, 빌드업 층(23, 24)을 형성한다. 이 빌드업 층(23, 24)은 빌드업 층(17, 18)을 형성하는데 이용된 것과 동일한 형성 방법을 이용하여 형성될 수 있다. 구체적으로는, 절연층(23A)을 빌드업 층(17)의 상면에 적층하고, 절연층(24A)를 빌드업 층(18)의 저면에 적층한다.
절연층(17A)과 마찬가지로, 절연층(23A)은 위치 결정 구멍(69)과 미리 형성된 개구(71)를 갖는다. 위치 결정 구멍(69)은 위치 결정 핀(65)의 위치에 대응하 는 위치에 형성되고, 개구(71)는 캐비티(30)의 형성 위치에 대응하는 위치에 형성된다. 절연층(23A)은 위치 결정 구멍(69)을 관통하도록 위치 결정핀(65)을 삽입함으로써 빌드업 층(17) 상에 적층된다.
환언하면, 절연층(23A)은 위치 결정핀(65)에 의해 위치 결정되는 위치 결정 구멍(69)을 갖는 빌드업 층 상에 적층된다. 이 상태에서, 개구(71)는 빌드업 층(17)의 개구의 위치와 일치하도록 정확하게 위치 결정될 수 있고, 캐비티(30)를 형성할 수 있다. 절연층(24A)은 이전의 실시예와 관련하여 설명된 것과 동일한 방식으로 빌드업 층(18) 상에 적층된다.
그리고, 비아(23B, 24B)와 배선층(23C, 24C)은 빌드업 방법을 이용하여, 절연층(23, 24) 상에 각각 형성된다. 이와 같이 하여, 빌드업 층(17, 23)을 포함하는 제 1 빌드업 층 적층체(31)를 형성하고, 도 22에 나타낸 바와 같이, 빌드업 층(24)을 빌드업 층(18) 상에 적층한다.
상술한 본 실시예의 제 1 빌드업 층 적층 공정 후에 실시되는 전자 부품 수용 처리 및 제 2 빌드업 층 적층 처리는 제 1 실시예의 도 7 ~ 도 9에 의해 나타낸 처리와 동일하므로 그 설명을 생략한다.
본 실시예에 따르면, 캐비티(30)는 미리 형성된 개구(70, 71)를 각각 갖는 빌드업 층(17, 23)이 적층될 때 형성된다, 즉, 캐비티(30)는 제 1 빌드업 층 적층체(31)가 형성될 때 형성된다. 또한, 제 1 및 제 2 실시예에서와 같이, 빌드업 층(17, 23)을 적층하여 형성된 캐비티(30)의 깊이 D는 전자 부품(32)이 캐비티(30) 내에 수용될 때 내장 전자 부품(32)의 상면과 빌드업 층(23)의 상면이 거의 동일한 평면을 형성하도록 배치된다.
상기 설명으로부터 알 수 있는 바와 같이, 본 실시예에서, 캐비티(30)는 복수의 빌드업 층(예를 들어, 빌드업 층(17, 23))을 코어 기판(11) 상에 적층하여 내장 전자 부품(32)의 두께에 대응하는 두께를 갖도록 배치된 제 1 빌드업 층 적층체(31)에 형성되고, 내장 전자 부품(32)은 이 캐비티(30) 내에 수용된다. 그러므로, 내장 전자 부품(32)의 두께는 빌드업 층(17, 23)의 두께 이하로 제약을 받지 않는다. 따라서, 이전의 실시예에서와 같이 전자 부품 내장 기판(50)의 비용을 줄일 수 있고 그 수율을 향상시킬 수 있다.
또한, 본 실시예에 따르면, 절연층(17A, 23A)의 위치 결정 구멍(68, 69)과 개구(70, 71)는 전자 부품 내장 기판(50)을 제조하기 위한 제조 처리와 분리된 처리에서 미리 형성되므로, 전자 부품 내장 기판(50)을 제조하기 위한 제조 처리가 단순화될 수 있다. 또한, 개구(70, 71)는 위치 결정 구멍(68, 69)을 관통하도록 코어 기판(11)에 설치된 위치 결정 핀(65)를 삽입함으로써 위치 결정(그것에 의하여 캐비티(30)를 형성)될 수 있으므로, 개구(70, 71)는 간단한 절차를 통하여 정확하게 위치 결정될 수 있다.
상술한 실시예에서, 하나의 전자 부품 내장 기판(50)을 하나의 동장 적층판(10)(예를 들어, 도 1 참조)으로부터 제조하였다. 그러나, 본 발명은 이러한 실시예로 한정되지 않으며 예를 들면, 생산성을 높이기 위하여 복수의 전자 부품 내장 기판(50)을 하나의 동장 적층판(10)에 형성할 수 있다(다수개 제조 공정). 제 3 실시예를 이러한 다수개 제조 처리에 적용할 경우에, 위치 결정핀(65)이 전자 부품 내장 기판(50) 각각의 형성 영역에 설치될 필요는 없다. 예를 들면, 동장 적층판(10)의 모서리에 몇개(예를 들어, 3개)의 위치 결정핀(65)를 설치할 수 있기 때문에, 위치 결정핀(65)의 개수를 줄일 수 있고 동장 적층판(10)을 효과적으로 사용할 수 있다.
또한, 본 발명은 상술한 구체적인 실시예로 한정되지 않고, 본 발명의 범위를 벗어나지 않는 한 변형 및 변경이 가능하다.
코어 기판 상에, 전자 부품의 두께에 대응하도록 복수의 빌드업 층을 적층하고, 적층된 빌드업 층에 전자 부품을 수용하기 위한 캐비티를 형성하여, 전자 부품을 캐비티 내에 수용시키고, 빌드업 층 내에 내장된 전자 부품을 포함하는 전자 부품 내장 기판의 제조 방법이 제공함으로써, 내장 전자 부품의 두께에 상관없이 기판 내에 전자 부품이 용이하고 저가로 내장될 수 있는 방법에 의한 전자 부품 내장 기판의 제조 방법을 제공할 수 있다.

Claims (8)

  1. 코어 기판 상에, 제 1 빌드업 층의 전체 두께가 전자 부품의 두께에 대응하도록 상기 복수의 제 1 빌드업 층을 적층하는 제 1 빌드업 층 적층 공정;
    상기 적층된 제 1 빌드업 층에 전자 부품을 수용하기 위한 캐비티(cavity)를 형성하는 캐비티 형성 공정;
    상기 전자 부품을 상기 캐비티 내에 수용시키는 수용 공정; 및
    상기 제 1 빌드업 층과 상기 전자 부품 상에 제 2 빌드업 층을 형성하는 제 2 빌드업 층 적층 공정
    를 포함하는 것을 특징으로 하는 빌드업 층 내에 내장된 전자 부품을 포함하는 전자 부품 내장 기판의 제조 방법.
  2. 제 1 항에 있어서,
    상기 캐비티 형성 공정은 레이저 가공법을 통하여 상기 캐비티를 형성하는 공정을 포함하는 것을 특징으로 하는 전자 부품 내장 기판의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 빌드업 층 적층 공정 이전에, 상기 캐비티의 형성 위치에 대응하는 위치에서 상기 코어 기판 상에 스토퍼(stopper) 층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 전자 부품 내장 기판의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 1 빌드업 층 적층 공정과 상기 제 2 빌드업 층 적층 공정에서 세미 애디티브(semi-additive)법을 이용하는 것을 특징으로 하는 전자 부품 내장 기판의 제조 방법.
  5. 제 1 빌드업 층을 형성하는 처리와, 전자 부품을 수용하기 위한 캐비티의 형성 위치에 대응하는 위치에서 상기 제 1 빌드업 층에 개구를 형성하는 처리를 포함하며, 상기 전자 부품의 두께에 대응하는 전체 두께를 갖는 복수의 상기 제 1 빌드업 층이 코어 기판 상에 적층되도록 상기 제 1 빌드업 층을 형성하는 처리와 상기 개구를 형성하는 처리를 반복하여 실시하는, 제 1 빌드업 층 적층 공정;
    상기 캐비티 내에 전자 부품을 수용하는 수용 공정; 및
    상기 제 1 빌드업 층과 상기 전자 부품 상에 제 2 빌드업 층을 적층하는 제 2 빌드업 층 적층 공정
    를 포함하는 것을 특징으로 하는 빌드업 층 내에 내장된 전자 부품을 포함하는 전자 부품 내장 기판의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 1 빌드업 층에 개구를 형성하는 처리는 금속 마스크를 사용한 습식 에칭을 통하여 상기 개구를 형성하는 공정을 포함하는 것을 특징으로 하는 전자 부 품 내장 기판의 제조 방법.
  7. 코어 기판 상에, 제 1 빌드업 층의 전체 두께가 전자 부품의 두께에 대응하도록 상기 복수의 제 1 빌드업 층이 적층되며, 상기 제 1 빌드업 층에는 상기 전자 부품을 수용하기 위한 캐비티의 형성 위치에 대응하는 위치에 개구가 미리 형성되는, 제 1 빌드업 층 적층 공정;
    상기 전자 부품을 상기 캐비티 내에 수용하는 수용 공정; 및
    상기 제 1 빌드업 층과 상기 전자 부품 상에 제 2 빌드업 층을 적층하는 제 2 빌드업 층 적층 공정
    를 포함하는 것을 특징으로 하는 빌드업 층 내에 내장된 전자 부품을 포함하는 전자 부품 내장 기판의 제조 방법.
  8. 제 7 항에 있어서,
    상기 코어 기판은 위치 결정핀을 포함하고, 제 1 빌드업 층은 위치 결정 구멍을 포함하며,
    상기 위치 결정핀은 상기 위치 결정 구멍을 관통하도록 삽입되고, 상기 제 1 빌드업 층의 상기 개구를 서로 일치시키도록 상기 캐비티를 형성하는 것을 특징으로 하는 전자 부품 내장 기판의 제조 방법.
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