JP7046639B2 - 配線基板及びその製造方法 - Google Patents

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Description

本発明は、配線基板及びその製造方法に関する。
従来より、第１絶縁層に設けたキャビティ内に接着層を介して電子部品を搭載した配線基板が知られている。このような配線基板は、例えば、電子部品を被覆するように第１絶縁層上に形成された第２絶縁層と、第２絶縁層の上面に形成された配線パターンとを備えている。配線パターンは、第２絶縁層に形成されたビアホールを介して、電子部品のパッドと電気的に接続されている。
特開２０１６－０９６２９２号公報 特開２０１６－２０７９５８号公報
しかしながら、一般に電子部品の熱膨張係数は接着層の熱膨張係数よりも小さいため、配線基板の製造工程において加熱された電子部品が凸状に反る場合があった。電子部品が凸状に反ると、電子部品を被覆する部分の第２絶縁層の厚さは、電子部品上の中央部が最も薄く周辺部にいくほど厚くなる。
この状態で、第２絶縁層にビアホールを形成すると、第２絶縁層の厚さが厚いほどビアホールが深くなり、かつビアホールの底部の面積（＝ビアホールの底部に露出する電子部品のパッドの面積）が小さくなる。その結果、電子部品上の周辺部にいくほど、第２絶縁層の上面に形成された配線パターンと電子部品のパッドとのビアホールを介しての接続信頼性が低下する。
本発明は、上記の点に鑑みてなされたものであり、電子部品を搭載した配線基板において、電子部品を被覆する絶縁層の上面に形成された配線パターンと電子部品のパッドとのビアホールを介しての接続信頼性を向上することを課題とする。
本配線基板は、第１絶縁層と、前記第１絶縁層に形成されたキャビティと、一方の面にパッドが形成され、他方の面が接着層を介して前記キャビティ内に固定された電子部品と、前記電子部品上に、前記パッドを被覆して形成された樹脂層と、前記第１絶縁層上に形成され、前記樹脂層を直接被覆する部分と前記第１絶縁層を直接被覆する部分とを備えた第２絶縁層と、前記第２絶縁層上に形成された配線パターンと、を有し、前記配線パターンは、前記第２絶縁層及び前記樹脂層を貫通するビア配線を介して前記パッドと電気的に接続され、前記第２絶縁層の一部は前記キャビティと前記電子部品との間に形成された隙間を充填していることを要件とする。
開示の技術によれば、電子部品を搭載した配線基板において、電子部品を被覆する絶縁層の上面に形成された配線パターンと電子部品のパッドとのビアホールを介しての接続信頼性を向上することができる。
第１の実施の形態に係る配線基板を例示する断面図である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その１）である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その２）である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その３）である。 第１の実施の形態の変形例に係る配線基板を例示する断面図である。 第１の実施の形態の変形例に係る配線基板の製造工程を例示する図である。 第１の実施の形態の応用例に係る半導体パッケージを例示する断面図である。
以下、図面を参照して発明を実施するための形態について説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
［第１の実施の形態に係る配線基板の構造］
まず、第１の実施の形態に係る配線基板の構造について説明する。図１は、第１の実施の形態に係る配線基板を例示する断面図である。図１を参照するに、配線基板１は、コア層１０の両面に配線層及び絶縁層が積層され、コア層１０の一方の側に電子部品３０が内蔵された配線基板である。
具体的には、配線基板１において、コア層１０の一方の面１０ａには、配線層１２と、絶縁層１３と、配線層１４と、絶縁層１５と、配線層１６と、絶縁層１７と、配線層１８と、ソルダーレジスト層１９とが順次積層されている。又、コア層１０の他方の面１０ｂには、配線層２２と、絶縁層２３と、配線層２４と、絶縁層２５と、配線層２６と、絶縁層２７と、配線層２８と、ソルダーレジスト層２９とが順次積層されている。
なお、本実施の形態では、便宜上、配線基板１のソルダーレジスト層１９側を上側又は一方の側、ソルダーレジスト層２９側を下側又は他方の側とする。又、各部位のソルダーレジスト層１９側の面を一方の面又は上面、ソルダーレジスト層２９側の面を他方の面又は下面とする。但し、配線基板１は天地逆の状態で用いることができ、又は任意の角度で配置することができる。又、平面視とは対象物をコア層１０の一方の面１０ａの法線方向から視ることを指し、平面形状とは対象物をコア層１０の一方の面１０ａの法線方向から視た形状を指すものとする。
コア層１０としては、例えば、ガラスクロスにエポキシ系樹脂やポリイミド系樹脂等の絶縁性樹脂を含浸させた所謂ガラスエポキシ基板等を用いることができる。コア層１０として、ガラス繊維、炭素繊維、アラミド繊維等の織布や不織布にエポキシ系樹脂等を含浸させた基板等を用いてもよい。コア層１０の厚さは、例えば、６０～４００μｍ程度とすることができる。コア層１０には、コア層１０を厚さ方向に貫通する貫通孔１０ｘが設けられている。貫通孔１０ｘの平面形状は例えば円形である。
配線層１２は、コア層１０の一方の面１０ａに形成されている。又、配線層２２は、コア層１０の他方の面１０ｂに形成されている。配線層１２と配線層２２とは、貫通孔１０ｘ内に形成された貫通配線１１により電気的に接続されている。配線層１２及び２２は、各々所定の平面形状にパターニングされている。配線層１２及び２２、並びに貫通配線１１の材料としては、例えば、銅（Ｃｕ）等を用いることができる。配線層１２及び２２の厚さは、例えば、１０～３０μｍ程度とすることができる。なお、配線層１２と配線層２２と貫通配線１１とは一体に形成されたものであってもよい。
絶縁層１３は、コア層１０の一方の面１０ａに配線層１２を覆うように形成されている。絶縁層１３の材料としては、例えば、エポキシ系樹脂やポリイミド系樹脂を主成分とする絶縁性樹脂等を用いることができる。絶縁層１３の厚さは、例えば３０～４０μｍ程度とすることができる。絶縁層１３は、シリカ（ＳｉＯ２）等のフィラーを含有することができる。絶縁層１３におけるフィラーの含有量は、要求される熱膨張係数（ＣＴＥ）に応じて適宜設定できる。
配線層１４は、絶縁層１３の一方の側に形成されている。配線層１４は、絶縁層１３を貫通し配線層１２の上面を露出するビアホール１３ｘ内に充填されたビア配線１４ａ、及び絶縁層１３の上面に形成された配線パターン１４ｂ、及び絶縁層１３の上面に形成された電子部品搭載用パッド１４ｃを含んで構成されている。配線パターン１４ｂは、ビア配線１４ａを介して、配線層１２と電気的に接続されている。ビアホール１３ｘは、絶縁層１５側に開口されている開口部の径が配線層１２の上面によって形成された開口部の底面の径よりも大きい逆円錐台状の凹部とすることができる。配線層１４の材料や配線パターン１４ｂ及び電子部品搭載用パッド１４ｃの厚さは、例えば、配線層１２と同様とすることができる。
絶縁層１５は、絶縁層１３の上面に配線層１４を覆うように形成されている。絶縁層１５の材料や厚さは、例えば、絶縁層１３と同様とすることができる。絶縁層１５は、シリカ（ＳｉＯ２）等のフィラーを含有することができる。絶縁層１５におけるフィラーの含有量は、例えば、絶縁層１３と同様とすることができる。
絶縁層１５には、電子部品搭載用パッド１４ｃの上面を露出するキャビティ１５ｚが形成されている。なお、絶縁層１５上のキャビティ１５ｚの形成領域には、配線層１６は形成されていない。すなわち、絶縁層１５上の配線層１６の非形成領域にキャビティ１５ｚが形成されている。キャビティ１５ｚの平面形状は、キャビティ１５ｚ内に配置する電子部品３０の平面形状に合わせて適宜決定できる。電子部品３０の平面形状が矩形状であれば、キャビティ１５ｚの平面形状は電子部品３０の外形よりも若干大きな矩形状とすることができる。又、例えば、キャビティ１５ｚの平面形状が矩形状の場合、電子部品搭載用パッド１４ｃの平面形状は、キャビティ１５ｚの外形より若干大きい矩形状とすることができる。なお、電子部品３０の外形は、例えば、数ｍｍ角から数十ｍｍ角程度である。
キャビティ１５ｚ内に露出する電子部品搭載用パッド１４ｃの上面には、本体３１及び本体３１の上面に形成されたパッド３２を備えた電子部品３０が搭載されている。本体３１の下面は、接着層３４を介して、キャビティ１５ｚ内に露出する電子部品搭載用パッド１４ｃの上面に固定されている。電子部品３０は、例えば、本体３１の上面が絶縁層１５の上面より突出するように、キャビティ１５ｚ内に搭載することができる。
電子部品３０は、例えば、半導体チップ、コンデンサ等である。電子部品３０が半導体チップである場合、本体３１は例えば厚さが５０～１００μｍ程度のシリコンであり、ＣＴＥは３ｐｐｍ／℃程度である。パッド３２は、例えば、銅等により形成されている。
電子部品３０の上面には、パッド３２を被覆する樹脂層３３が形成されている。樹脂層３３は、電子部品３０の反りを防止する反り矯正用樹脂である。樹脂層３３の材料としては、例えば、エポキシ系樹脂やポリイミド系樹脂を主成分とする絶縁性樹脂等を用いることができる。樹脂層３３の厚さは、例えば３０～４０μｍ程度とすることができる。樹脂層３３は、シリカ（ＳｉＯ２）等のフィラーを含有することができる。
樹脂層３３におけるフィラーの含有量は、絶縁層１７におけるフィラーの含有量よりも少なく調整することが好ましい。これにより、樹脂層３３のＣＴＥは絶縁層１７のＣＴＥよりも大きくなる。例えば、絶縁層１７におけるフィラーの含有量が８０％～９０％でありＣＴＥが２０～５０ｐｐｍ／℃である場合、樹脂層３３におけるフィラーの含有量を８０％よりも少なくしてＣＴＥが５０ｐｐｍ／℃よりも大きくなるように調整することができる。具体的な調整値は、電子部品３０の反りの程度を見極めながら最適な値を選択することができる。
接着層３４の材料としては、例えば、エポキシ系樹脂やポリイミド系樹脂を主成分とする絶縁性接着剤等（例えば、ダイアタッチフィルム）を用いることができる。接着層３４の厚さは、例えば５～１０μｍ程度とすることができる。接着層３４は、シリカ（ＳｉＯ２）等のフィラーを含有することができる。接着層３４におけるフィラーの含有量は、要求される熱膨張係数（ＣＴＥ）に応じて適宜設定できるが、例えばフィラーの含有量を０％～８０％としＣＴＥを２０～１００ｐｐｍ／℃とすることができる。
配線層１６は、絶縁層１５の一方の側に形成されている。配線層１６は、絶縁層１５を貫通し配線層１４の上面を露出するビアホール１５ｘ内に充填されたビア配線１６ａ、及び絶縁層１５の上面に形成された配線パターン１６ｂを含んで構成されている。配線パターン１６ｂは、ビア配線１６ａを介して、配線パターン１４ｂと電気的に接続されている。ビアホール１５ｘは、絶縁層１７側に開口されている開口部の径が配線層１４の上面によって形成された開口部の底面の径よりも大きい逆円錐台状の凹部とすることができる。配線層１６の材料や配線パターン１６ｂの厚さは、例えば、配線層１２と同様とすることができる。
絶縁層１７は、樹脂層３３が形成された電子部品３０及び配線層１６を被覆して絶縁層１５の上面に形成されている。絶縁層１７の一部はキャビティ１５ｚの側壁と電子部品３０の側面との間に形成された隙間を充填し、キャビティ１５ｚの側壁、電子部品３０の側面、及び電子部品搭載用パッド１４ｃの上面を被覆している。絶縁層１７の材料や厚さは、例えば、絶縁層１３と同様とすることができる。絶縁層１７は、シリカ（ＳｉＯ２）等のフィラーを含有することができる。絶縁層１７におけるフィラーの含有量は、例えば、絶縁層１３と同様とすることができる。
配線層１８は、絶縁層１７の一方の側に形成されている。配線層１８は、絶縁層１７を貫通し配線層１６の上面を露出するビアホール１７ｘ内又は絶縁層１７及び樹脂層３３を貫通しパッド３２の上面を露出するビアホール１７ｙ内に充填されたビア配線１８ａ、及び絶縁層１７の上面に形成された配線パターン１８ｂを含んで構成されている。配線パターン１８ｂの一部は、絶縁層１７を貫通するビア配線１８ａを介して、配線パターン１６ｂと電気的に接続されている。配線パターン１８ｂの一部は、絶縁層１７及び樹脂層３３を貫通するビア配線１８ａを介して、パッド３２と電気的に接続されている。ビアホール１７ｘ及び１７ｙは、ソルダーレジスト層１９側に開口されている開口部の径が配線層１６の上面やパッド３２の上面によって形成された開口部の底面の径よりも大きい逆円錐台状の凹部とすることができる。配線層１８の材料や配線パターン１８ｂの厚さは、例えば、配線層１２と同様とすることができる。
ソルダーレジスト層１９は、配線基板１の一方の側の最外層であり、絶縁層１７の上面に、配線層１８を覆うように形成されている。ソルダーレジスト層１９は、例えば、エポキシ系樹脂やアクリル系樹脂等の感光性樹脂等から形成することができる。ソルダーレジスト層１９の厚さは、例えば１５～３５μｍ程度とすることができる。
ソルダーレジスト層１９は、開口部１９ｘを有し、開口部１９ｘの底部には配線層１８の上面の一部が露出している。開口部１９ｘの平面形状は、例えば、円形とすることができる。必要に応じ、開口部１９ｘ内に露出する配線層１８の上面に金属層を形成したり、ＯＳＰ（Organic Solderability Preservative）処理等の酸化防止処理を施したりしてもよい。金属層の例としては、Ａｕ層や、Ｎｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ／Ｐｄ／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）等を挙げることができる。
開口部１９ｘの底部に露出する配線層１８の上面には、外部接続端子２０が形成されている。外部接続端子２０は、例えば、はんだバンプである。はんだバンプの材料としては、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。外部接続端子２０は、半導体チップと電気的に接続するための端子となる。
絶縁層２３は、コア層１０の他方の面１０ｂに配線層２２を覆うように形成されている。絶縁層２３の材料や厚さは、例えば、絶縁層１３と同様とすることができる。絶縁層２３は、シリカ（ＳｉＯ２）等のフィラーを含有することができる。絶縁層２３におけるフィラーの含有量は、例えば、絶縁層１３と同様とすることができる。
配線層２４は、絶縁層２３の他方の側に形成されている。配線層２４は、絶縁層２３を貫通し配線層２２の下面を露出するビアホール２３ｘ内に充填されたビア配線２４ａ、及び絶縁層２３の下面に形成された配線パターン２４ｂを含んで構成されている。配線パターン２４ｂは、ビア配線２４ａを介して、配線層２２と電気的に接続されている。ビアホール２３ｘは、絶縁層２５側に開口されている開口部の径が配線層２２の下面によって形成された開口部の底面の径よりも大きい円錐台状の凹部とすることができる。配線層２４の材料や厚さは、例えば、配線層１２と同様とすることができる。
絶縁層２５は、絶縁層２３の下面に配線層２４を覆うように形成されている。絶縁層２５の材料や厚さは、例えば、絶縁層１３と同様とすることができる。絶縁層２５は、シリカ（ＳｉＯ２）等のフィラーを含有することができる。絶縁層２５におけるフィラーの含有量は、例えば、絶縁層１３と同様とすることができる。
配線層２６は、絶縁層２５の他方の側に形成されている。配線層２６は、絶縁層２５を貫通し配線層２４の下面を露出するビアホール２５ｘ内に充填されたビア配線２６ａ、及び絶縁層２５の下面に形成された配線パターン２６ｂを含んで構成されている。配線パターン２６ｂは、ビア配線２６ａを介して、配線層２４と電気的に接続されている。ビアホール２５ｘは、絶縁層２７側に開口されている開口部の径が配線層２４の下面によって形成された開口部の底面の径よりも大きい円錐台状の凹部とすることができる。配線層２６の材料や厚さは、例えば、配線層１２と同様とすることができる。
絶縁層２７は、絶縁層２５の下面に配線層２６を覆うように形成されている。絶縁層２７の材料や厚さは、例えば、絶縁層１３と同様とすることができる。絶縁層２７は、シリカ（ＳｉＯ２）等のフィラーを含有することができる。絶縁層２７におけるフィラーの含有量は、例えば、絶縁層１３と同様とすることができる。
配線層２８は、絶縁層２７の他方の側に形成されている。配線層２８は、絶縁層２７を貫通し配線層２６の下面を露出するビアホール２７ｘ内に充填されたビア配線２８ａ、及び絶縁層２７の下面に形成された配線パターン２８ｂを含んで構成されている。配線パターン２８ｂは、ビア配線２８ａを介して、配線層２６と電気的に接続されている。ビアホール２７ｘは、ソルダーレジスト層２９側に開口されている開口部の径が配線層２６の下面によって形成された開口部の底面の径よりも大きい円錐台状の凹部とすることができる。配線層２８の材料や厚さは、例えば、配線層１２と同様とすることができる。
ソルダーレジスト層２９は、配線基板１の他方の側の最外層であり、絶縁層２７の下面に、配線層２８を覆うように形成されている。ソルダーレジスト層２９の材料や厚さは、例えば、ソルダーレジスト層１９と同様とすることができる。ソルダーレジスト層２９は、開口部２９ｘを有し、開口部２９ｘ内には配線層２８の下面の一部が露出している。開口部２９ｘの平面形状は、例えば、円形とすることができる。開口部２９ｘ内に露出する配線層２８は、マザーボード等の実装基板（図示せず）と電気的に接続するためのパッドとして用いることができる。必要に応じ、開口部２９ｘ内に露出する配線層２８の下面に前述の金属層を形成したり、ＯＳＰ処理等の酸化防止処理を施したりしてもよい。
［第１の実施の形態に係る配線基板の製造方法］
次に、第１の実施の形態に係る配線基板の製造方法について説明する。図２～図４は、第１の実施の形態に係る配線基板の製造工程を例示する図である。なお、ここでは、１つの配線基板を作製する工程の例を示すが、配線基板となる複数の部分を作製し、その後個片化して各配線基板とする工程としてもよい。
まず、図２（ａ）に示す工程では、コア層１０に貫通配線１１、配線層１２及び２２を形成する。具体的には、例えば、所謂ガラスエポキシ基板等であるコア層１０の一方の面及び他方の面にパターニングされていないプレーン状の銅箔が形成された積層板を準備する。そして、準備した積層板において、必要に応じて各面の銅箔を薄化した後、ＣＯ２レーザ等を用いたレーザ加工法等により、コア層１０及び各面の銅箔を貫通する貫通孔１０ｘを形成する。
次に、必要に応じてデスミア処理を行い、貫通孔１０ｘの内壁面に付着したコア層１０に含まれる樹脂の残渣を除去する。そして、例えば無電解めっき法やスパッタ法等により、各面の銅箔及び貫通孔１０ｘの内壁面を被覆するシード層（銅等）を形成し、シード層を給電層に利用した電解めっき法により、シード層上に電解めっき層（銅等）を形成する。これにより、貫通孔１０ｘがシード層上に形成された電解めっき層で充填され、コア層１０の一方の面及び他方の面には、銅箔、シード層、及び電解めっき層が積層された配線層１２及び２２が形成される。次に、配線層１２及び２２をサブトラクティブ法等により所定の平面形状にパターニングする。
次に、図２（ｂ）に示す工程では、コア層１０の一方の面に配線層１２を覆うように半硬化状態のフィルム状のエポキシ系樹脂等をラミネートし、硬化させて絶縁層１３を形成する。又、コア層１０の他方の面に配線層２２を覆うように半硬化状態のフィルム状のエポキシ系樹脂等をラミネートし、硬化させて絶縁層２３を形成する。或いは、フィルム状のエポキシ系樹脂等のラミネートに代えて、液状又はペースト状のエポキシ系樹脂等を塗布後、硬化させて絶縁層１３及び２３を形成してもよい。絶縁層１３及び２３の各々の厚さは、例えば、３０～４０μｍ程度とすることができる。絶縁層１３及び２３の各々は、シリカ（ＳｉＯ２）等のフィラーを含有することができる。
次に、絶縁層１３に、絶縁層１３を貫通し配線層１２の上面を露出させるビアホール１３ｘを形成する。又、絶縁層２３に、絶縁層２３を貫通し配線層２２の下面を露出させるビアホール２３ｘを形成する。ビアホール１３ｘ及び２３ｘは、例えば、ＣＯ２レーザ等を用いたレーザ加工法により形成できる。ビアホール１３ｘ及び２３ｘを形成後、デスミア処理を行い、ビアホール１３ｘ及び２３ｘの底部に各々露出する配線層１２及び２２の表面に付着した樹脂残渣を除去することが好ましい。
次に、絶縁層１３の一方の側に配線層１４を形成する。配線層１４は、ビアホール１３ｘ内に充填されたビア配線１４ａ、絶縁層１３の上面に形成された配線パターン１４ｂ、及び絶縁層１３の上面に形成された電子部品搭載用パッド１４ｃを含んで構成される。配線層１４の材料や配線パターン１４ｂ及び電子部品搭載用パッド１４ｃの厚さは、例えば、配線層１２と同様とすることができる。配線層１４は、ビアホール１３ｘの底部に露出した配線層１２と電気的に接続される。
又、絶縁層２３の他方の側に配線層２４を形成する。配線層２４は、ビアホール２３ｘ内に充填されたビア配線２４ａ、絶縁層２３の下面に形成された配線パターン２４ｂを含んで構成される。配線層２４の材料や配線パターン２４ｂの厚さは、例えば、配線層１２と同様とすることができる。配線層２４は、ビアホール２３ｘの底部に露出した配線層２２と電気的に接続される。配線層１４及び２４は、セミアディティブ法やサブトラクティブ法等の各種の配線形成方法を用いて形成できる。
例えば、配線層１４をセミアディティブ法で形成する場合、絶縁層１３にビアホール１３ｘを形成し、次いで、ビアホール１３ｘの内壁を含む絶縁層１３の表面及びビアホール１３ｘ内に露出する配線層１２の表面に銅の無電解めっきによるシード層を形成する。次いで、シード層上に配線層１４の配線パターン１４ｂの形状に合わせた開口部を有するめっきレジストパターンを形成し、次いで、シード層から給電する銅の電解めっきにより、めっきレジストパターンの開口部に露出するシード層上に電解めっき層を析出する。次いで、めっきレジストパターンを除去し、次いで、電解めっき層をマスクとしたエッチングを行い、電解めっき層から露出するシード層を除去し、ビア配線１４ａと配線パターン１４ｂを有する配線層１４を得ることができる。
次に、絶縁層１３と同様の形成方法により、絶縁層１３の上面に配線層１４を覆うように絶縁層１５を形成する。絶縁層１５の材料や厚さは、例えば、絶縁層１３と同様とすることができる。そして、ビアホール１３ｘと同様の形成方法により、ビアホール１５ｘを形成する。そして、配線層１４と同様の形成方法により、絶縁層１５の一方の側に配線層１６を形成する。配線層１６は、ビアホール１５ｘ内に充填されたビア配線１６ａ、及び絶縁層１５の上面に形成された配線パターン１６ｂを含んで構成される。配線層１６の材料や配線パターン１６ｂの厚さは、例えば、配線層１２と同様とすることができる。配線層１６は、ビアホール１５ｘの底部に露出した配線層１４と電気的に接続される。
又、絶縁層１３と同様の形成方法により、絶縁層２３の下面に配線層２４を覆うように絶縁層２５を形成する。絶縁層２５の材料や厚さは、例えば、絶縁層１３と同様とすることができる。そして、ビアホール１３ｘと同様の形成方法により、ビアホール２５ｘを形成する。そして、配線層１４と同様の形成方法により、絶縁層２５の他方の側に配線層２６を形成する。配線層２６は、ビアホール２５ｘ内に充填されたビア配線２６ａ、及び絶縁層２５の下面に形成された配線パターン２６ｂを含んで構成される。配線層２６の材料や配線パターン２６ｂの厚さは、例えば、配線層１２と同様とすることができる。配線層２６は、ビアホール２５ｘの底部に露出した配線層２４と電気的に接続される。
次に、図２（ｃ）に示す工程では、絶縁層１５に、電子部品搭載用パッド１４ｃの上面を露出するキャビティ１５ｚを形成する。キャビティ１５ｚの平面形状は、例えば、矩形状とすることができる。キャビティ１５ｚは、例えば、ＣＯ２レーザ等を用いたレーザ加工法により形成できる。
次に、図３（ａ）に示す工程では、本体３１及びパッド３２を備えた電子部品３０を準備し、電子部品３０をキャビティ１５ｚ内に配置する。なお、電子部品３０の上面にパッド３２を被覆する樹脂層３３を予め形成し、電子部品３０の下面に接着層３４を予め形成しておく。電子部品３０の上面に樹脂層３３を形成する方法は、コア層１０上に絶縁層１３を形成する方法と同様とすることができる。接着層３４は、電子部品３０の下面に形成せず、キャビティ１５ｚ内に露出する電子部品搭載用パッド１４ｃ上に形成してもよい。何れの場合も、電子部品３０の下面が、接着層３４を介してキャビティ内に露出する電子部品搭載用パッド１４ｃの上面に固定される。
なお、図３（ａ）に示す工程では、樹脂層３３及び接着層３４は未硬化であり、電子部品３０はキャビティ１５ｚ内に仮固定される。
次に、図３（ｂ）に示す工程では、樹脂層３３が形成された電子部品３０及び配線層１６を覆うように半硬化状態のフィルム状のエポキシ系樹脂等をラミネートし、絶縁層１７を形成する。又、絶縁層２５の下面に配線層２６を覆うように半硬化状態のフィルム状のエポキシ系樹脂等をラミネートし、絶縁層２７を形成する。或いは、フィルム状のエポキシ系樹脂等のラミネートに代えて、液状又はペースト状のエポキシ系樹脂等を塗布し、絶縁層１７及び２７を形成してもよい。
そして、ラミネート又は塗布した絶縁層１７及び２７を加熱しながら、絶縁層１７の上面及び絶縁層２７の下面を平行平板でコア層１０方向に加圧する。このとき、樹脂層３３及び接着層３４も加熱されるため、絶縁層１７、絶縁層２７、樹脂層３３、及び接着層３４が略同時に硬化する。絶縁層１７及び２７の各々の厚さは、例えば、３０～４０μｍ程度とすることができる。絶縁層１７及び２７の各々は、シリカ（ＳｉＯ２）等のフィラーを含有することができる。
次に、図３（ｃ）に示す工程では、絶縁層１７を貫通し配線層１６の上面を露出させるビアホール１７ｘ、及び絶縁層１７及び樹脂層３３を貫通し電子部品３０のパッド３２の上面を露出させるビアホール１７ｙを形成する。又、絶縁層２７に、絶縁層２７を貫通し配線層２６の下面を露出させるビアホール２７ｘを形成する。ビアホール１７ｘ、１７ｙ、及び２７ｘは、例えば、ＣＯ２レーザ等を用いたレーザ加工法により形成できる。ビアホール１７ｘ、１７ｙ、及び２７ｘを形成後、デスミア処理を行い、ビアホール１７ｘ、１７ｙ、及び２７ｘの底部に各々露出する配線層１６及び２６の表面に付着した樹脂残渣を除去することが好ましい。
次に、図４（ａ）に示す工程では、配線層１４と同様の形成方法により、絶縁層１７の一方の側に配線層１８を形成する。配線層１８は、ビアホール１７ｘ内又は１７ｙ内に充填されたビア配線１８ａ、絶縁層１７の上面に形成された配線パターン１８ｂを含んで構成される。配線層１８の材料や配線パターン１８ｂの厚さは、例えば、配線層１２と同様とすることができる。配線層１８は、ビアホール１７ｘの底部に露出した配線層１６、又はビアホール１７ｙの底部に露出したパッド３２と電気的に接続される。
又、配線層１４と同様の形成方法により、絶縁層２７の他方の側に配線層２８を形成する。配線層２８は、ビアホール２７ｘ内に充填されたビア配線２８ａ、及び絶縁層２７の下面に形成された配線パターン２８ｂを含んで構成される。配線層２８の材料や配線パターン２８ｂの厚さは、例えば、配線層１２と同様とすることができる。配線層２８は、ビアホール２７ｘの底部に露出した配線層２６と電気的に接続される。
次に、図４（ｂ）に示す工程では、絶縁層１７の上面に、配線層１８を覆うようにソルダーレジスト層１９を形成する。又、絶縁層２７の下面に、配線層２８を覆うようにソルダーレジスト層２９を形成する。ソルダーレジスト層１９は、例えば、液状又はペースト状の感光性のエポキシ系絶縁性樹脂やアクリル系絶縁性樹脂を、配線層１８を被覆するように絶縁層１７の上面にスクリーン印刷法、ロールコート法、又は、スピンコート法等で塗布することにより形成できる。或いは、例えば、フィルム状の感光性のエポキシ系絶縁性樹脂やアクリル系絶縁性樹脂を、配線層１８を被覆するように絶縁層１７の上面にラミネートすることにより形成してもよい。ソルダーレジスト層２９の形成方法は、ソルダーレジスト層１９と同様である。
次に、ソルダーレジスト層１９及び２９を露光及び現像することで、ソルダーレジスト層１９に配線層１８の上面の一部を露出する開口部１９ｘを形成する（フォトリソグラフィ法）。又、ソルダーレジスト層２９に配線層２８の下面の一部を露出する開口部２９ｘを形成する（フォトリソグラフィ法）。なお、開口部１９ｘ及び２９ｘは、レーザ加工法やブラスト処理により形成してもよい。その場合には、ソルダーレジスト層１９及び２９に感光性の材料を用いなくてもよい。開口部１９ｘ及び２９ｘの各々の平面形状は、例えば、円形状とすることができる。開口部１９ｘ及び２９ｘの各々の直径は、接続対象（半導体チップやマザーボード等）に合わせて任意に設計できる。
なお、この工程において、開口部１９ｘの底部に露出する配線層２８の上面及び開口部２９ｘの底部に露出する配線層２８の下面に、例えば無電解めっき法等により前述の金属層を形成してもよい。又、金属層の形成に代えて、ＯＳＰ処理等の酸化防止処理を施してもよい。
次に、図４（ｃ）に示す工程では、開口部１９ｘの底部に露出する配線層１８の上面に、はんだバンプ等の外部接続端子２０を形成する。外部接続端子２０は、半導体チップと電気的に接続するための端子となる。
ここで、電子部品３０の上面に樹脂層３３を形成することで生じる効果について説明する。
まず、電子部品３０の上面に樹脂層３３が形成されてない場合について考える。図３（ｂ）に示す工程において、絶縁層１７を加熱しながら絶縁層１７の上面を平行平板でコア層１０方向に加圧する際に、電子部品３０の本体３１や接着層３４も加熱される。このとき、接着層３４の熱膨張係数は本体３１の熱膨張係数よりも大きいので、電子部品３０は凸状に反る。一方、絶縁層１７の上面は平行平板で押さえているので平坦である。
次に、平行平板による加圧を開放すると、絶縁層１７も凸状に反るが、絶縁層１７の熱膨張係数は接着層３４の熱膨張係数よりも小さいので、絶縁層１７の反りは電子部品３０の反りよりも小さくなる。その結果、電子部品３０の上面を被覆する絶縁層１７の厚さは、電子部品３０上の中央部が最も薄く周辺部にいくほど厚くなり、この状態で絶縁層１７及び接着層３４が硬化する。
この状態で、ビアホール１７ｘ及び１７ｙを形成すると、絶縁層１７の厚さが厚いほどビアホール１７ｙが深くなり、かつビアホール１７ｙの底部の面積（＝ビアホール１７ｙの底部に露出するパッド３２の面積）が小さくなる。その結果、電子部品３０上の周辺部にいくほど、配線パターン１８ｂとパッド３２とのビアホール１７ｙを介しての接続信頼性が低下する。
これに対して、配線基板１では、電子部品３０の上面に反り矯正用樹脂である樹脂層３３が形成されている。これにより、電子部品３０の上面に形成された樹脂層３３と、電子部品３０の下面に形成された接着層３４とが互いに反対側に反ろうとするため、電子部品３０の反りが矯正され、樹脂層３３上に積層される絶縁層１７の厚さが場所に依らず略均一となる。そのため、ビアホール１７ｙの深さ及びビアホール１７ｙの底部の面積（＝ビアホール１７ｙの底部に露出するパッド３２の面積）も場所に依らず略均一となる。その結果、ビアホール１７ｙの底部の面積が極端に小さくなることがないため、配線パターン１８ｂとパッド３２とのビアホール１７ｙを介しての接続信頼性を向上できる。
なお、絶縁層１７、樹脂層３３、及び接着層３４は略同時に熱硬化するため、樹脂層３３の熱硬化収縮力を絶縁層１７及び接着層３４の各々の熱硬化収縮力よりも大きくすることが好ましい。これにより、樹脂層３３の熱硬化収縮力と絶縁層１７及び接着層３４の各々の熱硬化収縮力とが拮抗するため、電子部品３０の反りを最小化することができる。熱硬化収縮力は、熱硬化収縮する材料の熱膨張係数と体積により決定される。なお、樹脂層３３の熱膨張係数は、絶縁層１７及び接着層３４の各々の熱膨張係数よりも大きい。
〈第１の実施の形態の変形例〉
第１の実施の形態の変形例では、第１の実施の形態とは反り矯正用の樹脂層の形状が異なる例を示す。なお、第１の実施の形態の変形例において、既に説明した実施の形態と同一構成部品についての説明は省略する場合がある。
図５は、第１の実施の形態の変形例に係る配線基板を例示する断面図である。図５を参照するに、配線基板１Ａは、樹脂層３３が樹脂層３３Ａに置換された点が、配線基板１（図１参照）と相違する。
樹脂層３３Ａは、電子部品３０の上面を被覆し、キャビティ１５ｚと電子部品３０との間に形成された隙間を充填し、更にキャビティ１５ｚの周囲の絶縁層１５の上面に延在している。絶縁層１７は、絶縁層１５の上面に配線層１６及び樹脂層３３Ａを覆うように形成されている。
樹脂層３３Ａは、電子部品３０の反りを防止する反り矯正用樹脂である。樹脂層３３Ａの材料としては、例えば、エポキシ系樹脂やポリイミド系樹脂を主成分とする絶縁性樹脂等を用いることができる。電子部品３０の上面に形成される樹脂層３３Ａの厚さは、例えば３０～４０μｍ程度とすることができる。樹脂層３３Ａは、シリカ（ＳｉＯ２）等のフィラーを含有することができる。
樹脂層３３Ａにおけるフィラーの含有量は、絶縁層１７におけるフィラーの含有量よりも少なく調整することが好ましい。これにより、樹脂層３３ＡのＣＴＥは絶縁層１７のＣＴＥよりも大きくなる。例えば、絶縁層１７におけるフィラーの含有量が８０％～９０％でありＣＴＥが２０～５０ｐｐｍ／℃である場合、樹脂層３３Ａにおけるフィラーの含有量を８０％よりも少なくしてＣＴＥが５０ｐｐｍ／℃よりも大きくなるように調整することができる。具体的な調整値は、電子部品３０の反りの程度を見極めながら最適な値を選択することができる。又、キャビティ１５ｚの周囲の絶縁層１５の上面にどの程度延在させるかは、電子部品３０の反りの程度を見極めながら最適な値を選択することができる。
樹脂層３３Ａを形成するには、第１の実施の形態の図３（ａ）に示す工程（但し、電子部品３０上に樹脂層３３は形成しない）の後、図６（ａ）に示すように、電子部品３０の上面及びキャビティ１５ｚの周囲の絶縁層１５の上面を覆うように半硬化状態のフィルム状のエポキシ系樹脂等をラミネートする。
次に、図６（ｂ）に示すように、図３（ｂ）の工程と同様にして、絶縁層１５の上面に配線層１６及び樹脂層３３Ａを覆うように半硬化状態のフィルム状のエポキシ系樹脂等をラミネートし、絶縁層１７を形成する。又、絶縁層２５の下面に配線層２６を覆うように半硬化状態のフィルム状のエポキシ系樹脂等をラミネートし、絶縁層２７を形成する。或いは、フィルム状のエポキシ系樹脂等のラミネートに代えて、液状又はペースト状のエポキシ系樹脂等を塗布し、絶縁層１７及び２７を形成してもよい。
そして、ラミネート又は塗布した絶縁層１７及び２７を加熱しながら、絶縁層１７の上面及び絶縁層２７の下面を平行平板でコア層１０方向に加圧する。このとき、樹脂層３３Ａ及び接着層３４も加熱されるため、絶縁層１７、絶縁層２７、樹脂層３３Ａ、及び接着層３４が略同時に硬化する。又、樹脂層３３Ａは、硬化する途中で軟化し、キャビティ１５ｚと電子部品３０との間に形成された隙間が充填される。その後、図３（ｃ）～図４（ｃ）と同様の工程を実行することで、配線基板１Ａ（図５参照）が完成する。
なお、図６（ａ）の工程で、樹脂層３３Ａとして、フィルム状のエポキシ系樹脂等のラミネートに代えて、液状又はペースト状のエポキシ系樹脂等を塗布してもよい。
このように、樹脂層３３に代えて樹脂層３３Ａを用いた場合にも、電子部品３０の反りが矯正されるため、樹脂層３３Ａ上に積層される絶縁層１７の厚さが場所に依らず略均一となる。そのため、ビアホール１７ｙの深さ及びビアホール１７ｙの底部の面積（＝ビアホール１７ｙの底部に露出するパッド３２の面積）も場所に依らず略均一となる。その結果、ビアホール１７ｙの底部の面積が極端に小さくなることがないため、配線パターン１８ｂとパッド３２とのビアホール１７ｙを介しての接続信頼性を向上できる。
なお、絶縁層１７、樹脂層３３Ａ、及び接着層３４は略同時に熱硬化するため、樹脂層３３Ａの熱硬化収縮力を絶縁層１７及び接着層３４の各々の熱硬化収縮力よりも大きくすることが好ましい。これにより、樹脂層３３Ａの熱硬化収縮力と絶縁層１７及び接着層３４の各々の熱硬化収縮力とが拮抗するため、電子部品３０の反りを最小化することができる。熱硬化収縮力は、熱硬化収縮する材料の熱膨張係数と体積により決定される。なお、樹脂層３３Ａの熱膨張係数は、絶縁層１７及び接着層３４の各々の熱膨張係数よりも大きい。
〈第１の実施の形態の応用例〉
第１の実施の形態の応用例では、第１の実施の形態に係る配線基板に半導体チップを搭載した半導体パッケージの例を示す。なお、第１の実施の形態の応用例において、既に説明した実施の形態と同一構成部品についての説明は省略する場合がある。
図７は、第１の実施の形態の応用例に係る半導体パッケージを例示する断面図である。図７を参照するに、半導体パッケージ１００は、図１に示す配線基板１と、半導体チップ１１０と、電極パッド１２０と、バンプ１３０と、アンダーフィル樹脂１４０と、バンプ１５０とを有する。
半導体チップ１１０は、例えば、シリコン等からなる薄板化された半導体基板（図示せず）上に半導体集積回路（図示せず）等が形成されたものである。半導体基板（図示せず）には、半導体集積回路（図示せず）と電気的に接続された電極パッド１２０が形成されている。
バンプ１３０は、半導体チップ１１０の電極パッド１２０上に形成され、配線基板１の外部接続端子２０と電気的に接続されている。アンダーフィル樹脂１４０は、半導体チップ１１０と配線基板１の上面との間に充填されている。バンプ１５０は、ソルダーレジスト層２９の開口部２９ｘの底部に露出する配線層２８の下面に形成されている。バンプ１５０は、例えば、マザーボード等に接続される。バンプ１３０及び１５０は、例えば、はんだバンプである。はんだバンプの材料としては、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。
このように、第１の実施の形態に係る配線基板に半導体チップを搭載することにより、半導体パッケージを実現できる。なお、配線基板１に代えて、配線基板１Ａを用いてもよい。
以上、好ましい実施の形態について詳説したが、上述した実施の形態に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
例えば、上記実施の形態では、本発明をビルドアップ工法により製造されたコア層を備える配線基板に適用する例を示したが、本発明をビルドアップ工法により製造されたコアレスの配線基板に適用してもよい。又、本発明は、これらに限定されることなく、様々な配線基板に適用することができる。
１、１Ａ 配線基板
１０ コア層
１０ａ 一方の面
１０ｂ 他方の面
１０ｘ 貫通孔
１１ 貫通配線
１２、１４、１６、１８、２２、２４、２６、２８ 配線層
１３、１５、１７、２３、２５、２７ 絶縁層
１３ｘ、１５ｘ、１７ｘ、１７ｙ、２３ｘ、２５ｘ、２７ｘ ビアホール
１４ａ、１６ａ、１８ａ、２４ａ、２６ａ、２８ａ ビア配線
１４ｂ、１６ｂ、１８ｂ、２４ｂ、２６ｂ、２８ｂ 配線パターン
１４ｃ 電子部品搭載用パッド
１５ｚ キャビティ
１９、２９ ソルダーレジスト層
１９ｘ、２９ｘ 開口部
２０ 外部接続端子
３０ 電子部品
３１ 本体
３２ パッド
３３、３３Ａ 樹脂層
３４ 接着層
１００ 半導体パッケージ
１１０ 半導体チップ
１２０ 電極パッド
１３０、１５０ バンプ
１４０ アンダーフィル樹脂

Claims (6)

  1. 第１絶縁層と、
    前記第１絶縁層に形成されたキャビティと、
    一方の面にパッドが形成され、他方の面が接着層を介して前記キャビティ内に固定された電子部品と、
    前記電子部品上に、前記パッドを被覆して形成された樹脂層と、
    前記第１絶縁層上に形成され、前記樹脂層を直接被覆する部分と前記第１絶縁層を直接被覆する部分とを備えた第２絶縁層と、
    前記第２絶縁層上に形成された配線パターンと、を有し、
    前記配線パターンは、前記第２絶縁層及び前記樹脂層を貫通するビア配線を介して前記パッドと電気的に接続され、
    前記第２絶縁層の一部は前記キャビティと前記電子部品との間に形成された隙間を充填している配線基板。
  2. 第１絶縁層と、
    前記第１絶縁層に形成されたキャビティと、
    一方の面にパッドが形成され、他方の面が接着層を介して前記キャビティ内に固定された電子部品と、
    前記電子部品上に、前記パッドを被覆して形成された樹脂層と、
    前記第１絶縁層上に形成され、前記樹脂層を直接被覆する部分と前記第１絶縁層を直接被覆する部分とを備えた第２絶縁層と、
    前記第２絶縁層上に形成された配線パターンと、を有し、
    前記配線パターンは、前記第２絶縁層及び前記樹脂層を貫通するビア配線を介して前記パッドと電気的に接続され、
    前記樹脂層は、前記電子部品の一方の面を被覆し、前記キャビティと前記電子部品との間に形成された隙間を充填し、前記キャビティの周囲の前記第１絶縁層の一方の面に延在している配線基板。
  3. 前記樹脂層の熱膨張係数は、前記第２絶縁層及び前記接着層の各々の熱膨張係数よりも大きい請求項１又は２に記載の配線基板。
  4. 第１絶縁層にキャビティを形成する工程と、
    一方の面にパッドが形成された電子部品に、前記パッドを被覆する樹脂層を形成する工程と、
    前記電子部品の他方の面を、接着層を介して前記キャビティ内に固定する工程と、
    前記第１絶縁層上に、前記樹脂層を直接被覆する部分と前記第１絶縁層を直接被覆する部分とを備え、一部が前記キャビティと前記電子部品との間に形成された隙間を充填する第２絶縁層を形成する工程と、
    前記樹脂層、前記接着層、及び前記第２絶縁層を同時に熱硬化させる工程と、
    前記第２絶縁層及び前記樹脂層を貫通し、前記パッドを露出するビアホールを形成する工程と、
    前記第２絶縁層上に、前記ビアホール内に形成されたビア配線を介して前記パッドと電気的に接続される配線パターンを形成する工程と、を有する配線基板の製造方法。
  5. 第１絶縁層にキャビティを形成する工程と、
    一方の面にパッドが形成された電子部品の他方の面を、接着層を介して前記キャビティ内に固定する工程と、
    前記第１絶縁層上に、前記電子部品の一方の面を被覆し、前記キャビティと前記電子部品との間に形成された隙間を充填し、前記キャビティの周囲の前記第１絶縁層の一方の面に延在する樹脂層を形成する工程と、
    前記第１絶縁層上に、前記樹脂層を直接被覆する部分と前記第１絶縁層を直接被覆する部分とを備えた第２絶縁層を形成する工程と、
    前記樹脂層、前記接着層、及び前記第２絶縁層を同時に熱硬化させる工程と、
    前記第２絶縁層及び前記樹脂層を貫通し、前記パッドを露出するビアホールを形成する工程と、
    前記第２絶縁層上に、前記ビアホール内に形成されたビア配線を介して前記パッドと電気的に接続される配線パターンを形成する工程と、を有する配線基板の製造方法。
  6. 前記樹脂層の熱硬化収縮力は、前記第２絶縁層及び前記接着層の各々の熱硬化収縮力よりも大きい請求項４又は５に記載の配線基板の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101655373B1 (ko) * 2015-02-06 2016-09-07 한국원자력의학원 냉각 구조의 교체가 가능한 사이클로트론용 디 전극 장치

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102071457B1 (ko) * 2018-03-13 2020-01-30 삼성전자주식회사 팬-아웃 반도체 패키지
KR102671978B1 (ko) * 2019-02-11 2024-06-05 삼성전기주식회사 인쇄회로기판
CN111970809B (zh) * 2019-05-20 2022-01-11 鹏鼎控股(深圳)股份有限公司 高频电路板及其制作方法
US11581262B2 (en) * 2019-10-02 2023-02-14 Qualcomm Incorporated Package comprising a die and die side redistribution layers (RDL)
CN118474995A (zh) * 2023-02-09 2024-08-09 奥特斯奥地利科技与系统技术有限公司 部件承载件及其制造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002246722A (ja) 2000-12-15 2002-08-30 Ibiden Co Ltd プリント配線板
WO2007126090A1 (ja) 2006-04-27 2007-11-08 Nec Corporation 回路基板、電子デバイス装置及び回路基板の製造方法
JP2010109180A (ja) 2008-10-30 2010-05-13 Shinko Electric Ind Co Ltd 半導体装置内蔵基板の製造方法
JP2014056925A (ja) 2012-09-12 2014-03-27 Shinko Electric Ind Co Ltd 半導体パッケージ、半導体装置及び半導体パッケージの製造方法
JP2015032729A (ja) 2013-08-05 2015-02-16 株式会社フジクラ 電子部品内蔵多層配線基板及びその製造方法
JP2017011156A (ja) 2015-06-24 2017-01-12 イビデン株式会社 半導体装置、プリント配線板およびプリント配線板の製造方法
JP2017175123A (ja) 2016-03-25 2017-09-28 サムソン エレクトロ−メカニックス カンパニーリミテッド． ファン−アウト半導体パッケージ

Family Cites Families (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101084525B1 (ko) * 1999-09-02 2011-11-18 이비덴 가부시키가이샤 프린트배선판 및 그 제조방법
KR100823767B1 (ko) * 1999-09-02 2008-04-21 이비덴 가부시키가이샤 프린트배선판 및 프린트배선판의 제조방법
EP1259103B1 (en) * 2000-02-25 2007-05-30 Ibiden Co., Ltd. Multilayer printed wiring board and method for producing multilayer printed wiring board
EP1321980A4 (en) * 2000-09-25 2007-04-04 Ibiden Co Ltd SEMICONDUCTOR ELEMENT, METHOD FOR MANUFACTURING SEMICONDUCTOR ELEMENT, MULTILAYER PRINTED CIRCUIT BOARD, AND METHOD FOR MANUFACTURING MULTILAYER PRINTED CIRCUIT BOARD
US6917749B2 (en) * 2001-11-07 2005-07-12 Photon-X, Llc Polymer optical waveguides on polymer substrates
US8455994B2 (en) * 2002-01-31 2013-06-04 Imbera Electronics Oy Electronic module with feed through conductor between wiring patterns
US7485489B2 (en) * 2002-06-19 2009-02-03 Bjoersell Sten Electronics circuit manufacture
JP2006019441A (ja) * 2004-06-30 2006-01-19 Shinko Electric Ind Co Ltd 電子部品内蔵基板の製造方法
US7957154B2 (en) * 2005-12-16 2011-06-07 Ibiden Co., Ltd. Multilayer printed circuit board
JP2007201254A (ja) * 2006-01-27 2007-08-09 Ibiden Co Ltd 半導体素子内蔵基板、半導体素子内蔵型多層回路基板
TWI325745B (en) * 2006-11-13 2010-06-01 Unimicron Technology Corp Circuit board structure and fabrication method thereof
TWI330401B (en) * 2006-12-25 2010-09-11 Unimicron Technology Corp Circuit board structure having embedded semiconductor component and fabrication method thereof
US20080188037A1 (en) * 2007-02-05 2008-08-07 Bridge Semiconductor Corporation Method of manufacturing semiconductor chip assembly with sacrificial metal-based core carrier
KR100851072B1 (ko) * 2007-03-02 2008-08-12 삼성전기주식회사 전자 패키지 및 그 제조방법
JP5263918B2 (ja) * 2007-07-24 2013-08-14 日本電気株式会社 半導体装置及びその製造方法
JP5284155B2 (ja) * 2008-03-24 2013-09-11 日本特殊陶業株式会社 部品内蔵配線基板
JP2009239247A (ja) * 2008-03-27 2009-10-15 Ibiden Co Ltd 多層プリント配線板の製造方法
WO2009118950A1 (ja) * 2008-03-27 2009-10-01 イビデン株式会社 多層プリント配線板の製造方法
US8692135B2 (en) * 2008-08-27 2014-04-08 Nec Corporation Wiring board capable of containing functional element and method for manufacturing same
US20100212946A1 (en) * 2009-02-20 2010-08-26 Ibiden Co., Ltd Wiring board and method for manufacturing the same
JP5535494B2 (ja) * 2009-02-23 2014-07-02 新光電気工業株式会社 半導体装置
US20100224397A1 (en) * 2009-03-06 2010-09-09 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
JP5355363B2 (ja) * 2009-11-30 2013-11-27 新光電気工業株式会社 半導体装置内蔵基板及びその製造方法
JP2011165741A (ja) * 2010-02-05 2011-08-25 Renesas Electronics Corp 半導体装置およびその製造方法
US8895380B2 (en) * 2010-11-22 2014-11-25 Bridge Semiconductor Corporation Method of making semiconductor assembly with built-in stiffener and semiconductor assembly manufactured thereby
US8745860B2 (en) * 2011-03-11 2014-06-10 Ibiden Co., Ltd. Method for manufacturing printed wiring board
US9082825B2 (en) * 2011-10-19 2015-07-14 Panasonic Corporation Manufacturing method for semiconductor package, semiconductor package, and semiconductor device
JP6124513B2 (ja) * 2012-05-17 2017-05-10 新光電気工業株式会社 半導体装置及びその製造方法
US20130337648A1 (en) * 2012-06-14 2013-12-19 Bridge Semiconductor Corporation Method of making cavity substrate with built-in stiffener and cavity
US9385006B2 (en) * 2012-06-21 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming an embedded SOP fan-out package
US9385102B2 (en) * 2012-09-28 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming supporting layer over semiconductor die in thin fan-out wafer level chip scale package
US8980691B2 (en) * 2013-06-28 2015-03-17 Stats Chippac, Ltd. Semiconductor device and method of forming low profile 3D fan-out package
JP2015018979A (ja) * 2013-07-12 2015-01-29 イビデン株式会社 プリント配線板
JP2015028986A (ja) * 2013-07-30 2015-02-12 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
JP2015035497A (ja) * 2013-08-09 2015-02-19 イビデン株式会社 電子部品内蔵配線板
KR101514539B1 (ko) * 2013-08-29 2015-04-22 삼성전기주식회사 전자부품 내장기판
US9941207B2 (en) * 2014-10-24 2018-04-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of fabricating 3D package with short cycle time and high yield
JP6465386B2 (ja) * 2014-11-17 2019-02-06 新光電気工業株式会社 配線基板及び電子部品装置と配線基板の製造方法及び電子部品装置の製造方法
US9929100B2 (en) * 2015-04-17 2018-03-27 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
KR102065943B1 (ko) * 2015-04-17 2020-01-14 삼성전자주식회사 팬-아웃 반도체 패키지 및 그 제조 방법
JP6752553B2 (ja) * 2015-04-28 2020-09-09 新光電気工業株式会社 配線基板
KR101933408B1 (ko) * 2015-11-10 2018-12-28 삼성전기 주식회사 전자부품 패키지 및 이를 포함하는 전자기기
KR20170061370A (ko) * 2015-11-26 2017-06-05 삼성전기주식회사 전자부품 패키지 및 그 제조 방법
US10818621B2 (en) * 2016-03-25 2020-10-27 Samsung Electronics Co., Ltd. Fan-out semiconductor package
US10290672B2 (en) * 2016-05-31 2019-05-14 Semiconductor Components Industries, Llc Image sensor semiconductor packages and related methods
US10600748B2 (en) * 2016-06-20 2020-03-24 Samsung Electronics Co., Ltd. Fan-out semiconductor package
US9991219B2 (en) * 2016-06-23 2018-06-05 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package module
US10580728B2 (en) * 2016-06-23 2020-03-03 Samsung Electronics Co., Ltd. Fan-out semiconductor package
KR101942727B1 (ko) * 2016-09-12 2019-01-28 삼성전기 주식회사 팬-아웃 반도체 패키지
KR101973430B1 (ko) * 2016-09-19 2019-04-29 삼성전기주식회사 팬-아웃 반도체 패키지
US10026681B2 (en) * 2016-09-21 2018-07-17 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
KR101973431B1 (ko) * 2016-09-29 2019-04-29 삼성전기주식회사 팬-아웃 반도체 패키지
KR102059403B1 (ko) * 2016-10-04 2019-12-26 삼성전자주식회사 팬-아웃 반도체 패키지
KR102016491B1 (ko) * 2016-10-10 2019-09-02 삼성전기주식회사 팬-아웃 반도체 패키지
KR101982049B1 (ko) * 2016-11-23 2019-05-24 삼성전기주식회사 팬-아웃 반도체 패키지
KR101963282B1 (ko) * 2016-12-16 2019-03-28 삼성전기주식회사 팬-아웃 반도체 패키지
KR101983186B1 (ko) * 2016-12-16 2019-05-28 삼성전기주식회사 팬-아웃 반도체 패키지
KR101883108B1 (ko) * 2017-07-14 2018-07-27 삼성전기주식회사 팬-아웃 반도체 패키지
KR20190013051A (ko) * 2017-07-31 2019-02-11 삼성전기주식회사 팬-아웃 반도체 패키지

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002246722A (ja) 2000-12-15 2002-08-30 Ibiden Co Ltd プリント配線板
WO2007126090A1 (ja) 2006-04-27 2007-11-08 Nec Corporation 回路基板、電子デバイス装置及び回路基板の製造方法
JP2010109180A (ja) 2008-10-30 2010-05-13 Shinko Electric Ind Co Ltd 半導体装置内蔵基板の製造方法
JP2014056925A (ja) 2012-09-12 2014-03-27 Shinko Electric Ind Co Ltd 半導体パッケージ、半導体装置及び半導体パッケージの製造方法
JP2015032729A (ja) 2013-08-05 2015-02-16 株式会社フジクラ 電子部品内蔵多層配線基板及びその製造方法
JP2017011156A (ja) 2015-06-24 2017-01-12 イビデン株式会社 半導体装置、プリント配線板およびプリント配線板の製造方法
JP2017175123A (ja) 2016-03-25 2017-09-28 サムソン エレクトロ−メカニックス カンパニーリミテッド． ファン−アウト半導体パッケージ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101655373B1 (ko) * 2015-02-06 2016-09-07 한국원자력의학원 냉각 구조의 교체가 가능한 사이클로트론용 디 전극 장치

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