JP6392140B2 - 配線基板及び半導体パッケージ - Google Patents

配線基板及び半導体パッケージ Download PDF

Info

Publication number
JP6392140B2
JP6392140B2 JP2015029962A JP2015029962A JP6392140B2 JP 6392140 B2 JP6392140 B2 JP 6392140B2 JP 2015029962 A JP2015029962 A JP 2015029962A JP 2015029962 A JP2015029962 A JP 2015029962A JP 6392140 B2 JP6392140 B2 JP 6392140B2
Authority
JP
Japan
Prior art keywords
recess
layer
wiring
wiring layer
wiring board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015029962A
Other languages
English (en)
Other versions
JP2016152362A (ja
Inventor
達郎 吉田
達郎 吉田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2015029962A priority Critical patent/JP6392140B2/ja
Priority to US14/986,844 priority patent/US9741650B2/en
Publication of JP2016152362A publication Critical patent/JP2016152362A/ja
Application granted granted Critical
Publication of JP6392140B2 publication Critical patent/JP6392140B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Description

本発明は、配線基板及び半導体パッケージに関する。
従来、配線層を被覆する絶縁層を有し、絶縁層に形成された開口部内に配線層の一部が露出し、開口部内に露出した配線層上にニッケル等の金属層が形成された配線基板が知られている。又、このような配線基板に、半導体チップが搭載され、半導体パッケージとなる。この場合、配線基板の開口部内に露出する金属層の上面にはんだが形成され、はんだを介して金属層の上面と半導体チップの電極パッドとが接合される。
特開２００２−２９００２２号公報
しかしながら、上記において、配線基板は樹脂を主成分としており、半導体チップはシリコンを主成分としている場合がある。この場合、配線基板と半導体チップでは熱膨張係数が大きく相違するため、金属層とはんだとの界面を起点として絶縁層に亀裂（クラック）が生じる場合があった。この亀裂が絶縁層内で横方向に広がると絶縁層の剥離や、はんだが亀裂内に入り込んで配線層のショートを引き起こし、配線基板の信頼性を低下させる。
本発明は、上記の点に鑑みてなされたものであり、絶縁層内に生じた亀裂に起因する信頼性の低下を抑制可能な配線基板を提供することを課題とする。
本配線基板は、配線層と、前記配線層の一方の面に形成された凹部と、前記配線層を被覆する絶縁層と、前記絶縁層に形成された、前記凹部内を露出する開口部と、前記開口部内に露出する前記凹部の底面に形成された金属層と、を有し、前記凹部は、第１凹部と、前記第１凹部内に形成された第２凹部と、を含み、前記第２凹部の底面は、前記第１凹部の底面よりも小面積で、前記第１凹部の底面よりも深い位置に形成され、前記金属層の前記開口部内に露出する面は、前記配線層の一方の面よりも低い位置に形成されていることを要件とする。
開示の技術によれば、絶縁層内に生じた亀裂に起因する信頼性の低下を抑制可能な配線基板を提供できる。
第１の実施の形態に係る配線基板を例示する断面図である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その１）である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その２）である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その３）である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その４）である。 比較例に係る配線基板を例示する断面図である。 第２の実施の形態に係る半導体パッケージを例示する断面図である。
以下、図面を参照して発明を実施するための形態について説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
〈第１の実施の形態〉
［第１の実施の形態に係る配線基板の構造］
まず、第１の実施の形態に係る配線基板の構造について説明する。図１は、第１の実施の形態に係る配線基板を例示する断面図である。なお、図１（ｂ）は、図１（ａ）のＡ部の部分拡大断面図である。
図１を参照するに、第１の実施の形態に係る配線基板１は、配線層１０と、絶縁層２０と、配線層３０と、絶縁層４０と、配線層５０と、ソルダーレジスト層６０とを有するコアレスのビルドアップ配線基板である。
なお、本実施の形態では、便宜上、配線基板１のソルダーレジスト層６０側を上側又は一方の側、絶縁層２０側を下側又は他方の側とする。又、各部位のソルダーレジスト層６０側の面を一方の面又は上面、絶縁層２０側の面を他方の面又は下面とする。但し、配線基板１は天地逆の状態で用いることができ、又は任意の角度で配置することができる。又、平面視とは対象物をソルダーレジスト層６０の一方の面の法線方向から視ることを指し、平面形状とは対象物をソルダーレジスト層６０の一方の面の法線方向から視た形状を指すものとする。
配線基板１において、配線層１０は絶縁層２０に埋設されている。より詳しくは、配線層１０の上面及び側面は絶縁層２０に被覆されており、下面は外部に露出している。配線層１０の下面は、他の配線基板や半導体パッケージ等と接続するためのパッドである。但し、配線層１０は、パッド以外に配線パターンを有してもよい。配線層１０の材料としては、例えば、銅（Ｃｕ）等を用いることができる。配線層１０の厚さは、例えば、５〜７０μｍ程度とすることができる。
絶縁層２０は、配線層１０を被覆するように形成されている。絶縁層２０の材料としては、例えば、エポキシ系絶縁性樹脂等を用いることができる。絶縁層２０は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。絶縁層２０の厚さは、例えば１５〜５０μｍ程度とすることができる。
配線層３０は、絶縁層２０上に形成されている。配線層３０は、絶縁層２０を貫通し配線層１０の上面を露出するビアホール２０ｘ内に充填されたビア配線、及び絶縁層２０の上面に形成された配線パターンを含んで構成されている。ビアホール２０ｘは、絶縁層４０側に開口されている開口部の径が配線層１０の上面によって形成された開口部の底面の径よりも大きい逆円錐台状の凹部となっている。
配線層３０は、ビアホール２０ｘの底部に露出した配線層１０と電気的に接続されている。配線層３０の材料としては、例えば、銅（Ｃｕ）等を用いることができる。配線層３０を構成する配線パターンの厚さは、例えば５〜７０μｍ程度とすることができる。
絶縁層４０は、絶縁層２０上に配線層３０を被覆するように形成されている。絶縁層４０の材料としては、例えば、エポキシ系絶縁性樹脂等を用いることができる。絶縁層４０は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。絶縁層４０の厚さは、例えば１５〜４０μｍ程度とすることができる。
配線層５０は、絶縁層４０上に形成されている。配線層５０は、絶縁層４０を貫通し配線層３０の上面を露出するビアホール４０ｘ内に充填されたビア配線、及び絶縁層４０の上面に形成された配線パターンを含んで構成されている。ビアホール４０ｘは、ソルダーレジスト層６０側に開口されている開口部の径が配線層３０の上面によって形成された開口部の底面の径よりも大きい逆円錐台状の凹部となっている。
配線層５０は、ビアホール４０ｘの底部に露出した配線層３０と電気的に接続されている。配線層５０の材料としては、例えば、銅（Ｃｕ）等を用いることができる。配線層５０を構成する配線パターンの厚さは、例えば５〜３０μｍ程度とすることができる。
配線層５０は、パッドとして機能する部分（以下、パッド部分とする）と、配線パターンとして機能する部分を有している。配線層５０のパッド部分の上面５０ａには第１凹部５１及び第２凹部５２を有する凹部が形成されている。具体的には、配線層５０のパッド部分の上面５０ａに第１凹部５１が設けられ、第１凹部５１の底面に更に第２凹部５２が設けられている。つまり、第２凹部５２の底面は、第１凹部５１の底面よりも小面積で、第１凹部５１の底面よりも深い位置に形成されている。配線層５０のパッド部分、第１凹部５１及び第２凹部５２の平面形状は、例えば、略同心の円形とすることができる。第１凹部５１及び第２凹部５２は、例えば階段状の内壁面を形成している。
例えば、配線層５０のパッド部分の直径が５０μｍである場合、第１凹部５１の直径は３０μｍ程度、第２凹部５２の直径は２０μｍ程度とすることができる。配線層５０の上面５０ａに対する第１凹部５１の深さは、例えば、２〜３μｍ程度とすることができる。配線層５０の上面５０ａに対する第２凹部５２の深さは、例えば、４〜６μｍ程度とすることができる。
ソルダーレジスト層６０は、絶縁層４０の上面に、配線層５０を被覆するように形成されている絶縁層である。ソルダーレジスト層６０は例えば円形の開口部６０ｘを有し、開口部６０ｘの底部には配線層５０の第２凹部５２の一部が露出している。
つまり、開口部６０ｘの直径は第２凹部５２の直径（底面の直径）よりも小さく設計されており、ソルダーレジスト層６０は第１凹部５１の底面の外縁部及び内壁面、並びに、第２凹部５２の底面の外縁部及び内壁面を被覆している。そして、第２凹部５２の底面の外縁部より内側の領域が開口部６０ｘ内に露出している。そして、金属層７０は、第２凹部５２の底面の外縁部より内側の領域（開口部６０ｘ内）に形成されている。例えば、第１凹部５１の直径が３０μｍ程度、第２凹部５２の直径が２０μｍ程度である場合、開口部６０ｘの直径は１０μｍ程度とすることができる。
開口部６０ｘ内に露出する配線層５０（第２凹部５２の底面）は、半導体チップと電気的に接続されるパッドとして機能する。ソルダーレジスト層６０の材料としては、例えば、感光性のエポキシ系絶縁性樹脂等を用いることができる。ソルダーレジスト層６０の材料として、非感光性のエポキシ系絶縁性樹脂等を用いてもよい。ソルダーレジスト層６０の厚さは、例えば１５〜３５μｍ程度とすることができる。
なお、配線層５０のパッド部分は、ビアホール４０ｘ（ビア配線）の直上に配置してもよいし、ビアホール４０ｘ（ビア配線）の直上以外の領域に配置してもよい。つまり、配線層５０を構成する配線パターンを絶縁層４０上に引き出して形成し、絶縁層４０上に引き出された配線パターンを開口部６０ｘから露出させ、パッド部分としてもよい。言い換えれば、凹部（第１凹部５１及び第２凹部５２）は、平面視において配線層５０のビア配線と重複する位置（ビア配線の直上）に形成された凹部と、平面視において配線層５０のビア配線と重複しない位置に形成された凹部とを有してもよい。
開口部６０ｘ内に露出する配線層５０の上面（第２凹部５２の底面）には金属層７０が形成されている。金属層７０としては、例えば、Ａｕ層や、Ｎｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ／Ｐｄ／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）等を挙げることができる。金属層７０の厚さは、例えば、５μｍ程度とすることができる。
なお、配線基板１では、開口部６０ｘ内に露出する金属層７０の上面７０ａは、配線層５０の上面５０ａよりも低い位置に形成されている。これに関する技術的意義については後述する。
開口部６０ｘから露出する金属層７０の上面７０ａには、ソルダーレジスト層６０の上面から突出するはんだバンプ８０が形成されている。はんだバンプ８０の材料としては、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。但し、配線基板１には、必ずしもはんだバンプ８０を設ける必要はなく、半導体チップと接続する場合等、必要なときに設ければ十分である。
［第１の実施の形態に係る配線基板の製造方法］
次に、第１の実施の形態に係る配線基板の製造方法について説明する。図２〜図５は、第１の実施の形態に係る配線基板の製造工程を例示する図である。本実施の形態では、支持体上に複数の配線基板となる部分を作製し支持体を除去後個片化して各配線基板とする工程の例を示すが、支持体上に１個ずつ配線基板を作製し支持体を除去する工程としてもよい。
まず、図２（ａ）に示す工程では、上面が平坦面である支持体３００を準備し、支持体３００の上面に配線層１０を形成する。支持体３００としては、金属板や金属箔等を用いることができるが、本実施の形態では、支持体３００として銅箔を用いる例を示す。支持体３００の厚さは、例えば３５〜１００μｍ程度とすることができる。
配線層１０を形成するには、まず、支持体３００の上面に、配線層１０を形成する部分に開口部を備えたレジスト層（例えば、ドライフィルムレジスト等）を形成する。そして、支持体３００をめっき給電層に利用する電解めっき法等により、レジスト層の開口部内に露出する支持体３００の上面に配線層１０を形成する。その後、レジスト層を除去する。配線層１０の材料や厚さは、前述の通りである。
次に、図２（ｂ）に示す工程では、例えば、支持体３００の上面に配線層１０の上面及び側面を被覆するように、例えば熱硬化性を有するフィルム状のエポキシ系絶縁性樹脂等をラミネートする。或いは、熱硬化性を有する液状又はペースト状のエポキシ系絶縁性樹脂等をスピンコート法等により塗布する。そして、ラミネート又は塗布した絶縁性樹脂を押圧しつつ、硬化温度以上に加熱して硬化させ、絶縁層２０を作製する。絶縁層２０の材料や厚さは、前述の通りである。
次に、図２（ｃ）に示す工程では、絶縁層２０に、絶縁層２０を貫通し配線層１０の上面を露出させるビアホール２０ｘを形成する。ビアホール２０ｘは、例えばＣＯ２レーザ等を用いたレーザ加工法により形成できる。レーザ加工法により形成したビアホール２０ｘは、絶縁層４０が形成される側に開口されている開口部の径が配線層１０の上面によって形成された開口部の底面の径よりも大きい逆円錐台状の凹部となる。ビアホール２０ｘをレーザ加工法により形成した場合には、デスミア処理を行い、ビアホール２０ｘの底部に露出する配線層１０の上面に付着した絶縁層２０の樹脂残渣を除去することが好ましい。
次に、図２（ｄ）に示す工程では、絶縁層２０上に配線層３０を形成する。配線層３０は、ビアホール２０ｘ内に充填されたビア配線、及び絶縁層２０の上面に形成された配線パターンを含んで構成される。配線層３０は、ビアホール２０ｘの底部に露出した配線層１０と電気的に接続される。配線層３０の材料や厚さは、前述の通りである。配線層３０は、セミアディティブ法やサブトラクティブ法等の各種の配線層形成方法を用いて形成できる。
次に、図３（ａ）に示す工程では、まず、図２（ｂ）〜図２（ｄ）と同様の工程を実行する。つまり、配線層３０上に絶縁層４０及び配線層５０を積層し、ビアホール４０ｘを介して配線層５０と配線層３０とを接続する。その後、絶縁層４０上に、配線層５０の上面５０ａを選択的に露出する開口部３１０ｘを備えたレジスト層３１０を形成する。具体的には、例えば、レジスト層３１０としてドライフィルムレジストをラミネートする。
なお、レジスト層３１０は、第１凹部５１を形成するために設けるものであるため、開口部３１０ｘの平面形状は、所望する第１凹部５１の平面形状に合わせる。例えば、第１凹部５１の平面形状が円形であれば、開口部３１０ｘの平面形状も円形とする。例えば、配線層５０のパッド部分の直径が５０μｍである場合、第１凹部５１の直径は３０μｍ程度とすることができる。
次に、図３（ｂ）に示す工程では、開口部３１０ｘ内に露出する配線層５０の上面５０ａをエッチングし、第１凹部５１を形成する。配線層５０が銅（Ｃｕ）である場合、第１凹部５１は、例えば、塩化第二鉄水溶液や塩化第二銅水溶液、過硫酸アンモニウム水溶液等を用いたウェットエッチングにより形成できる。配線層５０の上面５０ａに対する第１凹部５１の深さは、例えば、２〜３μｍ程度とすることができる。
次に、図３（ｃ）に示す工程では、図３（ｂ）に示すレジスト層３１０を除去する。これにより、絶縁層４０上に、第１凹部５１を有する配線層５０が露出する。なお、以降の工程は、図３（ｃ）のＡ部を拡大した図を参照しながら説明する。
次に、図４（ａ）に示す工程では、絶縁層４０上に、配線層５０の上面５０ａを選択的に露出する開口部３２０ｘを備えたレジスト層３２０を形成する。具体的には、例えば、レジスト層３２０としてドライフィルムレジストをラミネートする。
なお、レジスト層３２０は、第２凹部５２を形成するために設けるものであるため、開口部３２０ｘの平面形状や位置は、所望する第２凹部５２の平面形状や位置に合わせる。例えば、第２凹部５２は、第１凹部５１よりも小径で、第１凹部５１と略同心の円形とすることができる。この場合、開口部３２０ｘの平面形状は円形とする。例えば、第１凹部５１の直径が３０μｍ程度であれば、第２凹部５２の直径は２０μｍ程度とすることができる。
次に、図４（ｂ）に示す工程では、開口部３２０ｘ内に露出する第１凹部５１の底面をエッチングし、第２凹部５２を形成する。配線層５０が銅（Ｃｕ）である場合、第２凹部５２は、例えば、第１凹部５１と同様のウェットエッチングにより形成できる。第１凹部５１の底面に対する第２凹部５２の深さは、例えば、２〜３μｍ程度とすることができる。配線層５０の上面５０ａに対する第２凹部５２の深さは、例えば、４〜６μｍ程度とすることができる。
次に、図４（ｃ）に示す工程では、図４（ｂ）に示すレジスト層３２０を除去する。これにより、絶縁層４０上に、第１凹部５１及び第２凹部５２を有する配線層５０が露出する。第１凹部５１及び第２凹部５２の平面形状は、例えば、略同心の円形となり、第１凹部５１及び第２凹部５２は、例えば階段状の内壁面を形成する。
次に、図５（ａ）に示す工程では、絶縁層４０上に配線層５０を被覆するソルダーレジスト層６０を形成する。ソルダーレジスト層６０は、例えば、液状又はペースト状の感光性のエポキシ系絶縁性樹脂等を、配線層５０を被覆するように絶縁層４０上にスクリーン印刷法、ロールコート法、又は、スピンコート法等で塗布することにより形成できる。或いは、例えば、フィルム状の感光性のエポキシ系絶縁性樹脂等を、配線層５０を被覆するように絶縁層４０上にラミネートすることにより形成してもよい。
そして、塗布又はラミネートした絶縁性樹脂を露光及び現像することで開口部６０ｘを形成する（フォトリソグラフィ法）。これにより、開口部６０ｘを有するソルダーレジスト層６０が形成される。なお、予め開口部６０ｘを形成したフィルム状の絶縁性樹脂を、配線層５０を被覆するように絶縁層４０上にラミネートしても構わない。
なお、ソルダーレジスト層６０の材料として、非感光性の絶縁性樹脂を用いてもよい。この場合には、絶縁層４０上にソルダーレジスト層６０を形成して硬化させた後、例えばＣＯ２レーザ等を用いたレーザ加工法や、アルミナ砥粒等の研磨剤を用いたブラスト処理により開口部６０ｘを形成できる。
開口部６０ｘの平面形状は、例えば、第２凹部５２の平面形状よりも小径の円形であり、開口部６０ｘの底部には配線層５０の第２凹部５２の一部が露出している。つまり、開口部６０ｘの直径は第２凹部５２の直径よりも小さく設計されており、ソルダーレジスト層６０は第１凹部５１及び第２凹部５２が形成する段差部（階段状の内壁面）を被覆している。例えば、第１凹部５１の直径が３０μｍ程度、第２凹部５２の直径が２０μｍ程度である場合、開口部６０ｘの直径は１０μｍ程度とすることができる。
なお、ソルダーレジスト層６０を形成する前に、配線層５０の表面に粗化処理を施しておくと、配線層５０とソルダーレジスト層６０との密着性が向上し好適である。粗化処理は、例えば、蟻酸を用いたウェットエッチング等により行うことができる。
次に、図５（ｂ）に示す工程では、開口部６０ｘから露出する配線層５０の上面（第２凹部５２の底面）に、例えば無電解めっき法により金属層７０を形成する。金属層７０の材料や厚さは前述の通りであるが、金属層７０の上面７０ａは配線層５０の上面５０ａよりも低くなるように形成する必要がある。なお、金属層７０を形成する前に、プラズマ処理等により、開口部６０ｘから露出する配線層５０の上面を活性化しておくことが好ましい。
次に、図５（ｃ）に示す工程では、開口部６０ｘから露出する金属層７０の上面７０ａに、リフロー等により、ソルダーレジスト層６０の上面から突出するはんだバンプ８０を形成する。はんだバンプ８０の材料は、前述の通りである。
図５（ｃ）に示す工程の後、図３（ｃ）に示す支持体３００を除去し、スライサー等により切断位置Ｃで切断して個片化することにより、複数の配線基板１（図１参照）が完成する。銅箔である支持体３００は、図３（ｂ）に示す工程と同様のエッチング液により除去できる。なお、支持体３００を除去後に、図４以降の工程を実行してもよい。
ここで、比較例を参照しながら、配線基板１が奏する特有の効果について説明する。図６は、比較例に係る配線基板を例示する断面図である。図６を参照するに、比較例に係る配線基板１Ｘは、配線層５０が第１凹部５１及び第２凹部５２を有していない点が、配線基板１（図１参照）と相違する。
つまり、配線基板１Ｘでは、配線層５０の上面５０ａは平坦面であり、その上に金属層７０が形成されている。前述のように、配線基板１Ｘ上に半導体チップを搭載して半導体パッケージを構成した場合には、配線基板１Ｘと半導体チップでは熱膨張係数の相違に起因して、金属層７０とはんだバンプ８０との界面Ｚを起点とした亀裂５００が入る場合がある。
亀裂５００は、通常、横方向（絶縁層４０の上面に平行な方向）に広がりやすいが、配線基板１Ｘでは亀裂５００の広がりを止める構造が存在しないため、一度生じた亀裂５００は大きくなりやすい。その結果、ソルダーレジスト層６０の剥離や、はんだが亀裂５００内に入り込んで配線層５０間のショート等の問題を引き起こすおそれがある。
これに対して、配線基板１では、金属層７０の上面７０ａが配線層５０の上面５０ａよりも低く形成されている。このため、金属層７０とはんだバンプ８０との界面Ｚを起点とした亀裂が生じ、それが横方向に広がろうとしても、第１凹部５１又は第２凹部５２の内壁にぶつかって停止し、それ以上広がることがない。つまり、第１凹部５１及び第２凹部５２の内壁が、亀裂の広がりを止める構造として機能するため、亀裂が生じても、それがソルダーレジスト層６０の剥離や、配線層５０間のショート等に繋がるおそれを低減できる。
又、配線基板１では、配線層５０の上面５０ａに第１凹部５１及び第２凹部５２が形成されて、ソルダーレジスト層６０は第１凹部５１の底面の外縁部及び内壁面、並びに、第２凹部５２の底面の外縁部及び内壁面を被覆している。そのため、ソルダーレジスト層６０と配線層５０との接触面積が配線基板１Ｘに対して大きくなり、両者の密着性が配線基板１Ｘに対して大幅に向上している。配線基板１では、この効果によっても、ソルダーレジスト層６０の剥離を防止している。
このように、配線基板１では、絶縁層であるソルダーレジスト層６０内に生じた亀裂に起因する信頼性の低下を抑制することができる。
〈第２の実施の形態〉
第２の実施の形態では、第１の実施の形態に係る配線基板に半導体チップが搭載（フリップチップ実装）された半導体パッケージの例を示す。なお、第２の実施の形態において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
図７は、第２の実施の形態に係る半導体パッケージを例示する断面図である。なお、図７（ｂ）は、図７（ａ）のＢ部の部分拡大断面図である。図７を参照するに、半導体パッケージ２では、図１に示す配線基板１上に、はんだバンプ９０を介して半導体チップ１００がフリップチップ実装されている。
半導体チップ１００は、例えば、シリコン等からなる薄板化された半導体基板（図示せず）上に半導体集積回路（図示せず）等が形成されたものである。半導体基板（図示せず）には、半導体集積回路（図示せず）と電気的に接続された電極パッド１１０が形成されている。
はんだバンプ９０は、半導体チップ１００の電極パッド１１０と、配線基板１のソルダーレジスト層６０の開口部６０ｘから露出する金属層７０とを接合している。半導体チップ１００と配線基板１との間にアンダーフィル樹脂を充填してもよい。
なお、はんだバンプ９０は、配線基板１のはんだバンプ８０と半導体チップ１００の電極パッド１１０に形成されたはんだバンプとが溶融して合金化したものである。はんだバンプ９０の材料としては、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。
このように、第１の実施の形態に係る配線基板１に半導体チップ１００を搭載することにより、半導体パッケージ２を実現できる。
前述のように、半導体パッケージ２において、配線基板１と半導体チップ１００との熱膨張係数の相違に起因して、金属層７０とはんだバンプ９０との界面を起点とした亀裂が入るおそれがある。しかし、配線基板１では、配線層１０に形成された第１凹部５１及び第２凹部５２の内壁が亀裂の広がりを止める構造として機能するため、亀裂がソルダーレジスト層６０の剥離や配線層５０間のショート等に繋がるおそれを低減できる。又、配線基板１では、ソルダーレジスト層６０と配線層５０との接触面積が従来の配線基板に対して大きいため、ソルダーレジスト層６０の剥離を防止できる。これらにより、半導体パッケージ２の信頼性を向上できる。
以上、好ましい実施の形態について詳説したが、上述した実施の形態に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
例えば、上記の実施の形態では、半導体チップ搭載側のパッド部分（配線層５０）に凹部を形成する例を示したが、半導体チップ搭載側とは反対側のパッド部分（配線層１０の下面）に凹部を形成してもよい。半導体チップ搭載側とは反対側のパッド部分（配線層１０の下面）にもソルダーレジスト層や金属層を形成する場合があり、その場合に上記と同様の効果を奏するからである。もちろん、半導体チップ搭載側のパッド部分（配線層５０）と、半導体チップ搭載側とは反対側のパッド部分（配線層１０の下面）の両方に凹部を形成してもよい。
又、上記の実施の形態では、コアレスのビルドアップ配線基板を例にして説明したが、本発明は、パッドと、パッドを開口する開口部を有する絶縁層と、を備えた如何なる配線基板にも適用可能である。
又、平面視において、第１凹部５１及び第２凹部５２の中心と、配線層５０のパッド部分の中心とをオフセットさせてもよい。例えば、配線層５０のパッド部分の一方の側では配線パターンとの距離が短く、他方の側では配線パターンとの距離が長い場合、配線パターンとの距離が長い側にオフセットさせるとよい。亀裂の起点となる部分と配線パターンとの距離を確保することで、一層信頼性を向上するためである。
又、金属層７０の上面７０ａが配線層５０の上面５０ａよりも低く形成されていれば、凹部は１段としてもよい。凹部が１段でも、ソルダーレジスト層６０と配線層５０との接触面積が大きくなり両者の密着性が向上するし、金属層７０の上面７０ａが配線層５０の上面５０ａよりも低ければ亀裂の広がりを止められるからである。もちろん、凹部を３段以上としてもよい。この場合、ソルダーレジスト層６０と配線層５０との接触面積が更に大きくなり、両者の密着性が更に向上する。
又、金属層７０の上面７０ａが配線層５０の上面５０ａよりも低く形成されていれば、ソルダーレジスト層６０は、第１凹部５１及び第２凹部５２の底面の外縁部や内壁面を被覆していなくてもよい。つまり、金属層７０を第２凹部５２の底面全面や、第１凹部５１及び第２凹部５２の底面全面に形成してもよい。但し、この場合には、亀裂の広がりを止める効果は奏するが、ソルダーレジスト層６０と配線層５０との接触面積が大きくなることによる効果は全くないか、又は小さい。
１ 配線基板
２ 半導体パッケージ
１０、３０、５０ 配線層
２０、４０ 絶縁層
２０ｘ、４０ｘ ビアホール
５１ 第１凹部
５２ 第２凹部
６０ ソルダーレジスト層
６０ｘ、３１０ｘ、３２０ｘ 開口部
７０ 金属層
８０、９０ はんだバンプ
１００ 半導体チップ
１１０ 電極パッド
３００ 支持体
３１０、３２０ レジスト層

Claims (5)

  1. 配線層と、
    前記配線層の一方の面に形成された凹部と、
    前記配線層を被覆する絶縁層と、
    前記絶縁層に形成された、前記凹部内を露出する開口部と、
    前記開口部内に露出する前記凹部の底面に形成された金属層と、を有し、
    前記凹部は、第１凹部と、前記第１凹部内に形成された第２凹部と、を含み、
    前記第２凹部の底面は、前記第１凹部の底面よりも小面積で、前記第１凹部の底面よりも深い位置に形成され、
    前記金属層の前記開口部内に露出する面は、前記配線層の一方の面よりも低い位置に形成されている配線基板。
  2. 前記第１凹部の底面の外縁部及び内壁面、並びに、前記第２凹部の底面の外縁部及び内壁面は前記絶縁層に被覆され、
    前記第２凹部の底面の外縁部より内側の領域が前記開口部内に露出し、
    前記金属層は、前記第２凹部の底面の外縁部より内側の領域に形成されている請求項１記載の配線基板。
  3. 前記配線層は、下層の絶縁層に形成されたビア配線を介して下層の配線層と接続されており、
    前記凹部は、平面視において前記ビア配線と重複する位置に形成された凹部と、平面視において前記ビア配線と重複しない位置に形成された凹部と、を有している請求項１又は２記載の配線基板。
  4. 前記絶縁層はソルダーレジスト層である請求項１乃至３の何れか一項記載の配線基板。
  5. 請求項１乃至４の何れか一項記載の配線基板の絶縁層上に半導体チップが搭載され、
    前記金属層と前記半導体チップの電極パッドとが、はんだを介して接合された半導体パッケージ。
JP2015029962A 2015-02-18 2015-02-18 配線基板及び半導体パッケージ Active JP6392140B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015029962A JP6392140B2 (ja) 2015-02-18 2015-02-18 配線基板及び半導体パッケージ
US14/986,844 US9741650B2 (en) 2015-02-18 2016-01-04 Wiring board and semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015029962A JP6392140B2 (ja) 2015-02-18 2015-02-18 配線基板及び半導体パッケージ

Publications (2)

Publication Number Publication Date
JP2016152362A JP2016152362A (ja) 2016-08-22
JP6392140B2 true JP6392140B2 (ja) 2018-09-19

Family

ID=56622358

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015029962A Active JP6392140B2 (ja) 2015-02-18 2015-02-18 配線基板及び半導体パッケージ

Country Status (2)

Country Link
US (1) US9741650B2 (ja)
JP (1) JP6392140B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10854550B2 (en) * 2017-09-28 2020-12-01 Advanced Semiconductor Engineering, Inc. Semiconductor package and method of manufacturing the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002290022A (ja) 2001-03-27 2002-10-04 Kyocera Corp 配線基板およびその製造方法ならびに電子装置
JP2011082447A (ja) * 2009-10-09 2011-04-21 Sanyo Electric Co Ltd 素子搭載用基板、半導体モジュールおよび携帯機器
JP5479233B2 (ja) * 2010-06-04 2014-04-23 新光電気工業株式会社 配線基板及びその製造方法
JP6075825B2 (ja) * 2012-04-26 2017-02-08 新光電気工業株式会社 パッド形成方法

Also Published As

Publication number Publication date
US20160240467A1 (en) 2016-08-18
US9741650B2 (en) 2017-08-22
JP2016152362A (ja) 2016-08-22

Similar Documents

Publication Publication Date Title
JP5886617B2 (ja) 配線基板及びその製造方法、半導体パッケージ
JP5795415B1 (ja) 配線基板及びその製造方法
JP6133227B2 (ja) 配線基板及びその製造方法
KR102032172B1 (ko) 배선 기판 및 그 제조 방법
JP5693977B2 (ja) 配線基板及びその製造方法
US9078384B2 (en) Wiring substrate and method of manufacturing the same
JP6358887B2 (ja) 支持体、配線基板及びその製造方法、半導体パッケージの製造方法
JP6223909B2 (ja) 配線基板及びその製造方法
JP6584939B2 (ja) 配線基板、半導体パッケージ、半導体装置、配線基板の製造方法及び半導体パッケージの製造方法
JP6169955B2 (ja) 配線基板及びその製造方法
JP6375159B2 (ja) 配線基板、半導体パッケージ
JP6161437B2 (ja) 配線基板及びその製造方法、半導体パッケージ
JP7064349B2 (ja) 配線基板及びその製造方法
JP7046639B2 (ja) 配線基板及びその製造方法
JP2019192885A (ja) 配線基板、半導体装置及び配線基板の製造方法
JP6705718B2 (ja) 配線基板及びその製造方法
JP2012169591A (ja) 多層配線基板
JP6341714B2 (ja) 配線基板及びその製造方法
JP2015159197A (ja) 配線基板及びその製造方法
JP7198154B2 (ja) 配線基板、及び配線基板の製造方法
JP2017069524A (ja) 配線基板及びその製造方法
JP6671256B2 (ja) 配線基板及びその製造方法
JP6392140B2 (ja) 配線基板及び半導体パッケージ
JP6220799B2 (ja) 配線基板及びその製造方法
JP7265877B2 (ja) 配線基板

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170911

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180516

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180522

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180706

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180807

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180822

R150 Certificate of patent or registration of utility model

Ref document number: 6392140

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150