JP2011082447A

JP2011082447A - 素子搭載用基板、半導体モジュールおよび携帯機器

Info

Publication number: JP2011082447A
Application number: JP2009235416A
Authority: JP
Inventors: Takahiro Fujii; 隆弘藤井; Atsuyori Suzuki; 敦順鈴木
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2009-10-09
Filing date: 2009-10-09
Publication date: 2011-04-21

Abstract

【課題】配線層と外部接続電極との接続信頼性を向上させる。
【解決手段】半導体モジュール３０は、素子搭載用基板１０およびこれに搭載された半導体素子５０を備える。素子搭載用基板１０は、絶縁樹脂層１２と、絶縁樹脂層１２の一方の主表面Ｓ１に設けられた配線層１４と、配線層１４と電気的に接続され、配線層１４から絶縁樹脂層１２側に突出している突起電極１６とを備える。その配線層１４には外部接続電極２０が形成されており、配線層１４は、その外部接続電極２０を形成した箇所の厚みが、突起電極１６と外部接続電極２０との間の配線層１４の厚みが薄いことにより、配線層１４を覆う保護膜１８との接触面積が増大するため、保護膜１８の剥離を防止できる。
【選択図】図１

Description

本発明は、素子搭載用基板、半導体モジュールおよびこれを搭載した携帯機器に関する。

近年、電子機器の小型化、高機能化に伴い、電子機器に使用される半導体子のさらなる小型化が求められている。半導体素子の小型化に伴い、配線基板に実装するための電極間の狭ピッチ化が不可欠となっている。半導体素子の表面実装方法として、半導体素子の電極にはんだボールを形成し、はんだボールと配線基板の電極パッドとをはんだ付けするフリップチップ実装方法が知られている（特許文献１）。

特開２００１−２９１７３３号公報

特許文献１には、銅からなるポスト及びそれに接続された再配線層は保護膜の中に形成されているため、ポストと再配線との密着力は高いものの、はんだボールは保護膜に覆われることなくポストと接触しているだけであるため、外部との接続電極であるはんだボールと再配線層との密着力は極めて低いという課題があった。

本発明はこうした課題に鑑みてなされたものであり、その目的は、再配線層とはんだボールとの接続信頼性を向上させる技術の提供にある。

本発明のある態様は、素子搭載用基板であり、一方面側に突出した突起電極を有し、他方面側に外部接続電極を有する配線層を備えた素子搭載用基板であって、
前記外部接続電極形成領域の前記配線層が、前記外部接続電極形成領域以外の前記配線層よりも薄膜化されているものである。

本発明の他の態様は、半導体モジュールであり、前記素子搭載用基板と、さらに半導体素子とを備えているものである。

本発明のさらに他の態様は、携帯機器である。当該携帯機器は、上述したいずれかの半導体モジュールを搭載するものである。

本発明によれば、素子搭載用基板側に設けられた配線層と外部接続電極との接続信頼性を向上させることができる。

実施の形態１に係る半導体素子および半導体モジュールの構成を示す概略断面図である。半導体素子の形成方法を示す工程断面図である。突起電極の形成方法を示す工程断面図である。突起電極の頂部面に金属層を形成する方法を示す工程断面図である。突起電極の頭出し方法を示す工程断面図である。半導体素子と突起電極が設けられた基板（素子搭載用基板）との貼り合わせ方法を示す工程断面図である。再配線加工を示す工程断面図である。実施の形態２に係る携帯電話の構成を示す図である。携帯電話の部分断面図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。
（実施の形態１）
図１は、実施の形態１に係る半導体素子５０および半導体モジュール３０の構造を示す断面図である。半導体モジュール３０は、素子搭載用基板１０およびこれに搭載された半導体素子５０を備える。

素子搭載用基板１０は、絶縁樹脂層１２と、絶縁樹脂層１２の一方の主表面Ｓ１に設けられた配線層１４と、配線層１４と電気的に接続され、配線層１４から絶縁樹脂層１２側に突出している突起電極１６とを備える。

絶縁樹脂層１２は、絶縁性の樹脂からなり、たとえば加圧したときに塑性流動を引き起こす材料で形成されている。加圧したときに塑性流動を引き起こす材料としては、エポキシ系熱硬化型樹脂が挙げられる。絶縁樹脂層１２に用いられるエポキシ系熱硬化型樹脂は、たとえば、温度１６０℃、圧力８Ｍｐａの条件下で、粘度が１ｋＰａ・ｓの特性を有する材料であればよい。また、このエポキシ系熱硬化型樹脂は、たとえば温度１６０℃の条件下で、５〜１５Ｍｐａで加圧した場合に、加圧しない場合と比較して、樹脂の粘度が約１／８に低下する。これに対して、熱硬化前のＢステージのエポキシ樹脂は、ガラス転移温度Ｔｇ以下の条件下では、樹脂を加圧しない場合と同程度に、粘性がなく、加圧しても粘性は生じない。また、このエポキシ系熱硬化型樹脂は、約３〜４の誘電率を有する誘電体である。

配線層１４は、絶縁樹脂層１２の一方の主表面Ｓ１に設けられており、導電材料、好ましくは圧延金属、さらに好ましくは圧延銅、あるいは電解銅により形成される。配線層１４には、絶縁樹脂層１２側に突起電極１６が突出して設けられている。本実施の形態においては、配線層１４と突起電極１６とは一体的に形成されており、それにより配線層１４と突起電極１６との接続が確実になっている。ただし、本発明は配線層１４と突起電極１６とが一体的に形成された構造に限定されない。配線層１４の絶縁樹脂層１２と反対側の主表面には、配線層１４の酸化などを防ぐための保護層１８が設けられている。保護層１８としては、ソルダーレジスト層などが挙げられる。保護層１８の所定の領域には開口部１８ａが形成されており、開口部１８ａによって配線層１４の一部が露出している。開口部１８ａ内には外部接続電極としてのはんだボール２０が形成され、はんだボール２０と配線層１４とが電気的に接続されている。

ここで、配線層１４は、はんだボール２０形成領域の配線層１４の厚みが、はんだボール２０形成領域位置以外の配線層１４の厚みよりも薄くされた領域を有している。具体的には、はんだボール２０が形成される領域に、突起電極１６の突出方向、即ち半導体素子５０側に向かって窪んだ形状の凹部１４ａが形成されている。つまり、はんだボール２０を形成する位置の配線層１４の厚さが、突起電極１６が形成された位置とはんだボール２０を形成する位置との間の配線層１４に比べて配線層１４の厚みが薄くされている。

このように、はんだボール２０を形成する位置に対応した配線層１４の厚みが薄いことにより、突起電極１６と素子電極５２の間に加わる応力を緩和することができるとともに
、はんだボール２０と接続される配線層１４との間の応力集中を緩和することができる。そのため、配線層１４とはんだボール２０との接続信頼性が向上する。

また、保護層１８は、図１に示すように、配線層１４に設けられた凹部１４ａの側壁１４ｂを覆うように形成されている。そのため、保護層１８と配線層１４との接触面積が広くなることから、保護膜１８の剥離が抑制できる。また、はんだボール２０を設けるランド（保護層１８の開口部１８ａに露出した配線層１４の一部）と配線層１４との電気的接続を確実にするためにランドにＮｉ／Ａｕめっき２３を行うが、その際にめっき液が保護層１８の下側に染み込んで、配線層１４から保護層１８が剥がれてしまうことを抑制することができる。

さらに、配線層１４の凹部１４ａの側壁１４ｂ表面には凹凸が形成されている。そのため、配線層１４を覆うように形成されている保護層１８がその凹凸に入り込むため保護層１８と配線層１４との密着性が向上する。

突起電極１６はその全体的な形状が円錐状であり、先端に近づくにつれて径が細くなっている。言い換えると、突起電極１６の断面形状は側面がテーパ状である。また、突起電極１６の頂部面１７には金属層２２が設けられている。その金属層２２としては、Ｎｉ／Ａｕめっき層が好適である。

上述の構成を備えた素子搭載用基板１０に半導体素子５０が搭載されて半導体モジュール３０が形成されている。本実施の形態の半導体モジュール３０は、素子搭載用基板１０の突起電極１６と、半導体素子５０の素子電極５２とが金属層２２および金属層５５を介して電気的に接続された構造である。

半導体素子５０は、半導体基板５１と突起電極１６のそれぞれに対向する素子電極５２とを有する。絶縁樹脂層１２に接する側の半導体素子５０の主表面には、素子電極５２が露出するように開口が設けられた絶縁層５３および保護層５４が積層されている。素子電極５２の表面には、金属層５５が被覆されている。半導体基板５１の所定箇所にアライメントマーク５７が設けられている。また、半導体基板５１の裏面には、絶縁層５６が設けられている。なお、本願においては、素子電極５２だけに加えて、素子電極５２と金属層５５とを合わせて素子電極と呼ぶものとする。

本実施の形態では、金属層５５（素子電極）の表面が保護層５４の表面と同一面になっている。他の形態として、金属層５５（素子電極）の表面が保護層５４の表面に対して凸になっていてもよい。

半導体素子５０の具体例としては、集積回路（ＩＣ）、大規模集積回路（ＬＳＩ）などの半導体チップが挙げられる。絶縁層５３の具体例としては、ＳｉＮ膜が挙げられる。保護層５４の具体例としては、ポリイミド層が挙げられる。また、素子電極５２には、たとえばアルミニウム（Ａｌ）が用いられる。金属層５５として、Ｎｉ／Ａｕめっき層が好適である。絶縁層５６の具体例としては、エポキシ樹脂膜が挙げられる。

（半導体素子および半導体モジュールの製造方法）
ここで、半導体素子および半導体モジュールの製造方法について説明する。

図２（Ａ）〜（Ｃ）は、半導体素子の形成方法を示す工程断面図である。

まず、図２（Ａ）に示すように、素子電極の一部を構成する素子電極５２が設けられた半導体基板５１を用意する。半導体基板５１はたとえば、Ｓｉ基板であり、集積回路（Ｉ
Ｃ）、大規模集積回路（ＬＳＩ）などが形成されている。素子電極５２は、たとえばＡｌをパターニングすることにより形成することができる。また、半導体基板５１の所定位置にアライメントマーク５７が設けられている。

次に、図２（Ｂ）に示すように、素子電極５２の周囲の半導体基板５１の表面を被覆するように、フォトリソグラフィ法を用いて絶縁層５３および保護層５４を形成する。絶縁層５３として、たとえば窒化シリコン（ＳｉＮ）を用いることができる。また、保護層５４として、たとえばポリイミドを用いることができる。

次に、図２（Ｃ）に示すように、無電解めっき法により素子電極５２の上にＮｉ／Ａｕめっき層からなる金属層５５を形成する。ここで、金属層５５の表面が保護層５４の表面と同一平面上となるか、あるいは、金属層５５の表面が保護層５４の表面に対して凸となるように金属層５５の厚さを調整する。以上の工程により、半導体素子５０が形成される。

図３（Ａ）〜（Ｄ）は、突起電極の形成方法を示す工程断面図である。

図３（Ａ）に示すように、図１に示したような突起電極１６の高さと配線層１４の厚さとの和より少なくとも大きい厚さを有する金属板としての銅板１３を用意する。銅板１３の厚さは、たとえば１２５μｍである。

次に、図３（Ｂ）に示すように、リソグラフィ法により、突起電極１６の形成予定領域に対応したパターンに合わせてレジスト７０を選択的に形成する。具体的には、ラミネーター装置を用いて銅板１３に所定膜厚のレジスト膜を貼り付け、突起電極１６のパターンを有するフォトマスクを用いて露光した後、現像することによって、銅板１３の上にレジスト７０が選択的に形成される。なお、レジストとの密着性向上のために、レジスト膜のラミネート前に、銅板１３の表面に研磨、洗浄等の前処理を必要に応じて施すことが望ましい。

次に、図３（Ｃ）に示すように、レジスト７０をマスクとして、銅板１３に所定のパターンの突起電極１６を形成する。

次に、図３（Ｄ）に示すように、レジスト７０を剥離剤を用いて剥離する。以上説明した工程により、銅板１３に突起電極１６が形成される。本実施形態の突起電極１６における基底部の径、頂部の径、高さは、たとえばそれぞれ、１００μｍφ〜１４０μｍφ、３０μｍφ〜５０μｍφ、１５μｍ〜２５μｍである。

図４（Ａ）〜（Ｄ）は、突起電極の頂部面に金属層を形成する方法を示す工程断面図である。

図４（Ａ）に示すように、ラミネート装置を用いて、突起電極１６が設けられた側の銅板１３の表面に耐金レジスト６０を積層する。

次に、図４（Ｂ）に示すように、Ｏ_２プラズマエッチングを用いて、突起電極１６の頂部面１７が露出するように耐金レジスト６０を薄膜化する。

次に、図４（Ｃ）に示すように、無電解めっき法を用いて、突起電極１６の頂部面１７にＮｉ／Ａｕ層からなる金属層２２を形成した後、耐金レジスト６０を除去する。

次に、図４（Ｄ）に示すように、突起電極１６が設けられた側と反対側の銅板１３の表
面をエッチバックすることにより銅板１３を薄膜化した後、レジスト（図示せず）を用いて銅板１３の所定領域（アライメントマーク及び配線層１４の凹部１４ａ）をエッチングすることにより凹部６２及び１４ａを形成する。

アライメントマークの形成工程と同時に銅板１３をエッチングすることにより、ランドに対応した箇所の配線層１４の厚みを薄くして凹部１４ａを形成することができるので、新たな工程増加によるコストの増大はない。

なお、凹部１４ａ形成のエッチングにより凹部１４ａの側壁１４ｂ表面には、凹部１４の底面１４ｃの表面に比べて表面は凹凸の高さが大きくなっている。それは、たとえば配線層１４の材料として圧延銅を用いることにより実現可能である。側壁１４ｂ表面の凹凸の高さは約０．５μｍ〜約１μｍ程度であり、底面１４ｃの表面の凹凸の高さは約０．１μｍ〜約０．２μｍ程度である。

図５（Ａ）〜（Ｂ）は、突起電極の頭出し方法を示す工程断面図である。

図５（Ａ）に示すように、真空ラミネート法を用いて、突起電極１６が設けられた側の銅板１３の表面に絶縁樹脂層１２を積層する。絶縁樹脂層１２としては、たとえば、エポキシ系熱硬化型樹脂を用いることができる。

次に、図５（Ｂ）に示すように、Ｏ_２プラズマエッチングを用いて、突起電極１６の頂部面１７に設けられた金属層２２が露出するように絶縁樹脂層１２を薄膜化する。本実施の形態では、金属層２２の表面としてＡｕが露出する。

図６（Ａ）〜（Ｃ）は、半導体素子と突起電極が設けられた基板（素子搭載用基板）との貼り合わせ方法を示す工程断面図である。

図６（Ａ）に示すように、アライメント装置などを用いて、銅板１３に設けられた凹部６２と半導体基板５１に設けられたアライメントマーク５７とを位置合わせする。

次に、図６（Ｃ）に示すように、半導体素子５０の裏面に銅箔７２付きの絶縁層５６を貼り合わせつつ、絶縁樹脂層１２および金属層２２と半導体素子５０とを真空圧着により貼り合わせる。本実施の形態では、素子搭載用基板１０側の突起電極１６に設けられた金属層２２と半導体素子５０側の素子電極５２に設けられた金属層５５との間で金−金接合が生じる。また、半導体素子５０の裏面に銅箔７２付きの絶縁層５６を貼り合わせておくことにより、銅板１３による反りが銅箔７２の反りによって相殺されるため、全体として反りの発生を抑制することができる。銅箔７２の厚さは、銅板１３の厚さと同等であることが望ましい。

図７（Ａ）〜（Ｂ）は、再配線加工を示す工程断面図である。

図７（Ａ）に示すように、フォトリソグラフィ法およびエッチング法を用いて銅板１３を選択的に除去することにより、配線層１４（再配線層ともいう）を形成する。

次に、図７（Ｂ）に示すように、配線層１４および絶縁樹脂層１２の上に保護層（フォトソルダーレジスト層）１８を積層した後、フォトリソグラフィ法により保護層１８の所定領域（はんだボール搭載領域）に開口部１８ａを設け、Ｎｉ／Ａｕ膜２３を形成し、そののち、この開口部１８ａにスクリーン印刷法によりはんだボール２０を搭載する。

以上の工程により、実施の形態に係る半導体モジュール３０を製造することができる。
なお、以上の工程をウエハレベルで行う場合には、ダイシングにより個片化を行う。

以上のように、配線層１４に凹部１４ａを形成することにより、その部分の配線層１４の厚みが薄くなるため、配線層１４とはんだボール２０と接続信頼性が向上する。また、配線層１８に設ける凹部１８ａの形成は、上述の通り、アライメントマーク５７の形成と同時にできるため、新たな工程を追加する必要がないことから、半導体モジュール３０の製造コストが増大することがない。

（実施の形態２）
次に、本発明の半導体モジュールを備えた携帯機器について説明する。なお、携帯機器として携帯電話に搭載する例を示すが、たとえば、個人用携帯情報端末（ＰＤＡ）、デジタルビデオカメラ（ＤＶＣ）、及びデジタルスチルカメラ（ＤＳＣ）といった電子機器であってもよい。

図８は本発明の実施の形態に係る半導体モジュール３０を備えた携帯電話の構成を示す図である。携帯電話１１１は、第１の筐体１１２と第２の筐体１１４が可動部１２０によって連結される構造になっている。第１の筐体１１２と第２の筐体１１４は可動部１２０を軸として回動可能である。第１の筐体１１２には文字や画像等の情報を表示する表示部１１８やスピーカ部１２４が設けられている。第２の筐体１１４には操作用ボタンなどの操作部１２２やマイク部１２６が設けられている。なお、本発明の各実施形態に係る半導体モジュール３０はこうした携帯電話１１１の内部に搭載されている。

図９は図８に示した携帯電話の部分断面図（第１の筐体１１２の断面図）である。本発明の実施の形態に係る半導体モジュール３０は、はんだボール２０を介してプリント基板１２８に搭載され、こうしたプリント基板１２８を介して表示部１１８などと電気的に接続されている。また、半導体モジュール３０の裏面側（はんだボール２０とは反対側の面）には金属基板などの放熱基板１１６が設けられ、たとえば、半導体モジュール３０から発生する熱を第１の筐体１１２内部に篭もらせることなく、効率的に第１の筐体１１２の外部に放熱することができるようになっている。

本発明の実施形態に係る半導体モジュール３０によれば、半導体モジュール３０のプリント配線基板への実装信頼性が向上する。そのため、こうした半導体モジュール３０を搭載した本実施形態に係る携帯機器については、その信頼性が向上する。

たとえば、上述の実施形態では、素子搭載用基板の配線層は単層であったが、これに限定されず、配線層はさらに多層化したものであってもよい。

また、上述の実施形態では、素子搭載用基板１０の突起電極１６と、半導体素子５０の素子電極５２とが金−金接合を介して電気的に接続されているが、金−スズ接合により電気的に接続されていてもよい。

また、本発明の構成は、ウエハレベルＣＳＰ（ＣｈｉｐＳｉｚｅＰａｃｋａｇｅ）プロセスと呼ばれる半導体パッケージの製造プロセスに適用することができる。これによれば、半導体モジュールの薄型化・小型化を図ることができる。

１０素子搭載用基板、１２絶縁樹脂層、１４配線層、１４ａ凹部、１６突起電極、１８保護層、２０はんだボール、３０半導体モジュール、５０半導体素子、５２素子電極、５４保護層。

Claims

一方面側に突出した突起電極を有し、他方面側に外部接続電極形成領域を有する配線層を備えた素子搭載用基板であって、
前記外部接続電極形成領域の前記配線層が、前記外部接続電極形成領域以外の前記配線層よりも薄膜化されていることを特徴とする素子搭載用基板。
前記外部接続電極形成領域の前記配線層には、前記突起電極の突出した方向に窪んだ凹部を備えていることを特徴とする請求項１に記載の素子搭載用基板。
さらに、前記配線層の前記凹部の側壁を覆う保護膜を備えていることを特徴とする請求項２に記載の素子搭載用基板。
半導体素子と、
請求項１〜３に記載の素子搭載用基板と、
を備えたことを特徴とする半導体モジュール。
請求項４項に記載の半導体モジュールを搭載することを特徴とする携帯機器。