JP2009081310A - 半導体モジュール、半導体モジュールの製造方法および携帯機器 - Google Patents

半導体モジュール、半導体モジュールの製造方法および携帯機器 Download PDF

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Abstract

【課題】突起構造を絶縁樹脂に埋め込むようにして配線層、絶縁樹脂および半導体素子を積層した半導体モジュールにおいて、半導体素子の電極にダメージを与えるおそれを低減し、かつ突起構造と半導体素子の電極との接続信頼性を向上させる。
【解決手段】半導体モジュール１０は、配線層２０、絶縁樹脂層３０、半導体素子４０がこの順で圧着により積層された構造を備える。配線層２０には、半導体素子４０の各素子電極４２と対応する位置に、基部２４と先端部２６とを有する突起電極２２が設けられる。突起電極２２は絶縁樹脂層３０を貫通して、対応する素子電極４２と電気的に接続している。
【選択図】図１

Description

本発明は、半導体モジュールおよび半導体モジュールの製造方法に関する。
近年、電子機器の小型化、高機能化に伴い、電子機器に使用される半導体素子の、さらなる小型化が求められている。半導体素子の小型化に伴い、配線基板に実装するための電極間の狭ピッチ化が不可欠となっている。半導体素子の表面実装方法として、半導体素子の電極にはんだバンプを形成し、はんだバンプと配線基板の電極パッドとをはんだ付けするフリップチップ実装方法が知られている。フリップチップ実装方法では、はんだバンプ自体の大きさや、はんだ付け時のブリッジ発生などが制約となり、電極の狭ピッチ化に限界があった。このような限界を克服するための構造として、基材に形成した突起構造を電極またはビアとし、基材にエポキシ樹脂などの絶縁樹脂を介して半導体素子を実装し、突起構造に半導体素子の電極を接続する構造が知られている（特許文献１参照）。
特開２００４−１９３２９７号公報
突起構造を絶縁樹脂に埋め込むようにして配線層、絶縁樹脂および半導体素子を積層させる場合において、従来例では、絶縁樹脂への貫通性を向上させるために突起構造を先端の尖った形状としていた。そのため、突起構造の頂部が半導体素子の電極と圧着した際に、半導体素子の電極の局所に圧力が集中してしまい、半導体素子の電極にダメージを与えるおそれがあった。また、突起構造に高さのばらつきが発生しやすく、突起構造と半導体素子の電極との接続信頼性が低下するおそれがあった。
本発明はこうした状況に鑑みてなされたものであり、その目的は、突起構造を絶縁樹脂に埋め込むようにして配線層、絶縁樹脂および半導体素子を積層した半導体モジュールにおいて、半導体素子の電極にダメージを与えるおそれを低減し、かつ突起構造と半導体素子の電極との接続信頼性を向上させる技術の提供にある。
上記課題を解決するために、本発明のある態様は半導体モジュールである。この半導体モジュールは、突起電極が設けられた配線層と、突起電極に対向する素子電極が設けられた半導体素子と、配線層と半導体素子との間に設けられた絶縁樹脂層と、を備え、突起電極は、基部と、基部の頂部面から突出した先端部とを有し、突起電極が絶縁樹脂層を貫通し、突起電極と素子電極とが電気的に接続されている。
この態様によれば、基部の頂部面から突出した先端部が半導体素子の電極に接触するため、半導体素子の電極にダメージを与えるおそれが低減し、かつ突起構造と半導体素子の電極との接続信頼性が向上する。
上記態様において、先端部は、基部よりも加圧により変形しやすい金属材料よりなるものであってもよい。
また、上記態様において、先端部は、塑性変形可能な金属材料よりなるものであってもよい。
また、上記態様において、先端部は、複数層からなり、先端部のうち素子電極と接する層が、基部よりも加圧により変形しやすい金属材料よりなるものであってもよい。
また、上記態様において、先端部は、複数層からなり、先端部のうち素子電極と接する層が、塑性変形可能な金属材料よりなるものであってもよい。
また、上記態様において、基部と先端部との界面のうち頂部面と平行な領域の面積よりも、先端部と素子電極との界面の面積のほうが大きくてもよい。
また、上記態様において、基部は、その頂部面に凹部を有し、先端部は、凹部の底面に接しているものであってもよい。
また、上記態様において、絶縁樹脂層は、加圧によって塑性流動を起こしてもよい。
本発明の他の態様は、携帯機器である。この携帯機器は、上述したいずれかの態様の半導体モジュールを搭載する。
本発明のさらに他の態様は、半導体モジュールの製造方法である。この半導体モジュールの製造方法は、金属板上に基部を形成し、前記基部の頂部面に、前記頂部面から突出するように先端部を形成して、突起電極を前記金属板上に形成する突起電極形成行程と、前記金属板と、前記突起電極に対応する素子電極が設けられた半導体素子とを、絶縁樹脂層を介して圧着し、前記突起電極が前記絶縁樹脂層を貫通することにより、前記突起電極と前記素子電極とを電気的に接続する圧着工程と、を備える。
上記態様の突起電極形成工程において、先端部は、頂部に、素子電極との接触面と平行な面を有するように形成してもよい。
上記態様の突起電極形成工程において、先端部は、基部よりも加圧により変形しやすい金属材料で形成してもよい。
また、上記態様の突起電極形成工程において、先端部は、塑性変形可能な金属材料で形成してもよい。
また、上記態様の突起電極形成工程において、先端部は、複数層となるように形成し、先端部のうち素子電極と接する層を、基部よりも加圧により変形しやすい金属材料で形成してもよい。
また、上記態様の突起電極形成工程において、先端部は、複数層となるように形成し、先端部のうち素子電極と接する層を、塑性変形可能な金属材料で形成してもよい。
また、上記態様の圧着工程において、突起電極の基部と先端部との界面のうち頂部面と平行な領域の面積よりも、先端部と素子電極との界面の面積のほうが大きい状態で、突起電極と素子電極とを接続してもよい。
また、上記態様の突起電極形成工程において、基部の頂部面に凹部を形成し、先端部を凹部において突出するように形成してもよい。
また、上記態様において、絶縁樹脂層は、加圧によって塑性流動を起こしてもよい。
また、上記態様の突起電極形成行程において、基部を覆うように樹脂を積層し、樹脂のガラス転移温度以上の温度で加熱して、樹脂の膜厚が基部の中央部上方よりも基部の周縁部上方の方が厚くなるように樹脂を流動させ、エッチングして基部上方の樹脂に開口を形成し、開口内に先端部を形成した後、樹脂を除去するようにしてもよい。
本発明によれば、突起構造を絶縁樹脂に埋め込むようにして配線層、絶縁樹脂および半導体素子を積層した半導体モジュールにおいて、半導体素子の電極にダメージを与えるおそれが低減し、かつ突起構造と半導体素子の電極との接続信頼性が向上する。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
（実施形態１）
図１は、実施形態１に係る半導体モジュール１０の構造を示す断面図である。配線層２０には、半導体素子４０の各素子電極４２と対応する位置に突起電極２２が設けられている。また、各突起電極２２が形成されている部分の、配線層２０の外面側にはんだバンプ２８が設けられている。
突起電極２２は、基部２４と、後述する素子電極４２の接触面と平行な基部２４の頂部面から突出した先端部２６とを有している。
基部２４は、配線層２０と一体的に形成されている。配線層２０および基部２４は、導電材料、好ましくは圧延金属、さらには圧延銅により形成される。基部２４は、頂部に近づくにつれて径が細くなるように形成された側面を備えている。
先端部２６は、基部２４を形成する圧延銅よりも加圧により変形しやすい金属材料を用いて、電解めっき法または無電解めっき法により、あるいは銅ペースト、銀ペースト、筋ペーストなどの導電ペーストを用いて形成される。基部２４よりも加圧により変形しやすい金属材料としては、特に塑性変形可能な金属材料、ビッカース硬度（Ｈｖ）が８０ｋｇｆ／ｍｍ２以上の金属材料、たとえばＡｕ、Ｓｎなどが挙げられる。これによれば、突起電極２２と素子電極４２との圧着の際に、先端部２６が変形して、素子電極４２にかかる圧力を先端部２６が吸収することができるため、素子電極４２にダメージを与えるおそれを低減することができ、実装信頼性が向上する。
先端部２６は、基部２４の頂部面の外縁より内側の領域において、頂部面が露出するように突出している。これにより基部２４の頂部面全体を先端部２６が覆う場合と比べて、後述する絶縁樹脂層３０と突起電極２２との接触面積が増加するため、絶縁樹脂層３０と突起電極２２との密着性が向上する。また、先端部２６は、上述のように基部２４の頂部面の外縁より内側の領域において、頂部面が露出するように突出しているため、突起電極２２の全体的な形状が先端に近づくにつれて細くなるような形状となっている。これにより突起電極２２の絶縁樹脂層３０への貫通性が向上する。また、先端部２６の頂部は後述する素子電極４２の接触面と平行な面を有する。このため、突起電極２２が素子電極４２と圧着した際に、先端が尖った形状に比べて、素子電極４２にダメージを与えるおそれを低減することができる。
なお、先端部２６の側面についても、基部２４の側面と同様に、先端に近づくにつれて径が細くなるような形状であってもよい。これによれば、突起電極２２の絶縁樹脂層３０への貫通性がさらに向上する。先端部２６の高さは、後述する半導体素子４０の保護層４４の厚さと比べて同等もしくは高くなっている。これにより突起電極２２が後述する保護層４４に接触する可能性が低減し、突起電極２２と素子電極４２との接続信頼性が向上する。
突起電極２２は、絶縁樹脂層３０を貫通し、半導体素子４０に設けられた素子電極４２と電気的に接続されている。
絶縁樹脂層３０は、配線層２０と半導体素子４０との間に設けられ、一方の面が配線層２０と圧着し、他方の面が半導体素子４０と圧着している。絶縁樹脂層３０は、加圧したときに塑性流動を引き起こす材料で形成されている。加圧したときに塑性流動を引き起こす材料としては、エポキシ系熱硬化型樹脂が挙げられる。絶縁樹脂層３０に用いられるエポキシ系熱硬化型樹脂は、たとえば、温度１６０℃、圧力８Ｍｐａの条件下で、粘度が１ｋＰａ・ｓの特性を有する材料であればよい。また、温度１６０℃の条件下で、この材料は、１５Ｍｐａで加圧した場合に、加圧しない場合と比較して、樹脂の粘度が約１／８に低下する。これに対して、熱硬化前のＢステージのエポキシ樹脂は、ガラス転移温度Ｔｇ以下の条件下では、樹脂を加圧しない場合と同程度に、粘性がなく、加圧しても粘性は生じない。
本実施形態の半導体モジュール１０は、絶縁樹脂層３０として加圧により塑性流動を起こす材料が用いられている。このため、配線層２０、絶縁樹脂層３０および半導体素子４０をこの順で圧着し、一体化する際に、突起電極２２と素子電極４２との間に絶縁樹脂層３０の残膜が介在することが抑制され、接続信頼性の向上が図られる。
半導体素子４０は、素子電極４２が設けられた電極面を絶縁樹脂層３０側に向けて絶縁樹脂層３０に圧着されている。また、半導体素子４０には、素子電極４２が開口するように設けられた半導体素子４０の保護層４４が積層されている。半導体素子４０の具体例は、集積回路（ＩＣ）、大規模集積回路（ＬＳＩ）などの半導体チップである。保護層４４の具体例は、ポリイミド層である。
（半導体モジュールの製造方法）
図２（Ａ）〜（Ｅ）は、突起電極２２の形成方法を示す工程断面図である。
図２（Ａ）に示すように、少なくとも、突起電極２２の基部２４の高さと配線層２０の厚さとの和より大きい厚さを有する銅板２１を用意する。
次に、図２（Ｂ）に示すように、リソグラフィ法により、電極形成領域にレジスト（図示せず）を選択的に形成し、レジストをマスクとして、銅板２１に所定のパターンの基部２４を形成する。各基部２４は、半導体素子４０に形成された各素子電極４２の位置に対応して設けられる（図３（Ａ）参照）。
次に、図２（Ｃ）に示すように、銅板２１の基部２４側にレジストをラミネートし、フォトマスクを用いて、リソグラフィ法により該レジストを露光現像し、基部２４上方の領域のレジストを開口する。
次に、図２（Ｄ）に示すように、レジストの開口内に先端部２６を形成する。先端部２６は、たとえば電解めっき法または無電解めっき法によりＡｕ／Ｎｉの金属層として形成する。ＡｕおよびＮｉの膜厚は、それぞれ４．５μｍ、０．５μｍである。また、その際、Ｎｉ層が基部２４と接する側に、Ａｕ層が素子電極４２と接する側となるように、先端部２６は形成される。このように、先端部２６は、複数層からなり、さらに素子電極４２と接する層が基部２４よりも加圧により変形しやすい金属材料、特に塑性変形可能な金属材料であるＡｕにより形成されている。
先端部２６の形状については、図面では断面四角形形状となっているが、特にこれに限定されない。たとえば、先端部２６は、その側面が先端に近づくにつれて径が細くなるような形状であってもよい。この場合には、たとえばレジストにネガレジストを用い、レジストの選択的な露光を、オーバー露光条件で行って開口を設け、該開口内に金属層を形成することで、側面が先端に近づくにつれて径が細くなるような形状の先端部２６を形成することができる。あるいは、先端部２６の大きさよりも大きい開口をレジストに設けて金属層を形成し、該金属層をエッチングすることで、同様の形状の先端部２６を形成することができる。
電解めっき法または無電解めっき法により先端部２６を形成すると、先端部２６を形成する金属の結晶粒の向きが、素子電極４２の接触面に対して垂直方向に並ぶ。このため、突起電極２２が素子電極４２と圧着した際に、先端部２６が素子電極４２にかかる圧力をより吸収することができ、これにより素子電極４２にダメージを与えるおそれを低減することができる。なお、先端部２６の形成方法としては、特にこれに限定されず、たとえば銅ペースト、銀ペースト、筋ペーストなどの導電ペーストを用いて先端部２６を形成してもよい。いずれの方法であっても、突起電極２２の先端が尖っている場合と比べて、高さにばらつきの少ない突起電極２２を容易に形成することができる。このため、突起電極２２と素子電極４２との接続信頼性を向上させることができる。
次に、図２（Ｅ）に示すように、レジストを除去する。以上説明した製造工程により、突起電極２２が形成される。
本実施形態の突起電極２２の基部２４の高さ、基面の径、頂部面の径は、それぞれ５０μｍ、６０μｍφ、４０μｍφである。また、先端部２６の高さ、径は、それぞれ５μｍ、３０μｍφである。
図３（Ａ）〜（Ｄ）は、突起電極２２と素子電極４２との接続方法および配線層２０の形成方法を示す工程断面図である。
図３（Ａ）に示すように、所定パターンの素子電極４２が形成された半導体素子４０と、上述の方法で突起電極２２が作り込まれた銅板２１との間に、絶縁樹脂層３０を挟持する。絶縁樹脂層３０の厚さは、基部２４の高さ程度である。プレス装置を用いて加圧成形することにより、半導体素子４０、絶縁樹脂層３０および銅板２１を一体化する。プレス加工時の圧力および温度は、それぞれ約１５Ｍｐａおよび１８０℃である。プレス加工により、突起電極２２が絶縁樹脂層３０を貫通し、突起電極２２と素子電極４２とが電気的に接続される。突起電極２２はその全体的な形状が先端に近づくにつれて細くなるような形状であるため、突起電極２２が絶縁樹脂層３０をスムースに貫通する。また、先端部２６は素子電極４２の接触面と平行な面を有するため、突起電極２２が素子電極４２と圧着した際に、先端が尖っている場合と比べて広い面積で接触でき、圧力が素子電極４２の局所に集中しないため、素子電極４２にダメージを与えるおそれを低減することができる。
次に、図３（Ｂ）に示すように、銅板２１の裏面側の全体をエッチングすることにより、銅板２１を配線層２０の厚さに調整する。本実施形態の配線層２０の厚さは２０μｍである。
次に、図３（Ｃ）に示すように、リソグラフィ法により、配線層２０のパターンに合わせてレジスト６０を選択的に形成する。具体的には、ラミネーター装置を用いて銅板２１に膜厚２０μｍのレジスト膜を貼り付け、配線層のパターンを有するフォトマスクを用いてＵＶ露光した後、Ｎａ２ＣＯ３溶液を用いて現像し、未露光領域のレジストを除去することによって、銅板２１の上にレジスト６０が選択的に形成される。なお、レジスト６０との密着性向上のために、レジスト膜のラミネート前に、銅板２１の表面に研磨、洗浄等の前処理を必要に応じて施すことが望ましい。
次に、図３（Ｄ）に示すように、塩化第二鉄溶液を用いて、銅板２１の露光部分をエッチングすることにより、所定の配線パターンを有する配線層２０を形成する。レジストをＮａＯＨ溶液などの剥離剤を用いて剥離した後、突起電極２２に接続された配線層２０の所定の位置にはんだバンプ２８を形成する。なお、はんだバンプ２８を形成する配線層２０の所定の位置は、再配線で引き回した先の位置であってもよい。
以上説明した製造工程により、図１に示した構造の半導体モジュール１０が得られる。
（実施形態２）
図４は、実施形態２に係る半導体モジュール１０の部分拡大断面図である。本実施形態の半導体モジュール１０では、素子電極４２との圧着により先端部２６が変形し、基部２４と先端部２６との界面のうち基部２４の頂部面と平行な領域の面積よりも、先端部２６と素子電極４２との界面の面積のほうが大きくなっている。これにより、突起電極２２と素子電極４２との接続信頼性を向上させることができる。
実施形態２の半導体モジュール１０の製造方法は、実施形態１と基本的には同様である。プレス加工の条件を変更することで、突起電極２２と素子電極４２との圧着により、先端部２６を変形させることができる。
（実施形態３）
図５は、実施形態３に係る半導体モジュール１０の部分拡大断面図である。本実施形態の半導体モジュール１０では、突起電極２２の基部２４の頂部面に凹部２７を設け、先端部２６を凹部２７において突出するように形成している。
実施形態３の半導体モジュール１０の製造方法は、実施形態１と基本的には同様である。本実施形態では、銅板２１に基部２４を形成した後に、基部２４の頂部面に凹部２７を形成する。凹部２７は、たとえば基部２４の頂部面のウェットエッチ等により行う。その後、先端部２６を凹部２７に形成する。あるいは、先端部２６を置換メッキ法で形成することで、基部２４の頂部面の所定位置の銅が置換されて金属層が形成され、結果的に凹部２７の底面に接し、基部２４の頂部面から突出した状態の先端部２６が形成されたこととなる。
これによれば、基部２４と先端部２６との密着性が向上するため、半導体モジュール１０の接続信頼性を向上させることができる。
（実施形態４）
上述した実施形態１では、銅板２１の基部２４側にレジストをラミネートして、フォトマスクを用いてリソグラフィ法により該レジストを露光現像し、基部２４上方の領域のレジストを開口して、先端部２６を形成したが、本実施形態に示すように、以下のようにして先端部２６を形成してもよい。
図６（Ａ）〜（Ｄ）は、実施形態４に係る突起電極２２の形成方法を示す工程断面図である。
図６（Ａ）に示すように、実施形態１と同様にして基部２４が形成された銅板２１に、基部２４を覆うように樹脂、たとえば上述のエポキシ系熱硬化性樹脂をラミネートする。
次に、図６（Ｂ）に示すように、エポキシ系熱硬化性樹脂のガラス転移温度Ｔｇ以上の温度で加熱して、エポキシ系熱硬化性樹脂層の膜厚が基部２４の中央部上方よりも基部２４の周縁部上方の方が厚くなるようにエポキシ系熱硬化性樹脂を流動させる。
次に、図６（Ｃ）に示すように、エポキシ系熱硬化性樹脂層全体をエッチングして基部２４の上方のエポキシ系熱硬化性樹脂層に開口を形成する。
次に、図６（Ｄ）に示すように、エポキシ系熱硬化性樹脂層の開口内に、電解めっき法または無電解めっき法などにより、先端部２６を形成し、エポキシ系熱硬化性樹脂層を除去する。以上説明した製造工程により、突起電極２２が形成される。
本実施形態の突起電極２２と素子電極４２との接続方法および配線層２０の形成方法は実施形態１と同様である。
これによれば、より簡易な方法で、突起電極２２を形成することができる。
（実施形態５）
上述した実施形態１では、突起電極２２の基部２４と先端部２６とを別体として形成したが、本実施形態に示すように、基部２４と先端部２６とを一体的に形成してもよい。
図７は、実施形態５に係る半導体モジュール１０の部分拡大断面図である。本実施形態の半導体モジュール１０では、突起電極２２の基部２４と先端部２６とを、一体的に形成している。
本実施形態では、突起電極２２を形成する際に、銅板２１に基部２４よりも大きい突起を形成し、該突起をエッチングして突起先端に凸構造を形成することで、基部２４および先端部２６を一体的に形成している。
これによれば、より簡易な方法で、突起電極２２を形成することができる。
（実施形態６）
次に、本発明の半導体モジュールを備えた携帯機器について説明する。なお、携帯機器として携帯電話に搭載する例を示すが、たとえば、個人用携帯情報端末（ＰＤＡ）、デジタルビデオカメラ（ＤＶＣ）、及びデジタルスチルカメラ（ＤＳＣ）といった電子機器であってもよい。
図８は本発明の実施形態に係る半導体モジュールを備えた携帯電話の構成を示す図である。携帯電話１１１は、第１の筐体１１２と第２の筐体１１４が可動部１２０によって連結される構造になっている。第１の筐体１１２と第２の筐体１１４は可動部１２０を軸として回動可能である。第１の筐体１１２には文字や画像等の情報を表示する表示部１１８やスピーカ部１２４が設けられている。第２の筐体１１４には操作用ボタンなどの操作部１２２やマイク部１２６が設けられている。なお、本発明の各実施形態に係る半導体モジュールはこうした携帯電話１１１の内部に搭載されている。
図９は図８に示した携帯電話の部分断面図（第１の筐体１１２の断面図）である。本発明の各実施形態に係る半導体モジュール１０は、はんだバンプ２８を介してプリント基板１２８に搭載され、こうしたプリント基板１２８を介して表示部１１８などと電気的に接続されている。また、半導体モジュール１０の裏面側（はんだバンプ２８とは反対側の面）には金属基板などの放熱基板１１６が設けられ、たとえば、半導体モジュール１０から発生する熱を第１の筐体１１２内部に篭もらせることなく、効率的に第１の筐体１１２の外部に放熱することができるようになっている。
本発明の実施形態に係る半導体モジュールを備えた携帯機器によれば、突起電極２２と素子電極４２との接続信頼性が向上し、ひいては半導体モジュール１０の接続信頼性が向上するので、こうした半導体モジュール１０を搭載した携帯機器の信頼性が向上する。
本発明は、上述の各実施形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施形態も本発明の範囲に含まれうるものである。
たとえば、上述の各実施形態では、配線層と基部とは一体的に形成されているが、基部を別体として形成し、圧着などにより配線層に設けるようにしてもよい。
また、上述の各実施形態では、配線層は単層であったが、これに限定されず、配線層は多層であってもよい。
また、上述の各実施形態では、配線層の最外面にはんだバンプが形成されているが、これに限定されない。たとえば、配線層にＭＯＳトランジスタを接着し、ＭＯＳトランジスタのソース電極、ドレイン電極およびゲート電極を配線層に電気的に接続してもよい。
さらに、上述したような突起電極を用いて加圧により塑性流動を引き起こす絶縁樹脂層を介して異なる配線層間を電気的に接続する手段は、ウエハレベルＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）プロセスと呼ばれる半導体パッケージの製造プロセスに適用することができる。これによれば、半導体モジュールの薄型化・小型化を図ることができる。
実施形態１に係る半導体モジュールの構造を示す断面図である。 突起電極の形成方法を示す工程断面図である。 突起電極と素子電極との接続方法および配線層の形成方法を示す工程断面図である。 実施形態２に係る半導体モジュールの部分拡大断面図である。 実施形態３に係る半導体モジュールの部分拡大断面図である。 実施形態４に係る突起電極の形成方法を示す工程断面図である。 実施形態５に係る半導体モジュールの部分拡大断面図である。 実施形態６に係る携帯電話の構成を示す図である。 携帯電話の部分断面図である。
符号の説明
１０ 半導体モジュール、 ２０ 配線層、 ２１ 銅板、 ２２ 突起電極、 ２４ 基部、 ２６ 先端部、 ２７ 凹部、 ２８ はんだバンプ、 ３０ 絶縁樹脂層、 ４０ 半導体素子、 ４２ 素子電極、 ４４ 保護層、 ６０ レジスト。

Claims (19)

  1. 突起電極が設けられた配線層と、
    前記突起電極に対向する素子電極が設けられた半導体素子と、
    前記配線層と前記半導体素子との間に設けられた絶縁樹脂層と、
    を備え、
    前記突起電極は、基部と、前記基部の頂部面から突出した先端部とを有し、
    前記突起電極が前記絶縁樹脂層を貫通し、前記突起電極と前記素子電極とが電気的に接続されていることを特徴とする半導体モジュール。
  2. 前記先端部は、
    前記基部よりも加圧により変形しやすい金属材料よりなることを特徴とする請求項１に記載の半導体モジュール。
  3. 前記先端部は、
    塑性変形可能な金属材料よりなることを特徴とする請求項１または２に記載の半導体モジュール。
  4. 前記先端部は、複数層からなり、
    前記先端部のうち前記素子電極と接する層が、前記基部よりも加圧により変形しやすい金属材料よりなることを特徴とする請求項１に記載の半導体モジュール。
  5. 前記先端部は、複数層からなり、
    前記先端部のうち前記素子電極と接する層が、塑性変形可能な金属材料よりなることを特徴とする請求項１または４に記載の半導体モジュール。
  6. 前記基部と前記先端部との界面のうち前記頂部面と平行な領域の面積よりも、前記先端部と前記素子電極との界面の面積のほうが大きいことを特徴とする請求項２ないし５のいずれか１項に記載の半導体モジュール。
  7. 前記基部は、その頂部面に凹部を有し、
    前記先端部は、前記凹部の底面に接していることを特徴とする請求項１ないし６のいずれか１項に記載の半導体モジュール。
  8. 前記絶縁樹脂層は、
    加圧によって塑性流動を起こすことを特徴とする請求項１ないし７のいずれか１項に記載の半導体モジュール。
  9. 請求項１ないし８のいずれか１項に記載の半導体モジュールを搭載したことを特徴とする携帯機器。
  10. 金属板上に基部を形成し、前記基部の頂部面に、前記頂部面から突出するように先端部を形成して、突起電極を前記金属板上に形成する突起電極形成工程と、
    前記金属板と、前記突起電極に対応する素子電極が設けられた半導体素子とを、絶縁樹脂層を介して圧着し、前記突起電極が前記絶縁樹脂層を貫通することにより、前記突起電極と前記素子電極とを電気的に接続する圧着工程と、
    を備えることを特徴とする半導体モジュールの製造方法。
  11. 前記突起電極形成工程において、前記先端部は、頂部に、前記素子電極との接触面と平行な面を有するように形成されることを特徴とする請求項１０に記載の半導体モジュールの製造方法。
  12. 前記突起電極形成工程において、前記先端部は、前記基部よりも加圧により変形しやすい金属材料で形成されることを特徴とする請求項１０または１１に記載の半導体モジュールの製造方法。
  13. 前記突起電極形成工程において、前記先端部は、塑性変形可能な金属材料で形成されることを特徴とする請求項１０ないし１２のいずれか１項に記載の半導体モジュールの製造方法。
  14. 前記突起電極形成工程において、前記先端部は、複数層となるように形成され、前記先端部のうち前記素子電極と接する層が、前記基部よりも加圧により変形しやすい金属材料で形成されることを特徴とする請求項１０または１１に記載の半導体モジュールの製造方法。
  15. 前記突起電極形成工程において、前記先端部は、複数層となるように形成され、前記先端部のうち前記素子電極と接する層が、塑性変形可能な金属材料で形成されることを特徴とする請求項１０、１１、１４のいずれか１項に記載の半導体モジュールの製造方法。
  16. 前記圧着工程において、前記突起電極の前記基部と前記先端部との界面のうち前記頂部面と平行な領域の面積よりも、前記先端部と前記素子電極との界面の面積のほうが大きい状態で、前記突起電極と前記素子電極とが接続されることを特徴とする請求項１２ないし１５のいずれか１項に記載の半導体モジュールの製造方法。
  17. 前記突起電極形成工程において、前記基部はその頂部面に凹部が形成され、前記先端部は前記凹部において突出するように形成されることを特徴とする請求項１０ないし１６のいずれか１項に記載の半導体モジュールの製造方法。
  18. 前記絶縁樹脂層は、
    加圧によって塑性流動を起こすことを特徴とする請求項１０ないし１７のいずれか１項に記載の半導体モジュールの製造方法。
  19. 前記突起電極形成工程において、前記基部を覆うように樹脂を積層し、前記樹脂のガラス転移温度以上の温度で加熱して、前記樹脂の膜厚が前記基部の中央部上方よりも前記基部の周縁部上方の方が厚くなるように前記樹脂を流動させ、エッチングして基部上方の樹脂に開口を形成し、前記開口内に前記先端部を形成した後、前記樹脂を除去することを特徴とする請求項１０ないし１８のいずれか１項に記載の半導体モジュールの製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011077345A (ja) * 2009-09-30 2011-04-14 Sanyo Electric Co Ltd 素子搭載用基板、半導体モジュールおよび携帯機器
JP2013026625A (ja) * 2011-07-18 2013-02-04 Samsung Electronics Co Ltd 半導体パッケージ及びその製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7977160B2 (en) * 2009-08-10 2011-07-12 GlobalFoundries, Inc. Semiconductor devices having stress relief layers and methods for fabricating the same
US8673689B2 (en) * 2011-01-28 2014-03-18 Marvell World Trade Ltd. Single layer BGA substrate process
TWM433634U (en) * 2012-03-23 2012-07-11 Unimicron Technology Corp Semiconductor substrate

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000058594A (ja) * 1998-08-04 2000-02-25 Nec Corp 半導体装置とその製造方法
JP2000114302A (ja) * 1998-10-08 2000-04-21 Fuji Electric Co Ltd 半導体装置
JP2001257229A (ja) * 2000-03-10 2001-09-21 Denso Corp バンプを有する電子部品及びその実装方法
JP2004063808A (ja) * 2002-07-29 2004-02-26 Matsushita Electric Works Ltd 半導体装置のパッケージ構造とその製造方法
JP2005503660A (ja) * 2001-02-27 2005-02-03 チップパック，インク． フリップチップ用の自己平面保持バンプの形状
JP2006173463A (ja) * 2004-12-17 2006-06-29 Dainippon Printing Co Ltd センサーモジュール
JP2007157795A (ja) * 2005-11-30 2007-06-21 Sanyo Electric Co Ltd 回路装置および回路装置の製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004193297A (ja) 2002-12-11 2004-07-08 Dainippon Printing Co Ltd ウェハレベルパッケージおよびその製造方法
JP2008135719A (ja) * 2006-10-31 2008-06-12 Sanyo Electric Co Ltd 半導体モジュール、半導体モジュールの製造方法および携帯機器

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000058594A (ja) * 1998-08-04 2000-02-25 Nec Corp 半導体装置とその製造方法
JP2000114302A (ja) * 1998-10-08 2000-04-21 Fuji Electric Co Ltd 半導体装置
JP2001257229A (ja) * 2000-03-10 2001-09-21 Denso Corp バンプを有する電子部品及びその実装方法
JP2005503660A (ja) * 2001-02-27 2005-02-03 チップパック，インク． フリップチップ用の自己平面保持バンプの形状
JP2004063808A (ja) * 2002-07-29 2004-02-26 Matsushita Electric Works Ltd 半導体装置のパッケージ構造とその製造方法
JP2006173463A (ja) * 2004-12-17 2006-06-29 Dainippon Printing Co Ltd センサーモジュール
JP2007157795A (ja) * 2005-11-30 2007-06-21 Sanyo Electric Co Ltd 回路装置および回路装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011077345A (ja) * 2009-09-30 2011-04-14 Sanyo Electric Co Ltd 素子搭載用基板、半導体モジュールおよび携帯機器
JP2013026625A (ja) * 2011-07-18 2013-02-04 Samsung Electronics Co Ltd 半導体パッケージ及びその製造方法

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