JP5061010B2 - 半導体モジュール - Google Patents

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Description

本発明は、素子搭載用基板を有する半導体モジュールに関する。
近年、電子機器の小型化、高機能化に伴い、電子機器に使用される半導体素子の、さらなる小型化が求められている。半導体素子の小型化に伴い、プリント配線基板に実装するための電極間の狭ピッチ化が不可欠となっている。半導体素子の表面実装方法として、半導体素子の電極にはんだバンプを形成し、はんだバンプとプリント配線基板の電極パッドとをはんだ付けするフリップチップ実装方法が知られている。フリップチップ実装方法では、はんだバンプ自体の大きさや、はんだ付け時のブリッジ発生などが制約となり、電極の狭ピッチ化に限界があった。このような限界を克服するための構造として、基材に形成した突起構造を電極またはビアとし、基材にエポキシ樹脂などの絶縁樹脂を介して半導体素子を実装し、突起構造に半導体素子の電極を接続する構造が知られている(特許文献1参照)。
特開2004−193297号公報
素子搭載用基板の配線層と半導体素子とを絶縁樹脂を介して一体とし、配線層に設けられた突起構造と半導体素子の電極とを接続する構造においては、絶縁樹脂と半導体素子との密着性が高くない。そのため、たとえば使用環境下での温度変化などによって発生する熱応力によって、絶縁樹脂が半導体素子から剥離するおそれがあった。特に上述の特許文献に開示された構造のように、絶縁樹脂を貫通する突起構造の間隔が広い場合には、突起構造間において絶縁樹脂が半導体素子から剥離しやすい。そして、半導体素子からの絶縁樹脂の剥離が生じた場合には、突起構造と半導体素子の電極との密着性が低下してしまい、その結果、突起構造と半導体素子の電極との接続信頼性が低下してしまうおそれがあった。
本発明はこうした状況に鑑みてなされたものであり、その目的は、突起構造と半導体素子の電極とを接続する構造において、突起構造と半導体素子の電極との接続信頼性を向上させる技術の提供にある。
上記課題を解決するために、本発明のある態様は素子搭載用基板である。この素子搭載用基板は、絶縁樹脂層と、絶縁樹脂層の一方の主表面に設けられた配線層と、配線層と電気的に接続され、配線層から絶縁樹脂層側に突出している突起電極と、絶縁樹脂層に少なくとも一部が埋め込まれ、絶縁樹脂層を裏打ちするための裏打ち部材と、を備えたことを特徴とする。
この態様によれば、突起構造と半導体素子の電極とを接続する構造において、突起構造と半導体素子の電極との接続信頼性が向上する。
上記態様において、裏打ち部材は、頂部面を有し、頂部面が絶縁樹脂層の他方の主表面と平行な状態で、絶縁樹脂層の一方の主表面から絶縁樹脂層に埋め込まれていてもよい。
また、上記態様において、頂部面は、絶縁樹脂層の内部に位置していてもよい。
また、上記態様において、突起電極は、複数設けられ、裏打ち部材は、一対の突起電極間に設けられていてもよい。あるいは、突起電極は、絶縁樹脂層の平面視周縁に設けられ、裏打ち部材は、絶縁樹脂層の平面視中央に設けられていてもよい。
また、上記態様において、裏打ち部材は、突起電極と同一材料からなっていてもよい。
本発明の他の態様は半導体モジュールである。この半導体モジュールは、上述したいずれかの態様の素子搭載用基板と、突起電極に対向する素子電極が設けられた半導体素子と、を備え、突起電極が絶縁樹脂層を貫通し、突起電極と素子電極とが電気的に接続されていることを特徴とする。
上記態様において、裏打ち部材と半導体素子との間に絶縁樹脂層が介在していてもよい。
本発明のさらに他の態様は、携帯機器である。この携帯機器は、上述したいずれかの態様の半導体モジュールを搭載している。
本発明によれば、突起構造と半導体素子の電極とを接続する構造において、突起構造と半導体素子の電極との接続信頼性を向上させることができる。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
(実施形態1)
図1は、実施形態1に係る半導体モジュール30の概略平面図である。図2は、図1におけるA−A線に沿った概略断面図であり、素子搭載用基板10およびこれを用いた半導体モジュール30の構成を示している。半導体モジュール30は、素子搭載用基板10と、素子搭載用基板10に搭載された半導体素子50とを備える。
素子搭載用基板10は、絶縁樹脂層12と、絶縁樹脂層12の一方の主表面S1に設けられた配線層14と、配線層14と電気的に接続され、配線層14から絶縁樹脂層12側に突出している突起電極16とを備える。また、素子搭載用基板10は、絶縁樹脂層12に少なくとも一部が埋め込まれ、絶縁樹脂層12を裏打ちするための裏打ち部材18を備える。
絶縁樹脂層12は、絶縁性の樹脂からなり、たとえば加圧したときに塑性流動を引き起こす材料で形成されている。加圧したときに塑性流動を引き起こす材料としては、エポキシ系熱硬化型樹脂が挙げられる。絶縁樹脂層12に用いられるエポキシ系熱硬化型樹脂は、たとえば、温度160℃、圧力8Mpaの条件下で、粘度が1kPa・sの特性を有する材料であればよい。また、このエポキシ系熱硬化型樹脂は、たとえば温度160℃の条件下で、5〜15Mpaで加圧した場合に、加圧しない場合と比較して、樹脂の粘度が約1/8に低下する。これに対して、熱硬化前のBステージのエポキシ樹脂は、ガラス転移温度Tg以下の条件下では、樹脂を加圧しない場合と同程度に、粘性がなく、加圧しても粘性は生じない。
配線層14は、絶縁樹脂層12の一方の主表面S1に設けられており、導電材料、好ましくは圧延金属、さらには圧延銅により形成される。あるいは電解銅などで形成してもよい。配線層14の絶縁樹脂層12側には、配線層14と電気的に接続された状態で、突起電極16が突設されている。配線層14と突起電極16とは一体成型されていることが好ましい。これによれば、熱応力による配線層14と突起電極16との界面における亀裂(クラック)の発生などを防止でき、また配線層14と突起電極16とが別体であるときに比べて両者の接続が確実である。さらに、後述する素子電極52と配線層14との電気的な接続を、突起電極16と素子電極52との圧着と同時にできることから、工程数が増大しないという効果を奏する。配線層14の突起電極16と反対側の端部領域には、突起電極16が形成される側と反対側の表面に後述するはんだバンプ22が配置される、配線を兼ねたランド領域が形成されている。
配線層14の絶縁樹脂層12と反対側の主表面には、配線層14の酸化などを防ぐための保護層20が設けられている。保護層20としては、ソルダーレジスト層などが挙げられる。配線層14のランド領域に対応する保護層20の所定の領域には開口部20aが形成されており、開口部20aによって配線層14のランド領域が露出している。開口部20a内には外部接続電極としてのはんだバンプ22が形成され、はんだバンプ22と配線層14とが電気的に接続されている。はんだバンプ22を形成する位置、すなわち開口部20aの形成領域は、たとえば再配線で引き回した先の端部領域である。
突起電極16は、たとえば平面視で丸型であり、頂部に近づくにつれて径が細くなるように形成された側面を備えている。なお、突起電極16の形状は特に限定されず、たとえば、所定の径を有する円柱状であってもよい。また、平面視で四角形などの多角形であってもよい。突起電極16の頂部面には、たとえば電解めっき法あるいは無電解めっき法により形成された、ニッケル(Ni)/金(Au)めっき層などの金属層17が被覆されている。金属層17は、導電ペーストを用いて形成された導電ペースト層であってもよい。本実施形態では、金属層17はNi/Auめっき層で構成されている。
裏打ち部材18は、絶縁樹脂層12の一方の主表面S1に積層された平面視略十字形状の平面部18aと、平面部18aから絶縁樹脂層12側に突出している複数の突起部18bとを有する。突起部18bは平面視丸形であり、頂部面を有するとともに、頂部に近づくにつれて径が細くなるように形成された側面を備え、頂部面が絶縁樹脂層12の他方の主表面と平行な状態で、絶縁樹脂層12の主表面S1から絶縁樹脂層12に埋め込まれている。裏打ち部材18の突起部18bが絶縁樹脂層12中に陥入して絶縁樹脂層12を裏打ちすることで、半導体素子50からの絶縁樹脂層12の剥離を防止している。
裏打ち部材18は、突起部18bの頂部面が絶縁樹脂層12の内部に位置している構成、すなわち、突起部18bの頂部面が絶縁樹脂層12の他方の主表面に到達していない構成であることが好ましい。この場合には、裏打ち部材18の突起部18bの頂部面と半導体素子50との間に、絶縁樹脂層12が介在することとなる。これにより、突起部18bの頂部面と半導体素子50との間に介在する絶縁樹脂層12が、突起部18bと半導体素子50とによって挟持された状態となるため、より効果的に絶縁樹脂層12の半導体素子50からの剥離を防止することができる。本実施形態では、突起電極16の頂部面に金属層17が設けられたことによって、突起部18bの高さが金属層17を含む突起電極16の高さよりも低くなっている。そのため、金属層17の厚さ分だけ突起部18bと半導体素子50との間に絶縁樹脂層12が介在している。なお、突起部18bの頂部面が半導体素子50に接する構成であってもよい。
また、裏打ち部材18は一対の突起電極16間に設けられている。ここで、絶縁樹脂層12は、突起電極16によって半導体素子50側に圧接されているため、突起電極16の近傍では絶縁樹脂層12と半導体素子50との密着性が比較的高いが、突起電極16から離れるほど密着性が低くなる。したがって、絶縁樹脂層12を貫通する突起電極16の間隔が広い場合には、突起電極16間において絶縁樹脂層12が半導体素子50から剥離しやすい。
また、半導体素子50が平面視略四角形形状であって、後述する素子電極52が半導体素子50の平面視周縁に配置されている場合には、図1に示すように、突起電極16は素子電極52に対応して素子搭載用基板10の平面視周縁に配置される。この場合、絶縁樹脂層12の平面視中央の領域が平面視周縁に配置された突起電極16から離間しており、この領域において半導体素子50から絶縁樹脂層12が剥離しやすい。そのため、好ましくは、裏打ち部材18は絶縁樹脂層12の平面視中央に設けられる。
なお、裏打ち部材18の形状は特に限定されず、たとえば平面部18aが平面視略四角形形状などであってもよい。また、突起部18bが所定の径を有する円柱状や四角柱状などであってもよく、突起部18bの数も限定されない。さらに、裏打ち部材18は、突起部18bを有さずに平面部18aが絶縁樹脂層12に陥入した構造であってもよく、あるいは平面部18aを有さずに突起部18bのみの形状であってもよい。
上述の構成を備えた素子搭載用基板10に半導体素子50が搭載されて半導体モジュール30が形成される。本実施形態の半導体モジュール30は、素子搭載用基板10の突起電極16と、半導体素子50の素子電極52とが絶縁樹脂層12を介して電気的に接続された構造である。
半導体素子50は、突起電極16のそれぞれに対向する素子電極52を有する。素子電極52の表面には、Ni/Auめっき層などの金属層53が被覆されていている。なお、金属層53は設けなくてもよい。また、素子電極52が設けられた側の半導体素子50の主表面には、シリコン酸化膜などの絶縁膜54が設けられている。さらに、絶縁膜54上であって、絶縁樹脂層12に接する側の半導体素子50の主表面には、素子電極52が露出するように開口が設けられたポリイミド層などの素子保護層56が積層されている。半導体素子50の具体例としては、集積回路(IC)、大規模集積回路(LSI)などの半導体チップが挙げられる。また、素子電極52には、たとえばアルミニウム(Al)が用いられる。
本実施形態においては、絶縁樹脂層12が、素子搭載用基板10と半導体素子50との間に設けられ、突起電極16が絶縁樹脂層12を貫通して半導体素子50に設けられた素子電極52と電気的に接続されている。突起電極16および素子電極52の表面には、Ni/Auめっき層が被覆されているため、突起電極16と素子電極52とは、互いの最表面に配置された金同士の接合(金−金接合)を介して接続される。そのため、突起電極16と素子電極52との接続信頼性がさらに向上する。
(素子搭載用基板および半導体モジュールの製造方法)
図3(A)〜(E)および図4(A)、(B)は、突起電極16および突起部18bの形成方法を示す工程断面図である。
まず、図3(A)に示すように、少なくとも、突起電極16の高さと配線層14の厚さとの和より大きい厚さを有する金属板としての銅板13を用意する。
次に、図3(B)に示すように、フォトリソグラフィ法により、突起電極16のパターンに合わせてレジスト71を選択的に形成し、また裏打ち部材18の突起部18bのパターンに合わせてレジスト72を選択的に形成する。具体的には、ラミネーター装置を用いて銅板13に所定膜厚のレジスト膜を貼り付け、突起電極16および突起部18bのパターンを有するフォトマスクを用いて露光した後、現像することによって、銅板13の上にレジスト71、72が選択的に形成される。なお、レジストとの密着性向上のために、レジスト膜のラミネート前に、銅板13の表面に研磨、洗浄等の前処理を必要に応じて施すことが望ましい。
次に、図3(C)に示すように、レジスト71、72をマスクとして、銅板13に所定のパターンの突起電極16および突起部18bを形成する。具体的には、レジスト71、72をマスクとして銅板13をエッチングすることにより、所定のパターンを有する突起電極16および突起部18bを形成する。突起電極16および突起部18bを形成した後、レジスト71、72を剥離剤を用いて剥離する。
次に、図3(D)に示すように、突起電極16および突起部18bが形成された側の銅板13の主表面に、フォトリソグラフィ法により、耐めっき性を有するレジスト73を積層して突起電極16の頂部面に対応する位置に開口部73aを形成する。
次に、図3(E)に示すように、開口部73aから露出している突起電極16の頂部面に金属層17を形成する。金属層17は、たとえば電解めっき法または無電解めっき法によりNi/Auの金属層として形成する。電解めっき法または無電解めっき法により金属層17を形成した場合には、金属層17を形成する金属の結晶粒の向きが、素子電極52の接触面に対して垂直方向に並ぶ。このため、素子電極52と圧着した際に素子電極52にかかる圧力を金属層17が吸収することができ、これにより素子電極52にダメージを与えるおそれを低減することができる。
また、金属層17を構成する金属層は、Ni層が突起電極16と接する側に、Au層が素子電極52と接する側となるように形成される。なお、金属層17の形成方法としては、特にこれに限定されず、たとえば銅ペースト、銀ペースト、金ペーストなどの導電性ペーストを用いて形成してもよい。突起電極16の頂部面への金属層17の形成により、金属層17を含む突起電極16の高さを、裏打ち部材18の突起部18bの高さよりも高くしている。金属層17を形成した後、レジスト73を剥離剤を用いて剥離する。
次に、図4(A)に示すように、突起電極16および突起部18bが形成された側の銅板13の主表面に、絶縁樹脂層12を積層する。
次に、図4(B)に示すように、絶縁樹脂層12の主表面に、たとえばOプラズマなどによるエッチング処理を施し、絶縁樹脂層12を所定量だけ除去して突起電極16の頂部面を被覆する金属層17を露出させ、金属層17を含む突起電極16を絶縁樹脂層12に貫通させる。金属層17を露出させるための絶縁樹脂層12の除去は、絶縁樹脂層12を機械的に研磨することで行ってもよい。
以上説明した工程により、銅板13に突起電極16および裏打ち部材18の突起部18bが形成される。本実施形態の突起電極16および突起部18bにおける基底部の径、頂部の径、高さは、たとえばそれぞれ、約60μmφ、約40μmφ、約20μmである。また、金属層17の厚さは、Ni層の厚さが約3〜4μm、Au層の厚さが約0.3〜0.4μmである。
図5(A)〜(E)は、配線層14および平面部18aの形成方法、突起電極16と素子電極52との接続方法を示す工程断面図である。
図5(A)に示すように、絶縁樹脂層12の積層された銅板13と半導体素子50とを、突起電極16と素子電極52とが対向するように配置する。そして、プレス装置を用いて、銅板13と半導体素子50とを圧着する。プレス加工時の圧力および温度は、それぞれ約5Mpaおよび200℃である。これにより、図5(B)に示すように、銅板13、絶縁樹脂層12および半導体素子50が一体化され、突起電極16と素子電極52とが圧着して電気的に接続される。突起部18bの頂部面と半導体素子50の素子保護層56との間には、金属層17の厚さ分だけ絶縁樹脂層12が介在している。
次に、フォトリソグラフィ法により、絶縁樹脂層12と反対側の銅板13の主表面に配線層14および裏打ち部材18の平面部18aのパターンに合わせて図示しないレジストを選択的に形成する。そして、図5(C)に示すように、このレジストをマスクとして銅板13の主表面をエッチングして、銅板13に所定のパターンの配線層14および平面部18aを形成し、レジストを剥離する。平面部18aの形成位置は突起部18bの存在する領域であり、平面部18aが形成されて裏打ち部材18が完成される。本実施形態における配線層14および平面部18aの厚さは約15〜20μmである。なお、平面部18aの形成箇所にレジストを形成せずに銅板13をエッチングして、裏打ち部材18を突起部18bのみからなる構成としてもよい。
ここで、突起電極16、突起部18bおよび平面部18aは、同一の銅板13から形成されるため、裏打ち部材18と突起電極16とは同一材料からなる。また、突起部18bおよび平面部18aは、それぞれ突起電極16および配線層14と併せて形成されるため、裏打ち部材18を形成するために工程数を増やす必要がなく、製造コストの増加を抑えることができる。
次に、図5(D)に示すように、フォトリソグラフィー法により、はんだバンプ22の形成位置に対応する領域に開口部20aを有する保護層20を、絶縁樹脂層12と反対側の配線層14および平面部18aの主表面に形成する。そして、図5(E)に示すように、開口部20a内にはんだバンプ22を形成する。
以上説明した製造工程により、半導体モジュール30が形成される。また、半導体素子50を搭載しなかった場合には、素子搭載用基板10が得られる。
以上説明した構成による作用効果を総括すると、本実施形態の素子搭載用基板10および半導体モジュール30は、絶縁樹脂層12に絶縁樹脂層12を裏打ちするための裏打ち部材18が設けられている。特に、裏打ち部材18は、一対の突起電極16間、さらには絶縁樹脂層12の平面視中央に設けられている。そして、裏打ち部材18の突起部18bが絶縁樹脂層12中に埋め込まれて絶縁樹脂層12を裏打ちしている。これにより、半導体素子50からの絶縁樹脂層12の剥離を防止することができ、突起電極16と素子電極52との接続信頼性が向上する。その結果、半導体モジュール30をプリント配線基板に実装した場合に、半導体素子50とプリント配線基板との接続信頼性が向上する。
また、突起部18bの頂部面と半導体素子50との間に絶縁樹脂層12が介在するため、両者の間に介在する絶縁樹脂層12が突起部18bと半導体素子50とによって挟持された状態となる。そのため、より効果的に絶縁樹脂層12の半導体素子50からの剥離を防止することができる。また、絶縁樹脂層12が半導体素子50から剥離した場合、その結果生じた空隙に、外気に含まれる水分等が浸入し、半導体モジュール30の腐食の原因となりうるが、本実施形態によれば空隙の発生が抑えられるため、半導体モジュール30の信頼性が向上する。
さらに、保護層20は裏打ち部材18の平面部18aを被覆しているため被覆面積が大きくなり、保護層20の密着性が向上する。また、本実施形態においては、裏打ち部材18が保護層20と絶縁樹脂層12にまたがって介在しているため、保護層20と絶縁樹脂層12との密着性、特に水平方向の応力に対しての密着性が向上する。そのため、突起電極16と素子電極52との接続信頼性がさらに向上し、ひいては素子搭載用基板10と半導体素子50との接続信頼性がさらに向上する。
(実施形態2)
上述した実施形態1では、突起電極16の頂部面に金属層17を設けることで、金属層17を含む突起電極16の高さを裏打ち部材18の突起部18bの高さよりも高くし、突起部18bと半導体素子50との間に絶縁樹脂層12を介在させた。実施形態2では、突起部18b自体の高さを突起電極16の高さよりも低くすることで、突起部18bと半導体素子50との間に絶縁樹脂層12を介在させる点が実施形態1と異なる。以下、本実施形態について説明する。なお、素子搭載用基板10および半導体モジュール30のその他の構成、配線層14および平面部18aの形成方法、突起電極16と素子電極52との接続方法については実施形態1と基本的に同一である。実施形態1と同一の構成については同一の符号を付し、その説明は適宜省略する。
図6および図7は、実施形態2に係る素子搭載用基板10およびこれを用いた半導体モジュール30の構成を示す概略断面図である。
図6に示すように、本実施形態の素子搭載用基板10は、突起電極16よりも高さの小さい突起部18cを有する裏打ち部材18を備えている。実施形態1と異なり、突起部18c自体の高さが突起電極16の高さよりも小さいため、突起電極16の頂部面に金属層17を設けることなく、突起部18cと半導体素子50の素子保護層56との間に絶縁樹脂層12を介在させることができる。なお、図7に示すように、突起電極16と素子電極52とを金−金接合させることで突起電極16と素子電極52との接続信頼性を高めるために、突起電極16の頂部面に金属層17を設けてもよい。
図8(A)〜(E)および図9(A)、(B)は、突起電極16および突起部18cの形成方法を示す工程断面図である。なお、ここでは金属層17を設ける場合を例に説明する。
まず、図8(A)に示すように、少なくとも、突起電極16の高さと配線層14の厚さとの和より大きい厚さを有する金属板としての銅板13を用意する。
次に、図8(B)に示すように、フォトリソグラフィ法により、突起電極16のパターンに合わせてレジスト71を選択的に形成し、また裏打ち部材18の突起部18cのパターンに合わせてレジスト74を選択的に形成する。レジスト74は、後述する銅板13のエッチングにおける解像限界以下の大きさとする。
次に、図8(C)に示すように、レジスト71、74をマスクとして、銅板13に所定のパターンの突起電極16および突起部18cを形成する。ここで、突起部18cのパターンに合わせて形成したレジスト74は、エッチングの解像限界以下の大きさである。そのため、たとえば等方性で進行するウェットエッチングを銅板13に対して行った場合には、エッチングの進行によってレジスト74の直下の銅板13が側方から徐々にエッチングされていく。そのため、レジスト74によって形成される突起部18cは、その高さが突起電極16の高さよりも低くなる。あるいは、突起電極16と同じ高さの突起部18cを形成した後、突起部18cの頂部をエッチングなどによって除去することで、突起部18cの高さを突起電極16の高さよりも低くしてもよい。突起電極16および突起部18cを形成した後、レジスト71、74を剥離剤を用いて剥離する。
次に、図8(D)に示すように、突起電極16および突起部18cが形成された側の銅板13の主表面に、フォトリソグラフィ法により、耐めっき性を有するレジスト73を積層して突起電極16の頂部面に対応する位置に開口部73aを形成する。そして、図8(E)に示すように、開口部73aから露出している突起電極16の頂部面に金属層17を形成し、その後、レジスト73を剥離剤を用いて剥離する。
次に、図9(A)に示すように、突起電極16および突起部18cが形成された側の銅板13の主表面に絶縁樹脂層12を積層する。続いて、図9(B)に示すように、絶縁樹脂層12を所定量だけ除去して金属層17を露出させ、金属層17を含む突起電極16を絶縁樹脂層12に貫通させる。
以上説明した工程により、銅板13に突起電極16および裏打ち部材18の突起部18cが形成される。本実施形態の突起部18cにおける基底部の径、頂部の径、高さは、たとえばそれぞれ、約40μmφ、約20μmφ、約15μmである。
上述の方法により突起電極16および突起部18cが形成され、絶縁樹脂層12が積層された銅板13は、実施形態1と同様の方法によって半導体素子50と圧着され、突起電極16と素子電極52とが電気的に接続され、半導体モジュール30が形成される。
以上、実施形態2によれば、実施形態1の上述の効果に加えて、さらに次のような効果が得られる。すなわち、本実施形態においては、裏打ち部材18の突起部18c自体の大きさを突起電極16よりも小さくすることで、突起部18cと半導体素子50の素子保護層56との間に絶縁樹脂層12を介在させている。そのため、突起部18cと素子保護層56との間に介在させる絶縁樹脂層12の厚さをより自由に設定することが可能となり、より効果的に半導体素子50からの絶縁樹脂層12の剥離を防止することができる。その結果、突起電極16と素子電極52との接続信頼性がさらに向上する。
(実施形態3)
次に、本発明の半導体モジュールを備えた携帯機器について説明する。なお、携帯機器として携帯電話に搭載する例を示すが、たとえば、個人用携帯情報端末(PDA)、デジタルビデオカメラ(DVC)、及びデジタルスチルカメラ(DSC)といった電子機器であってもよい。
図10は本発明の実施形態に係る半導体モジュール30を備えた携帯電話の構成を示す図である。携帯電話111は、第1の筐体112と第2の筐体114が可動部120によって連結される構造になっている。第1の筐体112と第2の筐体114は可動部120を軸として回動可能である。第1の筐体112には文字や画像等の情報を表示する表示部118やスピーカ部124が設けられている。第2の筐体114には操作用ボタンなどの操作部122やマイク部126が設けられている。なお、本発明の各実施形態に係る半導体モジュール30はこうした携帯電話111の内部に搭載されている。
図11は図10に示した携帯電話の部分断面図(第1の筐体112の断面図)である。本発明の各実施形態に係る半導体モジュール30は、はんだバンプ22を介してプリント基板128に搭載され、こうしたプリント基板128を介して表示部118などと電気的に接続されている。また、半導体モジュール30の裏面側(はんだバンプ22とは反対側の面)には金属基板などの放熱基板116が設けられ、たとえば、半導体モジュール30から発生する熱を第1の筐体112内部に篭もらせることなく、効率的に第1の筐体112の外部に放熱することができるようになっている。
本発明の各実施形態に係る素子搭載用基板10および半導体モジュール30によれば、突起電極16と素子電極52との接続信頼性が向上するため、半導体モジュール30のプリント配線基板への実装信頼性が向上する。そのため、こうした半導体モジュール30を搭載した本実施形態に係る携帯機器については、その信頼性が向上する。
本発明は、上述の各実施形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施形態も本発明の範囲に含まれうるものである。
たとえば、上述の各実施形態では、素子搭載用基板の配線層は単層であったが、これに限定されず、配線層はさらに多層化したものであってもよい。
また、本発明の構成は、ウエハレベルCSP(Chip Size Package)プロセスと呼ばれる半導体パッケージの製造プロセスに適用することができる。これによれば、半導体モジュールの薄型化・小型化を図ることができる。
実施形態1に係る半導体モジュールの概略平面図である。 図1におけるA−A線に沿った概略断面図である。 図3(A)〜(E)は、突起電極および突起部の形成方法を示す工程断面図である。 図4(A)、(B)は、突起電極および突起部の形成方法を示す工程断面図である。 図5(A)〜(E)は、配線層および平面部の形成方法、突起電極と素子電極との接続方法を示す工程断面図である。 実施形態2に係る素子搭載用基板およびこれを用いた半導体モジュールの構成を示す概略断面図である。 素子搭載用基板およびこれを用いた半導体モジュールの構成を示す概略断面図である。 図8(A)〜(E)は、突起電極および突起部の形成方法を示す工程断面図である。 図9(A)、(B)は、突起電極および突起部の形成方法を示す工程断面図である。 実施形態3に係る携帯電話の構成を示す図である。 携帯電話の部分断面図である。
符号の説明
10 素子搭載用基板、 12 絶縁樹脂層、 14 配線層、 16 突起電極、 17、53 金属層、 18 裏打ち部材、 18a 平面部、 18b、18c 突起部、 20 保護層、 20a 開口部、 22 はんだバンプ、 30 半導体モジュール、 50 半導体素子、 52 素子電極、 54 絶縁膜、 56 素子保護層。

Claims (1)

  1. 絶縁樹脂層と、前記絶縁樹脂層の一方の主表面に設けられた配線層と、前記配線層と電気的に接続され、前記配線層から前記絶縁樹脂層側に突出している複数の突起電極と、前記絶縁樹脂層を裏打ちするための裏打ち部材と、を有する素子搭載用基板と、
    前記突起電極に対向する素子電極が設けられた半導体素子と、
    を備え、
    前記裏打ち部材は、前記突起電極と同一材料からなり、前記絶縁樹脂層の前記一方の主表面に設けられた平面部と、当該平面部から前記絶縁樹脂層側に突出している突起部とを有し、
    前記平面部と前記突起部とは一体的に形成された単一の部材であり、
    前記突起部は、平面部表面からの高さが前記突起電極の配線層表面からの高さよりも小さく、単一層の絶縁樹脂層における他方の主表面と頂部面が平行な状態で、当該単一層の絶縁樹脂層の一方の主表面から当該絶縁樹脂層に埋め込まれており、前記頂部面が当該単一層の絶縁樹脂層の内部に位置し、
    前記突起電極は、前記絶縁樹脂層の平面視周縁に設けられ、
    前記裏打ち部材は、前記絶縁樹脂層の平面視中央で一対の突起電極間に設けられ、
    前記突起電極が前記絶縁樹脂層を貫通し、前記突起電極と前記素子電極とが電気的に接続され、
    前記裏打ち部材と前記半導体素子との間に前記絶縁樹脂層が介在していることを特徴とする半導体モジュール。
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