KR101514539B1 - 전자부품 내장기판 - Google Patents

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KR101514539B1
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배태균
강호식
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Abstract

전자부품; 제1 배선층; 및 제2 배선층;을 포함하며, 상기 제1 배선층의 층수 및 배선밀도 중 적어도 하나는 상기 제2 배선층의 층수 및 배선밀도 중 적어도 하나 보다 크고, 상기 제1 절연부는 상기 제2 절연부 보다 열팽창계수가 낮은 물질로 이루어지도록 하여 전자부품 내장기판의 불필요한 배선을 감소시키는 동시에 휨 현상을 감소시킬 수 있다.

Description

전자부품 내장기판{SUBSTRATE EMBEDDING ELECTRONIC COMPONENT}
본 발명은 전자부품 내장기판에 관한 것이다.
전자기기의 경량화, 소형화, 고속화, 다기능화, 고성능화 추세에 대응하기 위하여 인쇄회로기판(Printed Circuit Board ; PCB)에 복수의 배선층을 형성하는 이른바 다층기판 기술들이 개발되었으며, 더 나아가, 능동소자나 수동소자 등의 전자부품을 다층기판 내부에 내장하는 기술도 개발되었다.
예컨데, 특허문헌1에는 캐비티에 전자부품을 삽입하고, 복수의 층으로 이루어진 인쇄회로기판 및 그 제조방법이 개시되어 있다.
한편, 다층기판 분야에서 중요한 과제 중 한 가지로써, 내장된 전자부품이 전압 또는 전류를 포함하는 신호를 외부의 회로나 다른 디바이스들과 효율적으로 송수신할 수 있도록 하는 것을 들 수 있다.
또한, 최근 전자부품의 고성능화, 전자부품 및 전자부품 내장기판의 소형화, 박형화 추세가 심화됨에 따라, 더 얇고 좁은 기판에 소형 전자부품을 내장하고 이 전자부품의 외부단자를 외부 배선과 연결시키기 위해서는 회로 패턴의 집적도 향상도 필수적으로 수반되어야 한다.
한편, 전자부품 내장기판이 더 얇아짐에 따라 기판의 휨현상이 심각한 문제로 대두되고 있다. 이러한 휨 현상을 이른바 워피지(Warpage) 라고 칭하기도 하는데, 열팽창계수가 다른 다양한 물질로 전자부품 내장기판을 구성함에 따라 워피지가 심화되고 있다.
특히, 기판에 내장되는 전자부품은 일반적인 기판 자재나 배선 자재들과 열팽창계수(CTE) 및 강성(Modulus)등의 물성이 매우 달라 기판의 중심 부위에 위치되지 않으면 휨 현상이 심해지게 된다. 따라서, 전자부품이 내장된 종래의 기판들은 기판 중심부에 전자부품을 배치하고, 전자부품의 상부 및 하부에 배선층을 형성할 때 상부의 배선층과 하부의 배선층의 물성과 두께 등이 동일해지도록 하여 전자부품 상부의 휨 현상과 전자부품 하부의 휨 현상이 서로 상충되도록 하여 전체적으로 휨 현상이 완화되도록 하는 방식이 주로 적용되고 있었다.
이와 같은 방식은 특허문헌2에도 기재되어 있는데, 특허문헌2에는 코어 기판의 중앙에 캐패시터가 배치되고 양 방향으로 회로 패턴층과 절연층이 빌드 업된 기술이 소개되어 있다.
그러나, 집적회로 등의 능동소자는 일면에 다수의 외부단자가 구비되며, 타면에는 외부단자가 전혀 없거나, 소수의 외부단자만 구비되는 것이 일반적이다.
이러한 능동소자가 기판에 내장될 경우, 종래와 같이 전자부품의 상부와 하부가 물성 및 두께 등의 구조가 대칭을 이루도록 한다면 불필요한 배선들이 무의미하게 배치되므로 공정효율이 감소되고, 기판재료가 불필요하게 낭비되며, 전자부품 내장기판의 슬림화에도 바람직하지 않다.
미국특허공개공보 제2012-0006469호 일본특허공개공보 제2000-261124호
상기와 같은 문제점들을 해결하기 위하여 창안된 본 발명은, 휨 현상을 감소시키면서도 불필요한 배선을 최소화할 수 있는 전자부품 내장기판을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명의 일실시예에 따른 전자부품 내장기판은, 제1 외부단자가 복수로 구비된 제1 면 및 상기 제1 면에 대향되고 절연물질로 이루어진 제2 면을 포함하는 전자부품; 상기 제1 면 상에 구비되며 상기 제1 외부단자와 전기적으로 연결되는 제1 배선 및 제1 절연부를 포함하는 제1 배선층; 및 상기 제2 면 상에 구비되며 제2 배선 및 제2 절연부를 포함하는 제2 배선층;을 포함하며, 상기 제1 배선층의 층수 및 배선밀도 중 적어도 하나는 상기 제2 배선층의 층수 및 배선밀도 중 적어도 하나 보다 크고, 상기 제1 절연부는 상기 제2 절연부 보다 열팽창계수가 낮은 물질로 이루어지는 것일 수 있다.
이때, 상기 전자부품의 적어도 일부가 삽입되는 캐비티를 포함하며, 절연재료로 이루어진 제1 절연층;을 더 포함할 수 있다.
또한, 상기 제1 절연층은 코어기판일 수 있다.
또한, 상기 제1 절연층을 관통하여 상기 제1 배선층 및 상기 제2 배선층을 전기적으로 연결하는 스루비아를 더 포함할 수 있다.
또한, 상기 제1 배선층의 외면에는 상기 제1 배선과 전기적으로 연결되는 제1 접촉패드가 더 구비될 수 있다.
또한, 상기 제1 배선층의 외면에는 상기 제1 접촉패드를 외부로 노출시키는 제1 솔더레지스트가 더 구비될 수 있다.
또한, 상기 전자부품의 제2 면에 접촉하는 접착부재를 더 포함할 수 있다.
또한, 상기 접착부재의 외면에 구비되는 제1 금속패턴을 더 포함하는 것을 특징으로 하는 전자부품 내장기판.
또한, 상기 제2 배선층 상에 구비되며, 상기 제2 배선층과 전기적으로 연결되는 칩부품을 더 포함할 수 있다.
또한, 상기 칩부품은 메모리 칩이고, 상기 전자부품은 집적회로일 수 있다.
또한, 상기 제2 배선층의 외면에는 상기 제2 배선과 전기적으로 연결되는 제2 접촉패드가 더 구비될 수 있다.
또한, 상기 제2 접촉패드와 상기 칩부품을 전기적으로 연결하는 솔더볼을 더 포함할 수 있다.
또한, 상기 솔더볼은 상기 전자부품의 수직 상방 또는 수직 하방 영역에 구비되는 것일 수 있다.
또한, 상기 제2 배선층의 외면에는 상기 접촉패드를 외부로 노출시키는 제2 솔더레지스트가 더 구비될 수 있다.
본 발명의 일실시예에 따른 전자부품 내장기판은, 제1 외부단자가 복수로 구비된 제1 면 및 상기 제1 면에 대향되고 제2 외부단자가 적어도 한 개 구비된 제2 면을 포함하는 전자부품; 상기 제1 면 상에 구비되며 상기 제1 외부단자와 전기적으로 연결되는 제1 배선 및 제1 절연부를 포함하는 제1 배선층; 및 상기 제2 면 상에 구비되며 상기 제2 외부단자와 전기적으로 연결되는 제2 배선 및 제2 절연부를 포함하는 제2 배선층;을 포함하며, 상기 제2 외부단자의 수는 상기 제1 외부단자의 수 보다 적고, 상기 제1 배선층의 층수 및 배선밀도 중 적어도 하나는 상기 제2 배선층의 층수 및 배선밀도 중 적어도 하나 보다 크며, 상기 제1 절연부는 상기 제2 절연부 보다 열팽창계수가 낮은 물질로 이루어지는 것일 수 있다.
이때, 본 발명의 일실시예에 따른 전자부품 내장기판은, 상기 제2 배선층 상에 구비되며, 상기 제2 배선층과 전기적으로 연결되는 칩부품을 더 포함할 수 있다.
또한, 상기 칩부품은 메모리 칩이고, 상기 전자부품은 집적회로일 수 있다.
또한, 상기 제2 배선층의 외면에는 상기 제2 배선과 전기적으로 연결되는 제2 접촉패드가 더 구비될 수 있다.
또한, 상기 제2 접촉패드와 상기 칩부품을 전기적으로 연결하는 솔더볼을 더 포함할 수 있다.
또한, 상기 솔더볼은 상기 전자부품의 수직 상방 또는 수직 하방 영역에 구비되는 것일 수 있다.
또한, 상기 제2 배선층의 외면에 구비되며, 상기 제2 접촉패드를 외부로 노출시키는 제2 솔더레지스트를 더 포함할 수 있다.
또한, 상기 제1 외부단자와 상기 제2 외부단자는 상기 전자부품을 관통하는 스루 실리콘 비아(Through Silicon Via; TSV)에 의하여 전기적으로 연결되는 것일 수 있다.
이때, 상기 제2 배선층은, 상기 제2 외부단자에 일면이 접촉되는 비아를 포함할 수 있다.
또한, 상기 제2 배선층의 외면에는 상기 비아의 타면에 접촉되는 제2 접촉패드; 및 솔더볼에 의하여 상기 제2 접촉패드에 전기적으로 연결되는 칩부품;을 더 포함할 수 있다.
또한, 상기 전자부품의 제2 면에 접촉하는 접착부재; 상기 접착부재의 외면에 구비되는 제1 금속패턴들; 상기 제1 금속패턴들 각각에 일면이 접촉되는 적어도 하나의 비아; 상기 비아의 타면에 접촉되는 제2 접촉패드; 및 솔더볼에 의하여 상기 제2 접촉패드에 전기적으로 연결되는 칩부품;을 더 포함하며, 상기 제1 금속패턴들 및 상기 제2 외부단자는 제2 솔더볼에 의하여 전기적으로 연결될 수 있다.
본 발명의 일실시예에 따른 전자부품 내장기판 제조방법은, 캐비티에 의해 관통되며, 일면에 제1 배선패턴이 구비되고, 타면에 제4 배선패턴이 구비되며, 상기 제1 배선패턴과 상기 제4 배선패턴이 스루비아에 의하여 전기적으로 연결된 코어기판을 제공하는 단계; 일면에 제1 외부단자가 복수 개 구비된 전자부품의 타면을 절연기판에 결합하는 단계; 상기 캐비티에 상기 전자부품이 삽입되도록 상기 코어기판을 상기 절연기판에 결합하는 단계; 상기 코어기판 및 상기 전자부품 상에 제2 절연층을 형성하는 단계; 상기 제2 절연층을 관통하여 상기 제1 배선패턴 및 상기 제1 외부단자에 각각 접촉되는 복수의 제1 비아를 형성하는 단계; 및 상기 제2 절연층 상에 제2 배선패턴을 형성하는 단계;를 포함하며, 상기 절연기판의 열팽창계수는 상기 제2 절연층의 열팽창계수 보다 큰 것일 수 있다.
이때, 상기 제2 절연층 상에 적어도 하나의 빌드업층을 형성하는 단계; 및 상기 빌드업층 외면에 제1 접촉패드를 형성하는 단계;를 더 포함할 수 있다.
또한, 일면에 제1 외부단자가 복수 개 구비된 전자부품의 타면을 절연기판에 결합하는 단계는, 상기 전자부품의 타면에 접착부재가 형성된 상태에서 상기 절연기판과 상기 전자부품이 결합되게 수행되는 것일 수 있다.
또한, 상기 절연기판에 제1 금속패턴이 형성되고, 상기 전자부품의 타면에 접착부재가 형성된 상태에서 상기 제1 금속패턴과 상기 접착부재가 접촉되도록 수행될 수도 있다.
상기와 같이 구성된 본 발명의 일실시예에 따르면 전자부품 내장기판의 휨 현상을 감소시키면서도 불필요한 배선을 최소화할 수 있다는 유용한 효과를 제공한다.
도 1은 본 발명의 일실시예에 따른 전자부품 내장기판을 개략적으로 보인 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 전자부품 내장기판을 개략적으로 보인 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 전자부품 내장기판을 개략적으로 보인 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 전자부품 내장기판을 개략적으로 보인 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 전자부품 내장기판을 개략적으로 보인 단면도이다.
도 6는 본 발명의 다른 실시예에 따른 전자부품 내장기판을 개략적으로 보인 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 전자부품 내장기판을 개략적으로 보인 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 전자부품 내장기판을 개략적으로 보인 단면도이다.
도 9는 본 발명의 일실시예에 따른 전자부품 내장기판 제조방법을 설명하기 위한 공정단면도이다.
도 10a 내지 도 10i는 본 발명의 일실시예에 따른 전자부품 내장기판 제조방법을 설명하기 위한 공정단면도로써,
도 10a는 전자부품이 절연기판에 결합된 상태를 보인 공정단면도이고,
도 10b는 코어기판이 절연기판에 결합된 상태를 보인 공정단면도이며,
도 10c는 제2 절연층이 제공된 상태를 보인 공정단면도이고,
도 10d는 제2 절연층 상에 제2 배선패턴이 형성된 상태를 보인 공정단면도이며,
도 10e는 제3 절연층 및 제3 배선패턴이 형성된 상태를 보인 공정단면도이고,
도 10f는 제4 절연층이 형성된 상태를 보인 공정단면도이며,
도 10g는 제1 접촉패드 및 제2 접촉패드가 형성된 상태를 보인 공정단면도이고,
도 10h는 제1 솔더레지스트 및 제2 솔더레지스트가 형성된 상태를 보인 공정단면도이며,
도 10i는 칩부품이 결합된 상태를 보인 공정단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 기술 등은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예는 본 발명의 개시가 완전하도록 함과 더불어, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어들은 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
도시의 간략화 및 명료화를 위해, 도면은 일반적 구성 방식을 도시하고, 본 발명의 설명된 실시예의 논의를 불필요하게 불명료하도록 하는 것을 피하기 위해 공지된 특징 및 기술의 상세한 설명은 생략될 수 있다. 부가적으로, 도면의 구성요소는 반드시 축척에 따라 그려진 것은 아니다. 예컨대, 본 발명의 실시예의 이해를 돕기 위해 도면의 일부 구성요소의 크기는 다른 구성요소에 비해 과장될 수 있다. 서로 다른 도면의 동일한 참조부호는 동일한 구성요소를 나타내고, 유사한 참조부호는 반드시 그렇지는 않지만 유사한 구성요소를 나타낼 수 있다.
명세서 및 청구범위에서 "제 1", "제 2", "제 3" 및 "제 4" 등의 용어는, 만약 있는 경우, 유사한 구성요소 사이의 구분을 위해 사용되며, 반드시 그렇지는 않지만 특정 순차 또는 발생 순서를 기술하기 위해 사용된다. 그와 같이 사용되는 용어는 여기에 기술된 본 발명의 실시예가, 예컨대, 여기에 도시 또는 설명된 것이 아닌 다른 시퀀스로 동작할 수 있도록 적절한 환경하에서 호환 가능한 것이 이해될 것이다. 마찬가지로, 여기서 방법이 일련의 단계를 포함하는 것으로 기술되는 경우, 여기에 제시된 그러한 단계의 순서는 반드시 그러한 단계가 실행될 수 있는 순서인 것은 아니며, 임의의 기술된 단계는 생략될 수 있고/있거나 여기에 기술되지 않은 임의의 다른 단계가 그 방법에 부가 가능할 것이다.
명세서 및 청구범위의 "왼쪽", "오른쪽", "앞", "뒤", "상부", "바닥", "위에", "아래에" 등의 용어는, 만약 있다면, 설명을 위해 사용되는 것이며, 반드시 불변의 상대적 위치를 기술하기 위한 것은 아니다. 그와 같이 사용되는 용어는 여기에 기술된 본 발명의 실시예가, 예컨대, 여기에 도시 또는 설명된 것이 아닌 다른 방향으로 동작할 수 있도록 적절한 환경하에서 호환 가능한 것이 이해될 것이다. 여기서 사용된 용어 "연결된"은 전기적 또는 비 전기적 방식으로 직접 또는 간접적으로 접속되는 것으로 정의된다. 여기서 서로 "인접하는" 것으로 기술된 대상은, 그 문구가 사용되는 문맥에 대해 적절하게, 서로 물리적으로 접촉하거나, 서로 근접하거나, 서로 동일한 일반적 범위 또는 영역에 있는 것일 수 있다. 여기서 "일 실시예에서"라는 문구의 존재는 반드시 그런 것은 아니지만 동일한 실시예를 의미한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 구성 및 작용효과를 더욱 상세하게 설명한다.
도 1은 본 발명의 일실시예에 따른 전자부품 내장기판(100)을 개략적으로 보인 단면도이다.
도 1을 참조하면, 본 발명의 일실시예에 따른 전자부품 내장기판(100)은, 전자부품(10), 제1 배선층(L1) 및 제2 배선층(L2)을 포함할 수 있으며, 더 나아가, 제1 절연층(120), 제1 접촉패드(CP1), 제2 접촉패드(CP2), 제1 솔더레지스트(SR1), 제1 솔더볼(SB1), 제2 솔더볼(SB2) 및 칩부품(20) 등이 더 구비될 수 있다.
전자부품(10)은 외부 디바이스와 전기적으로 연결될 수 있도록 제1 외부단자(11)가 일면에 구비되며, 이때, 제1 외부단자(11)는 적어도 2개 이상이 구비될 수 있다. 또한, 제1 외부단자(11)가 구비된 면을 제외한 모든 면은 절연물질로 이루어질 수 있다.
여기서, 전자부품(10)은 MCU, AP(Application Processor) 등 각종 집적회로로 이루어지는 능동소자일 수 있다.
제1 배선층(L1)은 전자부품(10)을 기준으로 제1 외부단자(11)들에서 멀어지는 방향에 구비될 수 있으며, 제1 배선 및 제1 절연부를 포함하여, 제1 외부단자(11)를 기판 내부 또는 외부의 다른 디바이스들과 전기적으로 연결하는 기능을 수행할 수 있다.
또한, 제2 배선층(L2)은 전자부품(10)을 기준으로 제1 배선층(L1)과 반대되는 방향으로 구비될 수 있으며, 제2 배선 및 제2 절연부를 포함할 수 있다.
즉, 도 1에 예시된 제1 배선패턴(WP1), 제2 절연층(132), 제2 배선패턴(WP2), 제3 절연층(133), 제3 배선패턴(WP3) 및 제4 절연층(134)이 제1 배선층(L1)에 해당할 수 있다.
또한, 도 1에 예시된 제4 배선패턴(WP4), 제5 절연층(125) 및 절연기판(110)이 제2 배선층(L2)에 해당할 수 있다.
이때, 전자부품(10)의 면 중, 제1 외부단자(11)들이 구비된 면에 대향되는 면에는 접착부재(111)가 구비될 수 있으며, 이 접착부재(111)를 통해 전자부품(10)이 절연기판(110)과 고정되도록 할 수 있다. 일 예로써, 접착부재(111)는 DAF 또는 에폭시(Epoxy) 계열 등의 칩 접착제로 구현될 수 있으며, NCP, ACF 등도 접착부재(111)를 구현하는데 활용될 수 있다.
한편, 도시된 바와 같이, 제1 배선층(L1)의 배선밀도는 제2 배선층(L2)의 배선밀도에 비하여 크다. 즉, 제1 배선층(L1)은 제1 외부단자(11)들 각각과 연결되는 비아 및 배선패턴들로 이루어지는 제1 배선을 포함하지만, 제2 배선층(L2)은 전자부품(10)과 전기적으로 직접 연결되는 배선이 없는 바, 제1 배선층(L1)의 배선밀도는 상대적으로 높아야 하며, 제2 배선층(L2)의 배선밀도는 상대적으로 낮을 수 있다.
전술한 바와 같이, 외부단자들은 전자부품(10)의 일면에 모두 형성되는 것이 일반적이므로, 외부단자들이 없는 전자부품의 타면들에는 별도의 배선을 구비할 필요가 없다.
그럼에도 불구하고, 종래에는 휨 현상을 방지하기 위하여 전자부품(10)을 기준으로 양방에 구비되는 배선층들이 대칭되도록 형성함에 따라 여러 문제를 야기시켰던 것이다.
그러나, 본 발명의 일실시예에 따른 전자부품 내장기판(100)은 제1 외부단자(11)들과 전기적으로 연결되는 제1 배선을 포함하는 제1 배선층(L1)만 배선밀도가 높게 구현하고, 그 반대면인 제2 배선층(L2)에는 배선밀도가 낮도록 하였다.
아울러, 본 발명의 일실시예에 따른 전자부품 내장기판(100)은, 제1 배선층(L1)은 열팽창계수가 낮은 물질들로 구현하고, 제2 배선층(L2)은 열팽창계수가 높은 물질들로 구현된다.
이에 따라, 열팽창계수가 낮은 물질들을 이용하여 배선을 형성할 수 있으므로, 높은 배선밀도로 배선을 형성하는데 유리하고, 배선의 정밀도 및 배선 형성공정의 효율성이 향상될 수 있다.
한편, 높은 밀도의 배선을 한 층으로 형성할 경우 배선들 사이의 간격이 너무 좁아져 신뢰성이 저하될 수 있다. 따라서, 필요한 경우 빌드업층을 추가로 구비하여 배선 간격을 확보함으로써 신뢰성을 향상시킬 수 있다.
예컨데, 도 1에서, 제2 절연층(132) 및 제2 배선패턴(WP2)만 구비된 경우에 비하여, 빌드업층으로써 제3 절연층(133), 제3 배선패턴(WP3), 제4 절연층(134) 등을 더 구비함에 따라 제2 배선패턴(WP2) 및 제3 배선패턴(WP3) 등을 구현할 때 배선 배치의 여유공간이 더 확보될 수 있으므로 공정효율과 신뢰성이 향상될 수 있는 것이다.
또한, 이렇게 제1 배선층(L1)이 2층 이상으로 형성될 필요가 있는 경우에도, 제2 배선층(L2)은 복수의 빌드업 층을 포함할 필요가 없으므로 제5 절연층(125) 및 절연기판(110) 만으로 제2 배선층(L2)을 구현할 수 있다. 이에 따라 기판 전체의 두께를 감소하는데 유리할 뿐만 아니라, 제2 배선층(L2)을 복수의 층으로 구현함에 따른 재료나 공정의 낭비를 감소시킬 수 있다.
다만, 제1 배선층(L1)의 층수와 제2 배선층(L2)의 층수가 달라질 경우 휨 현상이 심화될 수 있다. 즉, 제조공정에서 가해지는 열에 의하여 제1 배선층(L1) 쪽은 많이 팽창하게 되고 제2 배선층(L2) 쪽은 적게 팽창됨에 따라 기판의 중앙부보다 주변부가 높아지는 휨 현상이 발생될 수 있다.
그러나, 본 발명의 일실시예에 따른 전자부품 내장기판(100)에서는, 제1 배선층(L1)을 이루는 물질보다 높은 열팽창계수를 갖는 물질들로 제2 배선층(L2)을 구현하므로 휨 현상을 효과적으로 감소시킬 수 있다.
이때, 제1 배선 및 제2 배선은 전기적 연결성을 고려하여 전도도가 높은 구리, 은 등의 금속을 사용하게 되는 바, 그 열팽창계수의 차이가 크지 않다. 따라서, 제1 배선층(L1)을 이루는 제1 절연부 및 제2 배선층(L2)을 이루는 제2 절연부의 열팽창계수를 조절함으로써 제1 배선층(L1) 및 제2 배선층(L2)의 열팽창계수를 조절하는 것이 바람직하다.
한편, 본 발명의 일실시예에 따른 전자부품 내장기판(100)은 제1 절연층(120)을 더 포함할 수 있다.
제1 절연층(120)에는 전자부품(10)이 삽입되는 캐비티(122)가 구비될 수 있으며, 제1 절연층(120)은 강성이 높은 재질로 이루어지는 코어기판일 수 있다.
이때, 제1 절연층(120)의 일면에는 제1 배선패턴(WP1)이 형성될 수 있고, 타면에는 제2 배선패턴(WP2)이 형성될 수 있으며, 제1 절연층(120)을 관통하여 제1 배선패턴(WP1)과 제2 배선패턴(WP2)을 전기적으로 연결하는 스루비아(VT)가 구비될 수 있다.
이와 같이, 강성이 강한 물질로 이루어지는 제1 절연층(120)을 포함함에 따라 전자부품 내장기판(100)의 휨 현상은 더 감소될 수 있다.
또한, 본 발명의 일실시예에 따른 전자부품 내장기판(100)은 제1 접촉패드(CP1), 제2 접촉패드(CP2), 제1 솔더레지스트(SR1), 제1 솔더볼(SB1), 제2 솔더볼(SB2) 및 칩부품(20) 등을 더 포함할 수 있다.
도 1에 예시된 바와 같이, 제1 접촉패드(CP1)는 제4 절연층(134) 상에 형성되며 비아에 의하여 제3 배선패턴(WP3)과 전기적으로 연결될 수 있다.
또한, 제1 접촉패드(CP1)의 외면에는 제1 솔더볼(SB1)이 구비되어 전자부품 내장기판(100)이 다른 기판에 실장되거나, 다른 디바이스들과 전기적으로 연결되도록 할 수 있다.
이때, 제1 솔더레지스트(SR1)는 제1 접촉패드(CP1)의 일부와 제4 절연층(134)을 덮고, 제1 접촉패드(CP1)의 일부를 외부로 노출시킬 수 있으며, 제1 솔더볼(SB1)은 제1 솔더레지스트(SR1)에 의하여 노출된 제1 접촉패드(CP1)의 외면에 접촉될 수 있다.
한편, 도 1에 예시된 바와 같이, 칩부품(20)은 제2 솔더볼(SB2)에 의하여 제4 배선패턴(WP4)과 전기적으로 연결될 수 있다. 이때, 칩부품(20)은 각종 수동소자 또는 능동소자일 수 있으며, 메모리 칩일 수도 있다.
이에 따라, 전자부품 내장기판(100)에 내장된 전자부품(10)과 전자부품 내장기판(100) 외부에서 제2 솔더볼(SB2)에 의하여 제4 배선패턴(WP4)과 접촉되는 칩부품(20) 사이의 신호 전송 경로가 최소화 될 수 있으므로 고속 I/O가 구현될 수 있다.
도 2는 본 발명의 다른 실시예에 따른 전자부품 내장기판(200)을 개략적으로 보인 단면도이다.
도 2를 참조하면, 본 실시예에 따른 전자부품 내장기판(200)은, 접착부재(111)와 절연기판(110) 사이에 제1 금속패턴(112)이 구비되고, 절연기판(110)에 제1 개구부(O1)가 형성되는 점에서 전술한 실시예와 차이가 있다.
여기서, 제1 금속패턴(112)은 전자부품(10)에서 발생되는 열을 외부로 방출하는 기능을 수행할 수 있으며, 이러한 측면에서 제1 금속패턴(112)은 방열패턴으로 볼 수 있다.
한편, 제1 개구부(O1)들은 제1 금속패턴(112)을 절연기판(110) 외부로 노출시키는 기능을 수행하며, 이에 따라, 제1 금속패턴(112)의 방열성능이 더 향상될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 전자부품 내장기판(300)을 개략적으로 보인 단면도이다.
도 3을 참조하면, 본 실시예에 따른 전자부품 내장기판(300)은, 절연기판(110) 상에 구비되는 제2 접촉패드(CP2)를 포함하는 점에서, 도 1을 참조하여 전술한 실시예와 차이가 있다.
이때, 제2 접촉패드(CP2)는 제2 비아(V2)에 의하여 제4 배선패턴(WP4)과 전기적으로 연결될 수 있다. 또한, 제2 접촉패드(CP2)는 칩부품(20)과 절연기판(110) 사이의 영역에도 형성될 수 있다.
이에 따라, 칩부품(20)에 2개 이상의 외부단자가 구비된 경우, 칩부품(20)의 외부단자들 모두가 제2 접촉패드(CP2)와 전기적으로 연결될 수 있으며, 이른바 와이드 입출력(Wide I/O) 구조가 구현될 수 있다.
한편, 제2 접촉패드(CP2)의 일부 및 절연기판(110)을 덮는 제2 솔더레지스트(SR2)가 더 구비되어 제2 접촉패드(CP2)의 오염이나 손상을 감소시킬 수도 있다.
또한, 제2 접촉패드(CP2)와 칩부품(20) 사이에는 제2 솔더볼(SB2)이 구비되어 전기적 연결을 구현할 수도 있다.
도 4는 본 발명의 다른 실시예에 따른 전자부품 내장기판(400)을 개략적으로 보인 단면도이다.
도 4를 참조하면, 본 실시예에 따른 전자부품 내장기판(400)은, 접착부재(111)와 절연기판(110) 사이에 구비되는 제1 금속패턴(112)이 절연기판(110) 상에 구비된 제2 접촉패드(CP2)와 제3 비아(V3)에 의하여 연결되는 점에서 전술한 실시예들과 차이가 있다.
즉, 도 2를 참조하여 전술한 실시예에서는 제1 금속패턴(112)이 방열기능만 수행할 수 있었지만, 본 실시예에 따른 제1 금속패턴(112)은 제2 솔더볼(SB2)과 제2 접촉패드(CP2) 및 제3 비아(V3)를 통해서 칩부품(20)의 외부단자와 전기적으로 연결될 수 있는 것이다.
이에 따라, 칩부품(20)에 외부단자가 많이 구비되어 제2 접촉패드(CP2) 만으로 배선연결을 구현하기 어려운 경우에 제1 금속패턴(112)을 활용하여 배선을 분산할 수 있으므로 제조효율 및 연결 신뢰성이 향상될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 전자부품 내장기판(500)을 개략적으로 보인 단면도이다.
도 5를 참조하면, 본 실시예에 따른 전자부품 내장기판(500)은 복수의 칩부품(21, 22)이 절연기판(110) 외부에 실장될 수 있다는 점에서 전술한 실시예와 차이가 있다.
이때, 칩부품(21, 22)은 메모리 칩, 능동소자, 수동소자 등 다양한 부품 중에서 선택될 수 있다.
또한, 칩부품(21, 22) 중 적어도 하나는 전자부품(10)의 수직 상방에 위치하여 제2 솔더볼(SB2), 제2 접촉패드(CP2) 등에 의하여 전기적으로 연결될 수 있다.
도 6는 본 발명의 다른 실시예에 따른 전자부품 내장기판(600)을 개략적으로 보인 단면도이다.
도 6을 참조하면, 본 실시예에 따른 전자부품 내장기판(600)은, 일면에 제1 외부단자(11)가 구비되고, 타면에 제2 외부단자(12)가 구비된 전자부품(10')이 내장되는 점에서 전술한 실시예와 차이가 있다.
다만, 이 경우 제2 외부단자(12)는 제1 외부단자(11)의 수 보다 적게 구비될 수 있으며, 제2 배선층(L2)의 배선밀도는 제1 배선층(L1)의 배선밀도보다 낮을 수 있다.
한편, 본 실시예에서는 칩부품(21, 22)의 외부단자가 제2 솔더볼(SB2)에 접촉되고, 제2 솔더볼(SB2)이 제2 접촉패드(CP2)와 연결되는데, 이때, 제3 비아(V3)에 의하여 제2 접촉패드(CP2)와 제2 외부단자(12)가 직접 연결될 수 있다.
이에 따라, 칩부품(20)과 전자부품(10') 사이의 신호 전송 경로가 현격히 감소될 수 있으며, 그 결과 칩부품(20)과 전자부품(10') 사이의 데이터 전송 속도가 극대화 될 수 있다. 예컨데, 칩부품(20)이 메모리 칩이고, 전자부품(10')이 AP인 경우, AP와 메모리 칩 사이의 데이터 전송 속도가 향상됨에 따라 AP의 기능이 더욱 충분히 활용될 수 있게 되는 것이다.
도 7은 본 발명의 다른 실시예에 따른 전자부품 내장기판(700)을 개략적으로 보인 단면도이다.
도 7을 참조하면, 본 실시예에 따른 전자부품 내장기판(700)은, 일면에 제1 외부단자(11)가 구비되고, 타면에 제2 외부단자(12)가 구비되되, 제1 외부단자(11)의 적어도 일부와 제2 외부단자(12)의 적어도 일부를 연결하는 스루 실리콘 비아(Through Silicon Via; TSV)가 구비된 전자부품(10")이 내장된다는 점에서 전술한 실시예와 차이가 있다.
이때, 제2 접촉패드(CP2)는 제2 비아(V2)에 의하여 제4 배선패턴(WP4)과 전기적으로 연결될 수 있다. 또한, 제2 접촉패드(CP2)는 칩부품(20)과 절연기판(110) 사이의 영역에도 형성될 수 있다.
또한, 제2 접촉패드(CP2)와 제2 외부단자(12)는 제3 비아(V3)에 의하여 전기적으로 연결될 수 있다. 여기서, 제3 비아(V3)는 절연기판(110)과 접착부재(111)를 관통하며, 통상적인 레이저 비아 가공법으로 구현될 수 있다.
이에 따라, 칩부품(20)과 전자부품(10")이 제2 솔더볼(SB2), 제2 접촉패드(CP2) 및 제3 비아(V3) 를 거쳐 매우 짧은 경로로 직접 연결될 수 있게 되며, 그 결과, 칩부품(20)과 전자부품(10") 사이의 신호전송 속도가 상당히 향상될 수 있다.
또한, 제2 접촉패드(CP2)와 제2 외부단자(12)가 제3 비아(V3)에 의하여 직접 연결됨에 따라 동일한 도전재료, 예컨데 Cu-Cu 연결 등으로 신호전송경로가 구현될 수 있으므로, 인터커넥션(interconnection) 특성이 더 향상될 수 있다.
한편, 본 실시예에 따른 전자부품 내장기판(700)은 전자부품(10")과 접착부재(111)가 접촉됨에 있어서 다수의 제2 외부단자(12)들이 개입되는 바, 소정의 흐름성을 갖는 재질로 접착부재(111)를 구현할 필요가 있으며, 일 예로써 에폭시(Epoxy) 계열의 칩 접착제가 접착부재(111)를 구현하는데 활용될 수 있다.
도 8은 본 발명의 다른 실시예에 따른 전자부품 내장기판(800)을 개략적으로 보인 단면도이다.
도 8을 참조하면, 본 실시예에 따른 전자부품 내장기판(800)은, 일면에 제1 외부단자(11)가 구비되고, 타면에 제2 외부단자(12)가 구비되되, 제1 외부단자(11)의 적어도 일부와 제2 외부단자(12)의 적어도 일부를 연결하는 스루 실리콘 비아(Through Silicon Via; TSV)가 구비된 전자부품(10")이 내장되고, 접착부재(111)와 절연기판(110) 사이에 구비되는 제1 금속패턴(112')들 각각이 제3 솔더볼(SB3)에 의하여 제2 외부단자(12)들과 각각 연결되는 점에서 전술한 실시예들과 차이가 있다.
즉, 도 5를 참조하여 전술한 실시예에서는 제1 금속패턴(112)이 제2 솔더볼(SB2)과 제2 접촉패드(CP2) 및 제3 비아(V3)를 통해서 칩부품(20)의 외부단자와 전기적으로 연결되도록 함으로써 제1 금속패턴(112)을 활용하여 배선을 분산할 수 있었다.
본 실시예에서는 여기서 한 걸음 더 나아가, 제1 금속패턴(112')들이 배선을 분산시킬 뿐만 아니라, 칩부품(20)과 전자부품(10")이 제2 솔더볼(SB2), 제2 접촉패드(CP2), 제3 비아(V3) 및 제1 금속패턴(112') 및 제3 솔더볼(SB3)을 거쳐 짧은 경로로 직접 연결될 수 있게 된다.
이에 따라, 칩부품(20)과 전자부품(10") 사이의 신호전송 속도가 현저하게 향상될 수 있는 것이다.
또한, 본 실시예에 따른 전자부품 내장기판(800)은 제1 금속패턴(112')들이 칩부품(20)과 전자부품(10")사이의 연결경로로써 활용됨과 동시에, 칩부품(20)의 외부단자가 많을 경우에도 제1 금속패턴(112')들을 활용하여 배선을 분산할 수 있다는 장점을 가진다.
다만, 본 실시예에 따른 전자부품 내장기판(800)은 제1 금속패턴(112')들과 제2 외부단자(12)가 제3 솔더볼(SB3)에 의하여 연결되므로, 도 7에 예시된 실시예에 비하여 인터커넥션 신뢰성이 약간 낮아질 수 있다.
또한, 제1 금속패턴(112')들 및 제2 외부단자(12)들이 미세화될수록, 더 작은 솔더볼을 이용하여 솔더링 과정을 수행해야 하므로 도 7에 예시된 실시예에 비하여 연결불량이 발생할 위험이 미세하게 증가할 수 있다.
한편, 본 실시예에 따른 전자부품 내장기판(800)에서는, 절연기판(110) 표면에 제1 금속패턴(112')들이 형성된 상태에서 접착부재(111)가 제1 금속패턴(112')들을 덮게 되며, 이에 따라, 접착부재(111)는 절연성을 확보하는 동시에 전자부품(10")을 고정하는 기능을 수행하게 된다.
따라서, 본 실시예에서는 접착부재(111)를 구현하기 위한 물질이 소정의 흐름성을 가질 필요가 있으며, 일 예로써 에폭시(Epoxy) 계열의 칩 접착제가 접착부재(111)를 구현하는데 활용될 수 있다.
도 9는 본 발명의 일실시예에 따른 전자부품 내장기판 제조방법을 설명하기 위한 공정단면도이다.
도 9를 참조하면, 제1 절연층(120)에 제2 개구부(O2)를 형성하여 스루비아(VT)를 구현할 수 있고, 제1 절연층(120)의 일면에 제1 배선패턴(WP1), 타면에 제4 배선패턴(WP4)을 형성하여 스루비아(VT)에 의하여 연결될 수 있음을 이해할 수 있을 것이다.
또한, 제1 절연층(120)에는 전자부품(10)을 수용하기 위한 캐비티(122)가 형성될 수 있다.
이때, 제4 배선패턴(WP4)을 덮는 제5 절연층(125)이 형성된 상태에서 캐비티(122)가 형성될 수도 있다. 이렇게 형성된 제5 절연층(125)은 절연기판(110)과 접촉될 수 있다.
한편, 제1 절연층(120)은 강성이 높은 재질로 이루어지는 코어기판일 수 있으며, 이하에서는 제1 절연층(120)을 코어기판으로 칭하기로 한다.
또한, 코어기판은 절연재 표면에 동박 등의 금속재(121)가 구비된 것일 수 있고, 일실시예로써, 동박적층판(Copper Clad Laminate ; CCL)을 코어기판으로 활용할 수 있다.
도 10a 내지 도 10i는 본 발명의 일실시예에 따른 전자부품 내장기판 제조방법을 설명하기 위한 공정단면도이다.
먼저, 도 10a를 참조하면, 절연기판(110)에 전자부품(10)이 배치될 수 있다.
이때, 전자부품(10)은 일면에 복수의 제1 외부단자(11)가 구비된 것일 수 있으며, 제1 외부단자(11)가 구비된 면에 대향되는 면이 절연기판(110)을 향하도록 결합될 수 있다.
또한, 전자부품(10)과 절연기판(110) 사이에는 접착부재(111)가 더 구비되어 전자부품(10)이 좀더 견고하게 결합되도록 할 수 있다.
또한, 절연기판(110) 표면에는 제1 금속패턴(112)이 형성되어 있는 상태에서 접착부재(111)가 제1 금속패턴(112)에 접촉되도록 할 수도 있다.
한편, 도 10a 내지 도 10f는 디테치 코어(DC)를 이용하여 디테치 코어(DC) 양면에서 전자부품 내장기판(100) 제조공정을 대칭적으로 수행될 수 있음을 예시하고 있다.
이렇게 디테치 코어(DC) 양면에서 제조공정을 수행할 경우, 제조공정에서 발생될 수 있는 휨 현상 감소에 유리하다.
다음으로, 도 10b를 참조하면, 캐비티(122)에 전자부품(10)이 삽입될 수 있도록 코어기판이 절연기판(110)에 결합된다.
다음으로, 도 10c를 참조하면, 코어기판 및 전자부품(10) 상에 절연재료(132')가 제공될 수 있으며, 이렇게 제공된 절연재료(132')는 코어기판, 제1 배선패턴(WP1), 전자부품(10) 및 제1 외부단자(11)를 덮는 제2 절연층(132)을 이루게 된다. 여기서 제공된 절연재료(132')는 전자부품(10)과 캐비티(122) 사이의 공간에도 충진될 수 있으며, 전자부품(10)을 더 견고하게 고정하는 기능을 수행할 수 있다.
또한, 절연재료(132')는 프리프레그(Prepreg ; PPG)일 수 있으며, 그 일면에 금속재가 구비된 것일 수 있다.
다음으로, 도 10d를 참조하면, 제2 절연층(132) 상에 제2 배선패턴(WP2)이 형성될 수 있다. 이때, 제2 배선패턴(WP2)이 제1 배선패턴(WP1) 및 제1 외부단자(11)와 전기적으로 연결될 수 있도록 제1 비아(V1)가 구비될 수 있다.
다음으로, 도 10e은 제3 절연층(133) 및 제3 배선패턴(WP3)이 형성된 상태를 보인 공정단면도이고, 도 10f는 제4 절연층(134)이 형성된 상태를 보인 공정단면도이다.
도 10e 도 10f를 참조하면, 제2 절연층(132) 상에 적어도 하나의 빌드업층이 형성될 수 있음을 이해할 수 있을 것이다.
한편, 제4 절연층(134)이 형성된 상태에서 디테치 코어(DC)를 제거함으로써 디테치 코어(DC)의 상부에 위치하던 적층체 및 디테치 코어(DC)의 하부에 위치하던 적층체를 분리한 후 개별적인 공정이 수행될 수 있다.
다음으로, 도 10g를 참조하면, 빌드업층 외면에 접촉패드가 형성될 수 있다. 즉, 제4 절연층(134)의 외면에는 제1 접촉패드(CP1)가 형성되고, 절연기판(110)의 외면에는 제2 접촉패드(CP2)가 형성될 수 있다.
다음으로, 도 10h를 참조하면, 제1 접촉패드(CP1)의 일부를 노출시키면서 제1 접촉패드(CP1) 및 제4 절연층(134)을 덮는 제1 솔더레지스트(SR1)가 형성될 수 있다.
또한, 제2 접촉패드(CP2)의 일부를 노출시키면서 제2 접촉패드(CP2) 및 절연기판(110)을 덮는 제2 솔더레지스트(SR2)도 형성될 수 있다.
다음으로, 도 10i를 참조하면, 칩부품(20)이 더 구비되어 제2 접촉패드(CP2)를 통해 전기적으로 연결될 수 있다.
한편, 절연기판(110)은 제2 절연층(132)의 열팽창계수보다 큰 재질로 이루어지도록 하여, 전자부품(10)의 제1 외부단자(11)와 연결되는 배선들은 높은 배선밀도를 가지면서도 전자부품 내장기판 전체의 휨 현상은 감소되도록 하는 것이 바람직하다.
100 : 전자부품 내장기판 10 : 전자부품
11 : 제1 외부단자 12 : 제2 외부단자
20, 21, 22 : 칩부품 110 : 절연기판
111 : 접착부재 112 : 제1 금속패턴
120 : 제1 절연층 122 : 캐비티
125 : 제5 절연층 132 : 제2 절연층
133 : 제3 절연층 134 : 제4 절연층
WP1 : 제1 배선패턴 WP2 : 제2 배선패턴
WP3 : 제3 배선패턴 WP4 : 제4 배선패턴
CP1 : 제1 접촉패드 CP2 : 제2 접촉패드
SR1 : 제1 솔더레지스트 SR2 : 제2 솔더레지스트
SB1 : 제1 솔더볼 SB2 : 제2 솔더볼
SB3 : 제3 솔더볼
O1 : 제1 개구부 O2 : 제2 개구부
L1 : 제1 배선층 L2 : 제2 배선층
VT : 스루비아 DC : 디테치 코어
TSV : 스루 실리콘 비아

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  25. 제1 외부단자가 복수로 구비된 제1 면 및 상기 제1 면에 대향되고 제2 외부단자가 적어도 한 개 구비된 제2 면을 포함하는 전자부품;
    상기 제1 면 상에 구비되며 상기 제1 외부단자와 전기적으로 연결되는 제1 배선 및 제1 절연부를 포함하는 제1 배선층;
    상기 제2 면 상에 구비되며 상기 제2 외부단자와 전기적으로 연결되는 제2 배선 및 제2 절연부를 포함하는 제2 배선층;
    상기 전자부품의 제2 면에 접촉하는 접착부재;
    상기 접착부재의 외면에 구비되는 제1 금속패턴들;
    상기 제1 금속패턴들 각각에 일면이 접촉되는 적어도 하나의 비아; 및
    상기 비아의 타면에 접촉되는 제2 접촉패드;
    을 포함하며,
    상기 제2 외부단자의 수는 상기 제1 외부단자의 수 보다 적고,
    상기 제1 배선층의 층수 및 배선밀도 중 적어도 하나는 상기 제2 배선층의 층수 및 배선밀도 중 적어도 하나 보다 크며,
    상기 제1 절연부는 상기 제2 절연부 보다 열팽창계수가 낮은 물질로 이루어지고,
    상기 제1 금속패턴들 및 상기 제2 외부단자는 솔더볼에 의하여 전기적으로 연결되는 것을 특징으로 하는 전자부품 내장기판.
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