KR101139084B1 - 다층 프린트 기판 및 그 제조 방법 - Google Patents

다층 프린트 기판 및 그 제조 방법 Download PDF

Info

Publication number
KR101139084B1
KR101139084B1 KR1020110028869A KR20110028869A KR101139084B1 KR 101139084 B1 KR101139084 B1 KR 101139084B1 KR 1020110028869 A KR1020110028869 A KR 1020110028869A KR 20110028869 A KR20110028869 A KR 20110028869A KR 101139084 B1 KR101139084 B1 KR 101139084B1
Authority
KR
South Korea
Prior art keywords
wiring layer
flexible wiring
printed circuit
circuit board
layer
Prior art date
Application number
KR1020110028869A
Other languages
English (en)
Other versions
KR20110128227A (ko
Inventor
료 가나이
?이치 기쿠치
나오키 나카무라
시게루 스기노
기요유키 하타나카
노부오 다케토미
Original Assignee
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤 filed Critical 후지쯔 가부시끼가이샤
Publication of KR20110128227A publication Critical patent/KR20110128227A/ko
Application granted granted Critical
Publication of KR101139084B1 publication Critical patent/KR101139084B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10681—Tape Carrier Package [TCP]; Flexible sheet connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/06—Lamination
    • H05K2203/063—Lamination of preperforated insulating layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1461—Applying or finishing the circuit pattern after another process, e.g. after filling of vias with conductive paste, after making printed resistors
    • H05K2203/1469—Circuit made after mounting or encapsulation of the components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4688—Composite multilayer circuits, i.e. comprising insulating layers having different properties
    • H05K3/4691—Rigid-flexible multilayer circuits comprising rigid and flexible layers, e.g. having in the bending regions only flexible layers

Abstract

본 발명은 다층 프린트 기판의 배선 패턴을 반도체 장치의 단자 위치에 따라 제한되지 않고 고밀도로 설계할 수 있는 다층 프린트 기판 및 그 제조 방법을 제공하는 것을 과제로 한다.
단부가 자유단인 플렉시블 배선층(14b)을 포함하는 반도체 패키지(1)가 내장되고, 플렉시블 배선층(14b)이 프린트 기판의 내층 배선층(25)과 전기적으로 접속되는 다층 프린트 기판(2)을 제공한다.

Description

다층 프린트 기판 및 그 제조 방법{MULTILAYER PRINTED CIRCUIT BOARD AND METHOD OF MAKING SAME}
본 출원에 개시되는 기술은 다층 프린트 기판 및 그 제조 방법에 관한 것이다.
최근, 전자 기기의 소형화의 흐름에 따라, 그것을 실현하기 위해 전자 기기의 구성 요소의 공간 절약화가 요구되고 있다. 관련 기술로서, 반도체 내장 모듈을 내장하고, 반도체 칩으로부터 직접 돌기형 전극을 통해 도통을 취하는 구조가 알려져 있다(특허문헌 1). 또, 반도체 패키지를 개재하여 상하로 배치되어 있는 회로 기판 사이를 접속한 구조가 알려져 있다(특허문헌 2).
일본 특허 공개 제2005-39227호 공보 일본 특허 공개 제2004-363566호 공보
반도체 칩에 관해서도, 더욱 더 소형화되는 것과 입출력 신호가 증가하는 것에 대응하기 위해, 전극의 미세화 및 피치의 협소화가 요구되고 있다. 여기에 영향을 받아, 실장 기판측의 전극도 미세화되고, 피치도 협소화되고 있다. 이 때문에, 실장 기판의 배선 밀도가 높아지고, 제조면에서 난이도가 높아지는 결과, 수율이 저하되는 경우도 있다. 그러나, 전술한 종래 기술의 경우, 실장 기판의 배선에서의 구조적 요인으로 인해 고밀도화에 제한이 있다.
본 명세서에 개시되는 기술은 전술한 문제점을 해결하기 위해 이루어진 것이다. 실장 기판의 단자부를 포함하는 배선을, 종래 기술의, 특히 단자 배치 위치에 관한 구조적 요인으로부터 제한을 받지 않고 반도체 패키지의 배선 영역을 확대하여 설계할 수 있는 다층 프린트 기판 및 그 제조 방법을 제공하는 것을 목적으로 한다.
전술한 문제를 해결하기 위해, 본 발명의 일 양태인 내층 배선층을 구비하는 다층 프린트 기판은 단부가 자유단인 플렉시블 배선층을 포함하는 반도체 패키지가 내장되고, 상기 플렉시블 배선층이 상기 내층 배선층과 전기적으로 접속된다.
실장 기판의 배선 패턴 사양(라인폭, 라인 간극, 패드의 크기, 패드 간 거리 등)을 재배선 구조의 리지드부의 면적에 의해 제한되지 않고 설계할 수 있다.
도 1은 제1 실시형태에 따른 반도체 패키지의 단면도이다.
도 2는 제2 실시형태에 따른 프린트 기판의 단면도이다.
도 3은 제3 실시형태에 따른 프린트 기판의 단면도이다.
도 4는 제4 실시형태에 따른 프린트 기판의 단면도이다.
도 5는 제5 실시형태에 따른 프린트 기판의 제조 방법에서의 공정도이다.
도 6은 제5 실시형태에 따른 프린트 기판의 제조 방법에서의 공정도이다.
도 7은 제5 실시형태에 따른 프린트 기판의 제조 방법에서의 공정도이다.
도 8은 제5 실시형태에 따른 프린트 기판의 제조 방법에서의 플렉시블 배선층을 절연층에 배치했을 때의 평면 사시도이다.
도 9는 제6 실시형태에 따른 프린트 기판의 제조 방법에서의 공정도이다.
도 10은 제6 실시형태에 따른 프린트 기판의 제조 방법에서의 공정도이다.
도 11은 제6 실시형태에 따른 프린트 기판의 제조 방법에서의 공정도이다.
도 12는 제6 실시형태에 따른 프린트 기판의 제조 방법에서의 공정도이다.
이하, 본 발명의 실시형태에 관해 도면을 참조하면서 설명한다.
(반도체 장치)
도 1은 제1 실시형태에 따른 반도체 장치(반도체 패키지)(1)의 단면도이다. 도 1에 나타낸 바와 같이, 반도체 패키지(1)는 반도체 칩(11), 리지드(rigid) 배선층(12), 단자(13) 및 플렉시블 배선층(14)을 갖는다. 본 실시형태에서, 리지드 배선층(12) 및 플렉시블 배선층(14)은 후술하는 리지드ㆍ플렉스 기판을 구성한다. 본 실시형태에서, 반도체 칩(11)은 리지드 배선층(12) 상에 접속된다. 필요에 따라 반도체 칩은 반도체 칩 단체(單體)일 수도, 반도체 칩을 밀봉 수지로 밀봉한 구조를 채택할 수도 있다. 패키지 형태로는, 예를 들어 BGA(Ball Grid Array), CSP(Chip Size Package) 등을 들 수 있다. 여기서, 리지드 배선층(12)을 구성하는 절연층 및/또는 도체층과, 플렉시블 배선층(14)을 구성하는 절연층 및 도체층이 서로 적층되어, 리지드ㆍ플렉스 기판을 이룬다. 이하에, 각 구성에 관해 설명한다.
리지드 배선층(12)은 반도체 칩(11)과 접속되고, 후술하는 반도체 내장 프린트 기판과 접속하기 위한 패키지 기판이다. 도 1에 나타낸 바와 같이, 리지드 배선층(12)의 절연층과 평행하는 일면에 반도체 칩(11)을 가지며, 다른 면에 복수의 단자(13)를 갖는다. 리지드 배선층(12)은 도체층(도시하지 않음)과 절연층(도시하지 않음)으로 구성되어 있고, 플렉시블 배선층(14)의 도체층 또는 절연층과 교대로 적층됨으로써, 리지드ㆍ플렉스 기판을 구성한다. 리지드 배선층(12)의 절연층은 수지로 형성되고, 예를 들어 유리 에폭시 등의 딱딱한 재질로 형성된다. 리지드 배선층(12)에 복수의 도체층이 형성되는 경우는 리지드 배선층(12) 내부에, 상이한 도체층 간의 전기적 도통을 취하는 구조(도시하지 않음)를 갖고 있다. 또, 리지드 배선층(12)은 도체층의 단층 구조 또는 복수의 도체층이 적층된 다층 구조를 갖는다.
단자(13)는 리지드 배선층(12)의 표면에 형성되고, 리지드ㆍ플렉스 기판의 전극으로서 기능한다. 단자(13)는 후술하는 실장 기판과 접속하기 위한 단자이다. 또, 단자(13)는 리지드 배선층의 전극 패드에, 땜납볼 또는 금을 일례로 하는 금속 범프 등의 도전 구조를 부가한 것이어도 좋다.
플렉시블 배선층(14)도 도체층과 절연층으로 구성되어 있다. 플렉시블 배선층(14)에 형성되는 전극은 리지드 배선층(12)의 단자(13)와 마찬가지로, 리지드ㆍ플렉스 기판의 전극으로서 기능한다. 플렉시블 배선층(14)은 도 1에 나타낸 바와 같이, 리지드 배선층(12) 중에 적층됨으로써, 리지드ㆍ플렉스 기판의 일부를 구성한다. 플렉시블 배선층(14)은 리지드 배선층(12)의 측면(측부)에서 외측으로 연장 형성되고(연장된 상태로 형성되고), 단부가 개방 상태(자유단)로 되어 있다. 또, 리지드 배선층(12)이 절연층만으로 형성되고, 플렉시블 배선층(14)이 도체층의 단층 구조인 경우, 리지드 배선층(12)의 절연층 사이에 플렉시블 배선층(14)이 끼워져, 리지드ㆍ플렉스 기판은 전체적으로 단층 구조를 구성한다. 또, 반도체 칩(11)이 탑재되는 일면과 직교하는 면을 리지드 배선층(12)의 측면으로서 나타낸다. 이 때문에, 플렉시블 배선층(14)은 도 1에 나타낸 바와 같이, 반도체 칩(11)에서 외측으로 확대되어 연장 형성된다.
또, 플렉시블 배선층(14)은 도체층을 단층 또는 복수층으로 실현하는 구성이어도 좋다. 플렉시블 배선층(14)은 리지드 배선층(12)이 다층 구조인 경우, 리지드 배선층(12)의 다층 사이에 끼워진 상태로 적층되어 있다. 예를 들어, 도 1에 나타내는 2개의 플렉시블 배선층(14)이 일체적으로 형성되는 경우는, 플렉시블 배선층(14)의 대략 중앙부에서 리지드 배선층(12)의 절연층 사이에 끼워져 적층되는 구조이어도 좋다. 또한, 도 1의 2개의 플렉시블 배선층(14)이 서로 독립된 경우는, 리지드 배선층(12) 중에서 동일층 또는 상이한 층에 이격되어 적층되는 구조이어도 좋다. 즉, 이 플렉시블 배선층(14)은 서로 접촉은 하지 않고 상하로 겹치는 상태로 존재해도 좋다. 이러한 양태라 하더라도, 플렉시블 배선층의 일부는 리지드 배선층(12)의 측면으로부터 노출되어, 그 단부가 개방 상태가 되도록 연장 형성된다. 또, 「단부가 개방 상태로 되어 있다」란, 플렉시블 배선층(14)의 단부가 자유단이 되어, 굴곡 가능한 상태인 것을 나타낸다. 한편, 다른 플렉시블 배선층(14)은, 반도체 칩(11)을 탑재하는 양태로 배치되어도 좋다. 또, 도 1에 나타내는 상황을 예로 하여, 복수의 플렉시블 배선층(14)이 모두 리지드 배선층(12)의 외측으로 연장 형성되고, 그 단부가 개방 상태이어도 좋다. 플렉시블 배선층(14)과 리지드 배선층(12)의 적층 부분에는 층간 비아가 형성되어, 양자를 도통하는 구조를 채택하고 있다.
플렉시블 배선층(14)은 막두께 12～50 ㎛ 정도의 필름형 절연체와 막두께 12～50 ㎛ 정도의 도체박을 순차적으로 적층한 구조이어도 좋다. 필름형의 절연체로는, 예를 들어 폴리이미드 필름, 폴리에틸렌 필름 등을 들 수 있다. 이러한 재질을 이용한 플렉시블 배선층(14)은 반복 변형할 수 있기 때문에, 플렉시블 배선층(14)의 배치를 반복하여 검토할 수 있다. 또, 플렉시블 배선층(14)은 그 면적이 클수록 자유롭게 배치를 선택할 수 있지만, 반도체 장치(1) 자체의 크기를 고려하여 적절하게 조정해야 한다.
이상과 같이, 리지드ㆍ플렉스 기판은 플렉시블 배선층(14)의 단부가 개방되어 있기 때문에, 플렉시블 배선층(14)의 가동 범위 내에서라면, 반도체 장치(1)의 배선 영역을 넓힐 수 있다. 반도체 장치(1)의 단자수가 많아지는 경우라도, 이 반도체 장치(1)는 플렉시블 배선층(14)이 외부와 접속하는 단자의 기능을 갖기 때문에, 실장 요인이나 제조 요인 등 여러가지 제약이 있는 가운데 그 한계까지 반도체 장치(1)의 단자수를 자유롭게 선택할 수 있다. 또, 반도체 장치(1)의 단자수가 많아지는 경우라도, 플렉시블 배선층(14)이 외부와 접속하는 단자의 기능을 갖기 때문에, 리지드 배선층(12)의 단자(13)의 크기나 피치와 같은 배선 사양에 관해서도 여유를 부여할 수 있다. 따라서, 반도체 장치(1)는 단자의 다핀화나 배선의 미세화ㆍ피치 협소화에서의 형성 시의 어려움, 즉 제조면에서의 어려움을 회피하여, 용이하게 반도체가 내장된 다층 프린트 기판을 제조할 수 있다.
다음으로, 전술한 반도체 패키지(1)가 내장된 다층 프린트 기판(이하, 편의상 「프린트 기판」으로 칭함)을 도 2～도 4를 참조하여 설명한다. 도 2는 제2 실시형태에 따른 프린트 기판(2)의 단면도를 나타낸다. 또, 도 3은 제3 실시형태에 따른 프린트 기판(3)의 단면도를 나타낸다. 또, 도 4는 제4 실시형태에 따른 프린트 기판(4)의 단면도를 나타낸다. 도 2～도 4에 나타낸 바와 같이, 프린트 기판(2～4)은 각각 반도체 패키지(1), 단자 패드(21, 31, 41a 및 41b), 밀봉재(22, 32 및 42), 비아(24a, 24b, 24c, 24d, 34c 및 44c)를 갖는다. 이하에, 각 구성에 관해 설명한다.
단자 패드(21 및 31)는 도 2～도 3에 나타낸 바와 같이, 각각 반도체 패키지(1)의 내장 영역(29, 39)에 배치되고, 리지드 배선층(12)의 단자(13)와 예를 들어 납땜으로 접합된다. 또, 단자(41b)는 도 4에 나타낸 바와 같이, 반도체 패키지(1)의 내장 영역(52)에 배치되고, 리지드 배선층(12)으로부터 연장 형성된 플렉시블 배선층(14b)과 예를 들어 이방성 도전성 접착제로 접합된다. 단자(41a)는 도 4에 나타낸 바와 같이, 반도체 패키지(1)의 내장 영역(52) 외의 영역(51)에 배치되고, 반도체 패키지(1)의 플렉시블 배선층(14a)과 예를 들어 이방성 도전성 접착제로 접합된다. 밀봉재(22, 32 및 42)는 각각, 반도체 패키지(1)를 밀봉하고, 절연층(23, 33 및 43)에 둘러싸여 있다. 밀봉재(22, 32 및 42)로는, 예를 들어, 에폭시 수지 재료, 열경화성 수지 재료, 열가소성 수지 재료 등을 들 수 있다. 또, 절연층(23, 33 및 43)으로는, 예를 들어 수지나 프리프레그 등을 들 수 있다. 내장 영역(29, 39, 52)의 위쪽에 배치되는 절연층(28, 38 및 48)은, 예를 들어 수지나 프리프레그, 수지 코팅된 구리 호일(Resin-Coated Copper foil)을 이용할 수 있다. 또, 이 절연층(23, 33, 43, 28, 38 및 48)을 형성하는 재료를 그대로, 또는 수지 부분의 유입을 이용하여, 밀봉재(22, 32 및 42)로서 이용해도 좋다. 비아(24a) 등에 관해서는 후술한다. 이하에, 각각의 반도체 내장 프린트 기판(2～4)에 관해 설명한다.
제2 실시형태에 따른 프린트 기판(2)은 플렉시블 배선층(14)의 하나[이하, 적절하게 「제1 플렉시블 배선층(14a)」으로 칭함]가 절연층(23) 상에 배치되고, 다른 하나[이하, 적절하게 「제2 플렉시블 배선층(14b)」으로 칭함]가 반도체 칩(11) 상에 배치된다. 제1 플렉시블 배선층(14a)은 비아(24a 및 24b)를 통해 각각 내층 배선층(25) 및 표층 배선층(26)과 접속된다. 제2 플렉시블 배선층(14b)은 반도체 칩(11) 상에 배치되기 때문에 밀봉재(22)로 밀봉되어 버린다. 이 때문에, 제2 플렉시블 배선층(14b)은 밀봉재(22)를 관통하는 비아(24c)를 통해 내층 배선층(25)과 접속되고, 비아(24d)를 통해 표층 배선층(26)과 접속된다. 내층 배선층(25)은 내장 영역(29)의 아래쪽에 배치되는 절연층(27)에 설치되어 있는 반도체 패키지(1) 이외의 소자 등(도시하지 않음)과도 접속된다. 프린트 기판(2)은 비아(24c)와 반도체 칩(11)의 거리가 가까워, 반도체 칩(11)으로부터의 열을 비아(24c 및 24d) 등을 통해 외부로 방출시킬 수 있기 때문에, 반도체 칩(11)의 방열성도 우수하다.
제3 실시형태에 따른 프린트 기판(3)에서는, 제1 플렉시블 배선층(14a)을 절연층(33) 상에 배치한다. 그리고, 제2 플렉시블 배선층(14b)의 일부를 밀봉재로부터 노출시킨 상태로, 반도체 패키지(1)를 밀봉재(32)로 밀봉한다. 그리고, 제2 플렉시블 배선층(14b)을 밀봉재(32) 상에 배치한다. 절연층(38)을 배치한 후, 비아(34c), 내층 배선층(35 및 36)을 형성하고, 제1 플렉시블 배선층(14a) 및 제2 플렉시블 배선층(14b)과 내층 배선층(35 및 36)을 각각 접속한다. 제2 플렉시블 배선층(14b) 이외의 배치는 제2 실시형태의 프린트 기판(2)과 동일한 구성이다. 이와 같이, 프린트 기판(3)은 반도체 칩(11)과 비아(34c)의 거리가 가까워, 반도체 칩(11)으로부터의 열이 밀봉재(32)를 통해 비아(34c)로부터 외부로 방열될 수도 있기 때문에, 반도체 칩(11)의 방열성도 우수하다. 또, 제1 플렉시블 배선층(14a) 및 제2 플렉시블 배선층(14b)의 배치에 따라서 비아(24a) 등의 배치를 결정할 수 있다. 이 때문에, 절연층(37)의 배선 사양에 구속되지 않고 용이하게 반도체 패키지(1)를 실장할 수 있다.
제4 실시형태에 따른 프린트 기판(4)에서는, 반도체 패키지(1)의 반도체 칩(11)이 내장 영역(52)의 아래쪽에 배치되는 절연층(47)과 마주보도록 배치된다. 이 때문에, 제2 플렉시블 배선층(14b)은 내장 영역(52)에 설치된 단자(41b)와 도전재(49)를 통해 접합된다. 또, 제1 플렉시블 배선층(14a)은 절연층(47) 상의 일부 영역(51)에 설치된 단자(41a)와 도전재(49)를 통해 접합된다. 여기서, 도전재(49)는 이방성 도전성 페이스트, 이방성 도전성 접착제, 이방성 도전 필름, 금속 범프, 땜납 등에 의해 전기적으로 접속이 이루어질 수 있다. 또, 리지드 배선층(12)은 비아(44c)를 통해 내층 배선층(45) 등과 접속된다.
이상과 같이, 제2～제4 실시형태에 따른 프린트 기판(2～4)은 반도체 패키지(1)가 플렉시블 배선층(14)을 갖기 때문에, 단자 위치에 따라 프린트 기판의 배선 패턴 설계가 제한되지 않는다. 또, 플렉시블 배선층(14)은 절연 개구부(도시하지 않음)가 있고, 그것이 단자로서 기능하므로, 단자(13)의 기능을 대체하는 작용을 갖고 있기 때문에 단자의 피치 협소화를 회피할 수 있다.
다음으로, 제5 실시형태에 따른 프린트 기판의 제조 방법에 관해 설명한다. 도 5～도 7은 본 실시형태에 따른 프린트 기판의 제조 공정을 나타내는 단면도이다.
우선, 도 5에 나타낸 바와 같이, 반도체 패키지(1)와 접속하는 단자 패드(21) 등, 배선 패턴을 절연층(27) 상에 형성한다. 단자(21)는 반도체 패키지(1)의 내장 영역(29)에 배치된다.
다음으로, 도 6에 나타낸 바와 같이, 반도체 패키지(1)의 단자(13)를 단자 패드(21)에 위치 맞춤하여, 반도체 패키지(1)를 절연층(27) 상에 탑재한다. 이어서, 반도체 패키지(1)를 납땜 등으로 실장한다. 그리고, 반도체 패키지(1)의 주위에 절연층(23)을 형성하고, 제1 플렉시블 배선층(14a)을 절연층(23) 상에 배치하고, 제2 플렉시블 배선층(14b)을 반도체 칩(11) 상에 배치한다. 도 8은 본 실시형태에 따른 반도체 패키지(1)의 제1 플렉시블 배선층(14a)을 절연층(23) 상에 배치했을 때의 상면 사시도이다. 도 8의 A-A 단면도가 도 6이다. 도 6에 나타낸 바와 같이, 제1 플렉시블 배선층(14a)을 절연층(23) 상에 배치하고, 제2 플렉시블 배선층(14b)을 반도체 칩(11) 상에 배치한다. 이와 같이, 제1 플렉시블 배선층(14a)은 가동 범위 내에서라면 배치 장소에 한정되지 않기 때문에, 내장 영역(29)의 배선 패턴 설계를 제한하지 않는다.
마지막으로, 도 7에 나타낸 바와 같이, 내장 영역(29)의 반도체 패키지(1)를 밀봉재(22)로 밀봉한다. 밀봉재(22) 대신, 전술한 바와 같이 절연층(28)의 적층 공정 시의 수지 유입을 이용하여, 유입 수지를 밀봉재(22)로 하는 방법도 있다. 그리고, 밀봉재(22), 절연층(23), 제1 플렉시블 배선층(14a) 상면에 절연층(28)을 적층하고, 절연층 상에는 구리막(도시하지 않음)을 형성한다. 이 구리막(도시하지 않음)에 마스크(도시하지 않음)를 설치하고, 패터닝 처리에 의해 내층 배선층(25)을 형성한다. 그 후, 제1 플렉시블 배선층(14a)의 단자(도시하지 않음) 상의 절연층(28) 및 내층 배선층(25)에 레이저로 구멍을 형성하고, 구리 도금 처리에 의해 비아(24a 및 24b)를 형성한다. 이와 동시에, 레이저로 제2 플렉시블 배선층(14b)의 단자(도시하지 않음) 상의 밀봉재(22), 절연층(28) 및 내층 배선층(25)에 구멍을 형성하고, 구리 도금 처리에 의해 레이저 비아(24c 및 24d)를 형성한다. 마지막으로, 전술한 내층 배선층(25)과 동일한 공정을 거쳐 표층 배선층(26)을 형성한다. 전술한 레이저 구멍이 있는 부분에 구리 도금을 하여 도통을 확보하는 방법 대신에, 예를 들어 레이저 구멍이 있는 부분에 도전성 페이스트를 매립함으로써 도통을 확보하는 방법이나, 또 구리막 상에 금속 범프를 형성한 후 그 범프로 절연층(28)을 관통시킴으로써 플렉시블 배선층(14a 및 14b)과 내층 배선층(25)의 도통을 확보하는 방법도 있어, 제조 상황에 따라서 최적의 방법을 선택할 수 있다.
다음으로, 제6 실시형태에 따른 프린트 기판의 제조 방법에 관해 설명한다. 도 9～도 12는 본 실시형태에 따른 프린트 기판의 제조 방법을 나타내는 공정도이다. 제5 실시형태와 동일한 공정에 관해서는 설명을 생략한다.
우선, 도 9에 나타낸 바와 같이, 제1 플렉시블 배선층(14a)과 접속하는 단자 패드(41a) 및 제2 플렉시블 배선층(14b)과 접속하는 단자(41b) 등의 배선 패턴이 절연층(47) 상에 형성된다. 선택된 실장 방법의 필요성에 따라 제1 영역(51) 및 제2 영역(내장 영역)(52)에 이방성 도전성 페이스트, 도전성 접착제, 이방성 도전 필름, 땜납 페이스트 등을 미리 배치해 둔다.
다음으로, 도 10에 나타낸 바와 같이, 본 실시형태에서는, 반도체 패키지(1)의 리지드 배선층을 위로 향하게 하여, 즉 리지드 배선층의 전극(400)을 위로 향하게 하여 탑재한다. 이 때, 반도체 패키지(1)의 제2 플렉시블 배선층(14b)을 반도체 칩(11) 상에 감아서 배치한다. 그리고, 제2 플렉시블 배선층(14b)의 도체부(도시하지 않음)와 단자 패드(41b)를 접속하여 도통한다. 또, 제1 플렉시블 기판(14a)을 제1 영역(51)에 배치하고, 제1 플렉시블 배선층(14a)의 도체부(도시하지 않음)와 단자(41a)를 전기적으로 접속하여 도통한다. 이와 같이 배치된 반도체 패키지(1)는 도 10에 나타낸 바와 같이, 반도체 칩(11)이 아래쪽으로 향하여 절연층(47)과 마주보게 된다. 또, 제1 플렉시블 배선층(14a) 및 제2 플렉시블 배선층(14b)을 각각 이방성 도전성 접착제 등으로 단자 패드(41a 및 41b)에 실장한다. 도전재(49)의 전기적 접속을 의도하지 않는 부분은 절연성을 유지해도 좋다.
다음으로, 도 11에 나타낸 바와 같이, 반도체 패키지(1)가 노출되도록, 반도체 패키지(1)의 주위에 절연층(43)을 형성한다. 마지막으로, 도 12에 나타낸 바와 같이, 반도체 패키지(1)를 밀봉재(42)로 밀봉하고, 제5 실시형태와 동일한 공정에서 절연층(48), 비아, 내층 배선층(45 및 46)을 순차적으로 형성한다.
이상과 같이, 본 실시형태에 따른 프린트 기판의 제조 방법은 제1 영역(51)에 단자 패드(41a)가 미리 설치되어 있는 경우라도, 제1 플렉시블 배선층(14a)의 가동 범위 내에서라면, 용이하게 반도체 패키지(1)를 실장할 수 있다. 또, 제1 영역(51)에 제1 플렉시블 배선층(14a)을 배치하지 않고, 절연층(43, 48) 사이에 제1 플렉시블 배선층(14a)을 배치하는 경우는 제5 실시형태와 동일하게 제조한다. 그 경우도 제1 플렉시블 기판(14a)과 내층 배선층(45) 사이에 필요에 따라 비아를 형성할 수 있다.
본 실시형태에 따른 반도체 패키지(1)에서는, 리지드 배선층(12)의 2개의 측면에 제1 플렉시블 배선층(14a) 및 제2 플렉시블 배선층(14b)을 접속하고 있지만, 전극(400)이 다수 필요한 경우에는, 리지드 배선층(12)의 어느 측면에서도 플렉시블 배선층(14)을 연장하여 형성해도 좋다. 이러한 양태에서는, 접속 핀의 개수가 증가하는 상황에서도 전극(400)의 피치 협소화를 억제할 수 있다. 또, 리지드 배선층(12)의 하나의 측면에 복수의 플렉시블 배선층(14)을 배치해도 좋다. 이와 같이, 플렉시블 배선층(14)을 배치하는 장소나 개수는 제1 영역(51)의 배선 패턴을 고려하여, 적절하게 선택될 수 있다.
여기서 설명한 프린트 기판(1～3)(도 2～도 4)은 일례이며, 설계 사양에 따라서 적절하게, 이들 구조를 조합한 상태로 실시하는 등을 취사 선택할 수 있다.
본 실시형태에 따른 프린트 기판(1～3)(도 2～도 4)은 표층에 전자부품, 커넥터, 소켓, 냉각 구조 등 필요한 기능을 탑재하고, 이들을 일체로 전기적으로 기능시킬 수도 있다(도시하지 않음).
본 실시형태에 따른 프린트 기판은 PC, 휴대 전화나 디지털 카메라 등의 전자 기기에 적용할 수 있다.
이상, 실시형태에 의하면, 이하의 부기로 나타내는 기술적 사상이 개시되어 있다.
(부기 1)
내층 배선층을 구비하는 다층 프린트 기판으로서, 단부가 자유단인 플렉시블 배선층을 포함하는 반도체 패키지가 내장되고, 상기 플렉시블 배선층이 상기 내층 배선층과 전기적으로 접속되는 다층 프린트 기판.
(부기 2)
상기 플렉시블 배선층은 상기 반도체 패키지의 내장 영역에서 외측으로 연장된 상태로 상기 내층 배선층과 전기적으로 접속되는 것인 부기 1에 기재된 프린트 기판.
(부기 3)
상기 플렉시블 배선층의 일부는 상기 반도체 패키지의 표면에 밀착되어 있고, 관통 비아를 통해 상기 내층 배선층과 접속되는 것인 부기 1에 기재된 프린트 기판.
(부기 4)
상기 플렉시블 배선층의 일부는 밀봉재를 통해 상기 반도체 패키지의 표면에 배치되고, 상기 내층 배선층과 직접 접속되는 것인 부기 1에 기재된 프린트 기판.
(부기 5)
상기 플렉시블 배선층의 일부는 상기 반도체 패키지의 내장 영역에서 외측에 설치되는 단자 패드에 도전재에 의해 접속되는 것인 부기 1에 기재된 프린트 기판.
(부기 6)
내층 배선층을 갖는 다층 프린트 기판의 제조 방법으로서,
표면에 도전 패드가 형성되는 내층 기판 상에, 단부가 자유단인 플렉시블 배선층을 포함하는 반도체 패키지를 상기 도전 패드에 위치 맞춤하여 탑재하는 공정과,
상기 반도체 패키지의 주위에 절연층을 형성하는 공정과,
상기 플렉시블 배선층을 상기 절연층 상에 형성되는 내층 배선층과 전기적으로 접속하는 공정을 포함하는 것을 특징으로 하는 다층 프린트 기판의 제조 방법.
(부기 7)
상기 플렉시블 배선층의 일부를, 상기 반도체 패키지의 표면에 밀착하여 배치하고, 관통 비아를 통해 상기 내층 배선층과 접속하는 부기 6에 기재된 다층 프린트 기판의 제조 방법.
(부기 8)
상기 플렉시블 배선층의 일부를, 밀봉재를 통해 상기 반도체 패키지의 표면에 배치하는 부기 6에 기재된 다층 프린트 기판의 제조 방법.
(부기 9)
상기 플렉시블 배선층의 일부를 상기 반도체 패키지의 내장 영역에서 외측에 설치되는 단자 패드에 도전재로 접속하는 부기 6에 기재된 다층 프린트 기판의 제조 방법.
1 : 반도체 장치(반도체 패키지) 2～4 : 프린트 기판
11 : 반도체 칩 12 : 리지드 배선층
13, 21, 31, 41a 및 41b : 단자 14(14a 및 14b) : 플렉시블 배선층
22, 32 및 42 : 밀봉재 23, 33 및 43 : 절연층
24a～24d, 34c 및 44c : 비아 25, 35, 36, 45 및 46: 내층 배선층
26 : 표층 배선층 27, 37 및 47 : 절연층
28, 38 및 48 : 절연층
29, 39 및 52 : 반도체 패키지가 실장되는 내장 영역
49 : 도전재 51 : 제1 영역

Claims (6)

  1. 내층 배선층을 구비하는 다층 프린트 기판에 있어서,
    단부가 자유단인 플렉시블 배선층을 포함하는 반도체 패키지가 내장되고,
    상기 플렉시블 배선층은 상기 내층 배선층과 전기적으로 접속되는 것을 특징으로 하는 다층 프린트 기판.
  2. 제1항에 있어서, 상기 플렉시블 배선층은 상기 반도체 패키지의 내장 영역에서 외측으로 연장된 상태로 상기 내층 배선층과 전기적으로 접속되는 것을 특징으로 하는 다층 프린트 기판.
  3. 제1항에 있어서, 상기 플렉시블 배선층의 일부는 상기 반도체 패키지의 표면에 밀착되고, 관통 비아를 통해 상기 내층 배선층과 접속되는 것을 특징으로 하는 다층 프린트 기판.
  4. 제1항에 있어서, 상기 플렉시블 배선층의 일부는 밀봉재를 통해 상기 반도체 패키지의 표면에 배치되고, 상기 내층 배선층과 직접 접속되는 것을 특징으로 하는 다층 프린트 기판.
  5. 제1항에 있어서, 상기 플렉시블 배선층의 일부는 상기 반도체 패키지의 내장 영역에서 외측에 설치되는 단자 패드에 도전재에 의해 접속되는 것을 특징으로 하는 다층 프린트 기판.
  6. 내층 배선층을 갖는 다층 프린트 기판의 제조 방법에 있어서,
    표면에 도전 패드가 형성되는 내층 기판 상에, 단부가 자유단인 플렉시블 배선층을 포함하는 반도체 패키지를 상기 도전 패드에 위치 맞춤하여 탑재하는 공정과,
    상기 반도체 패키지의 주위에 절연층을 형성하는 공정과,
    상기 플렉시블 배선층을 상기 절연층 상에 형성되는 내층 배선층과 전기적으로 접속하는 공정
    을 포함하는 것을 특징으로 하는 다층 프린트 기판의 제조 방법.
KR1020110028869A 2010-05-21 2011-03-30 다층 프린트 기판 및 그 제조 방법 KR101139084B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2010-117011 2010-05-21
JP2010117011A JP2011243897A (ja) 2010-05-21 2010-05-21 多層プリント基板及びその製造方法

Publications (2)

Publication Number Publication Date
KR20110128227A KR20110128227A (ko) 2011-11-29
KR101139084B1 true KR101139084B1 (ko) 2012-06-01

Family

ID=44309434

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110028869A KR101139084B1 (ko) 2010-05-21 2011-03-30 다층 프린트 기판 및 그 제조 방법

Country Status (6)

Country Link
US (1) US20110286188A1 (ko)
EP (1) EP2389049B1 (ko)
JP (1) JP2011243897A (ko)
KR (1) KR101139084B1 (ko)
CN (1) CN102256435A (ko)
TW (1) TW201206267A (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104051405A (zh) * 2013-03-11 2014-09-17 欣兴电子股份有限公司 嵌埋有电子组件的线路板结构及其制法
CN104640350B (zh) * 2013-11-11 2018-04-20 日月光半导体制造股份有限公司 电路板模块
KR20170026676A (ko) 2015-08-26 2017-03-09 에스케이하이닉스 주식회사 슬라이딩 상호 연결 배선 구조를 포함하는 플렉서블 소자
JP2018098487A (ja) 2016-12-14 2018-06-21 株式会社村田製作所 半導体モジュール
US10410963B1 (en) 2018-06-07 2019-09-10 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Deformed layer for short electric connection between structures of electric device
JP7211267B2 (ja) 2019-05-29 2023-01-24 株式会社デンソー 半導体パッケージの製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004363566A (ja) 2003-05-14 2004-12-24 Matsushita Electric Ind Co Ltd 電子部品実装体及びその製造方法
JP2005039227A (ja) 2003-07-03 2005-02-10 Matsushita Electric Ind Co Ltd 半導体内蔵モジュールとその製造方法
JP2008034588A (ja) 2006-07-28 2008-02-14 Dainippon Printing Co Ltd 多層プリント配線板及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3105089B2 (ja) * 1992-09-11 2000-10-30 株式会社東芝 半導体装置
US5426263A (en) * 1993-12-23 1995-06-20 Motorola, Inc. Electronic assembly having a double-sided leadless component
JP3408375B2 (ja) * 1995-06-20 2003-05-19 新光電気工業株式会社 半導体装置
US6940729B2 (en) * 2001-10-26 2005-09-06 Staktek Group L.P. Integrated circuit stacking system and method
US7141874B2 (en) * 2003-05-14 2006-11-28 Matsushita Electric Industrial Co., Ltd. Electronic component packaging structure and method for producing the same
JP4536430B2 (ja) * 2004-06-10 2010-09-01 イビデン株式会社 フレックスリジッド配線板
WO2006043388A1 (ja) * 2004-10-21 2006-04-27 Matsushita Electric Industrial Co., Ltd. 半導体内蔵モジュール及びその製造方法
JP5098313B2 (ja) * 2006-12-06 2012-12-12 凸版印刷株式会社 配線基板
US20100155109A1 (en) * 2008-12-24 2010-06-24 Ibiden Co., Ltd. Flex-rigid wiring board and method for manufacturing the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004363566A (ja) 2003-05-14 2004-12-24 Matsushita Electric Ind Co Ltd 電子部品実装体及びその製造方法
JP2005039227A (ja) 2003-07-03 2005-02-10 Matsushita Electric Ind Co Ltd 半導体内蔵モジュールとその製造方法
JP2008034588A (ja) 2006-07-28 2008-02-14 Dainippon Printing Co Ltd 多層プリント配線板及びその製造方法

Also Published As

Publication number Publication date
KR20110128227A (ko) 2011-11-29
EP2389049A1 (en) 2011-11-23
CN102256435A (zh) 2011-11-23
US20110286188A1 (en) 2011-11-24
TW201206267A (en) 2012-02-01
JP2011243897A (ja) 2011-12-01
EP2389049B1 (en) 2013-03-06

Similar Documents

Publication Publication Date Title
JP5195422B2 (ja) 配線基板、実装基板及び電子装置
US8238109B2 (en) Flex-rigid wiring board and electronic device
JPWO2007043639A1 (ja) プリント配線基板及びプリント配線基板の製造方法
KR101139084B1 (ko) 다층 프린트 기판 및 그 제조 방법
JP6745770B2 (ja) 回路基板
JP2018046297A (ja) 回路基板
JP5788166B2 (ja) 接続端子構造及びその製造方法、並びにソケット
JP2009141169A (ja) 半導体装置
JP2009289802A (ja) 電子部品内蔵モジュール及びその製造方法
JP5462450B2 (ja) 部品内蔵プリント配線板及び部品内蔵プリント配線板の製造方法
KR101477818B1 (ko) 배선 회로 기판 및 그 제조 방법
JP2019040902A (ja) 回路基板
JP2009135391A (ja) 電子装置およびその製造方法
KR101701380B1 (ko) 소자 내장형 연성회로기판 및 이의 제조방법
US20040256715A1 (en) Wiring board, semiconductor device and process of fabricating wiring board
JP6639934B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
KR100923542B1 (ko) 이형재를 이용한 임베디드 반도체 패키지 장치 및 그 제조 방법
JP2010040721A (ja) 半導体モジュール、半導体装置、携帯機器、半導体モジュールの製造方法および半導体装置の製造方法
JP4942452B2 (ja) 回路装置
JP2006049762A (ja) 部品内蔵基板及び部品内蔵基板の製造方法
JP2017157642A (ja) 実装構造及びモジュール
JP2006202870A (ja) 立体的電子回路モジュールとその製造方法およびそれらを用いた電子装置
JP2006339276A (ja) 接続用基板及びその製造方法
JP5583815B1 (ja) 多層配線基板及びその製造方法
US11540396B2 (en) Circuit board structure and manufacturing method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee