KR101420543B1

KR101420543B1 - 다층기판

Info

Publication number: KR101420543B1
Application number: KR1020120158337A
Authority: KR
Inventors: 신이나; 이승은; 정율교; 이두환
Original assignee: 삼성전기주식회사
Priority date: 2012-12-31
Filing date: 2012-12-31
Publication date: 2014-08-13
Also published as: KR20140087742A; JP2014131017A; US20140182889A1; TWI495416B; TW201427527A; US9474167B2

Abstract

본 발명은 다층기판에 관한 것으로, 상부면에 미세패턴층이 형성되는 제2 절연층; 및 상기 미세패턴층의 패턴피치보다 큰 패턴피치를 갖는 회로패턴층이 상부면에 형성되며, 상기 제2 절연층과 다른 재료로 이루어지는 제3 절연층;을 포함하여, 내부 배선의 미세화 및 집적도 향상이 가능한 동시에, 워피지 문제도 개선될 수 있다.

Description

다층기판{MULTILAYERED SUBSTRATE}

본 발명은 다층기판에 관한 것이다.

전자기기의 경량화, 소형화, 고속화, 다기능화, 고성능화 추세에 대응하기 위하여 인쇄회로기판(Printed Circuit Board ; PCB)에 복수의 배선층을 형성하는 이른바 다층기판 기술들이 개발되었으며, 더 나아가, 능동소자나 수동소자 등의 전자부품을 다층기판 내부에 내장하는 기술도 개발되었다.

예컨데, 특허문헌1에는 캐비티에 전자부품을 삽입하고, 복수의 층으로 이루어진 인쇄회로기판 및 그 제조방법이 개시되어 있다.

한편, 다층기판 분야에서 중요한 과제 중 한 가지로써, 내장된 전자부품이 전압 또는 전류를 포함하는 신호를 외부의 회로나 다른 디바이스들과 효율적으로 송수신할 수 있도록 하는 것을 들 수 있다.

또한, 최근 전자부품의 고성능화, 전자부품 및 전자부품 내장기판의 소형화, 박형화 추세가 심화됨에 따라, 더 얇고 좁은 기판에 소형 전자부품을 내장하고 이 전자부품의 외부전극을 외부와 연결시키기 위해서는 회로패턴의 집적도 향상도 필수적으로 수반되어야 한다.

한편, 전자부품 내장기판이 더 얇아짐에 따라 기판의 휨현상이 심각한 문제로 대두되고 있다. 이러한 휨 현상을 이른바 워피지(Warpage) 라고 칭하기도 하는데, 열팽창계수가 다른 다양한 물질로 전자부품 내장기판을 구성함에 따라 워피지가 심화되고 있다.

이러한 워피지를 감소시키기 위하여 종래에는 강성이 강한 재료로 절연층을 형성하는 방법을 적용하기도 했지만, 강성이 강한 재료 만으로 절연층을 구비한 경우 절연층 표면이 거칠기 때문에 절연층 상에 형성되는 배선패턴의 집적도를 향상시키는데 한계가 있었다.

미국특허공개공보 제2012-0006469호

본 발명의 일 목적은, 내부 배선의 집적도를 향상시키면서도 워피지가 감소된 다층기판을 제공하는 것이다.

상기와 같은 목적을 달성하기 위하여 창안된 본 발명의 일실시예에 다른 다층기판은, 상부면에 미세패턴층이 형성되는 제2 절연층; 및 상기 미세패턴층의 패턴피치보다 큰 패턴피치를 갖는 회로패턴층이 상부면에 형성되며, 상기 제2 절연층과 다른 재료로 이루어지는 제3 절연층;을 포함할 수 있다.

이때, 상기 제3 절연층은 상기 제2 절연층에 비하여 상기 다층기판의 외부면에 가깝게 배치되는 것이 바람직하다.

또한, 상기 제2 절연층은 상기 제3 절연층에 비하여 표면 거칠기가 작은 것이 바람직하다.

또한, 상기 제3 절연층은 유리섬유를 포함하는 물질로 이루어진 심재를 내부에 포함하는 것일 수 있다.

또한, 상기 제2 절연층은 폴리이미드로 이루어질 수 있다.

또한, 상기 제2 절연층은 필러를 포함할 수 있다.

또한, 상기 제2 절연층은 ABF로 이루어지고, 상기 제3 절연층은 PPG로 이루어질 수 있다.

또한, 상기 필러는 직경이 5um 미만인 것이 바람직하며, 편평도가 0.5 미만인 것이 바람직하다.

한편, 본 발명의 일실시예에 따른 다층기판은, 캐비티가 구비된 제1 절연층; 및 상기 캐비티에 적어도 일부가 삽입되고, 표면에 외부전극이 구비된 전자부품;을 더 포함하며, 상기 제2 절연층은 상기 제1 절연층 상에서 상기 전자부품을 커버하고, 상기 미세패턴층과 상기 외부전극은 비아에 의하여 직접 연결되는 것일 수 있다.

이때, 상기 제1 절연층 표면에는 도체패턴층이 더 구비되며, 상기 미세패턴층과 상기 도체패턴층은 비아에 의하여 직접 연결될 수 있다.

또한, 상기 제3 절연층은 상기 다층기판의 최외곽에 적어도 한 층으로 구비될 수 있다.

또한, 상기 제2 절연층은 상기 제1 절연층부터 상기 다층기판의 최외곽 방향으로 적어도 두 층으로 구비되는 것을 특징으로 하는 다층기판.

또한, 상기 제1 절연층은 금속재를 포함하는 메탈코어일 수 있다.

또한, 상기 미세패턴층의 패턴피치는 10um 이하이고, 상기 회로패턴층의 패턴피치는 15um 이상일 수 있다.

이때, 상기 미세패턴층의 선폭은 10um 이하이고, 상기 회로패턴층의 선폭은 15um 이상일 수 있다.

또한, 상기 미세패턴층은 세미-에디티브 공법(Semi Additive Process ; SAP)으로 형성되고, 상기 회로패턴층은 모디파이드 세미-에디티브 공법(Modified Semi Additive Process ; MSAP)으로 형성되는 것일 수 있다.

상기와 같이 구성된 본 발명은 내부 배선의 미세화 및 집적도 향상이 가능한 동시에, 워피지 문제도 개선될 수 있다는 유용한 효과를 제공한다.

도 1은 본 발명의 일실시예에 따른 다층기판을 개략적으로 예시한 단면도이다.
도 2는 본 발명의 일실시예에 따른 다층기판에서 제3 절연층을 개략적으로 보인 부분확대단면도이다.
도 3은 본 발명의 일실시예에 따른 다층기판에서 제2 절연층을 개략적으로 보인 부분확대단면도이다.
도 4는 본 발명의 다른 실시예에 따른 다층기판에서 제2 절연층을 개략적으로 보인 부분확대단면도이다.
도 5는 도 4에 예시한 제2 절연층에 미세패턴층을 형성할 때 발생되는 문제점을 설명하기 위한 부분확대 공정단면도이다.
도 6은 본 발명의 다른 실시예에 따른 다층기판을 개략적으로 예시한 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 다층기판을 개략적으로 예시한 단면도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 기술 등은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예는 본 발명의 개시가 완전하도록 함과 더불어, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

본 명세서에서 사용된 용어들은 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

도시의 간략화 및 명료화를 위해, 도면은 일반적 구성 방식을 도시하고, 본 발명의 설명된 실시예의 논의를 불필요하게 불명료하도록 하는 것을 피하기 위해 공지된 특징 및 기술의 상세한 설명은 생략될 수 있다. 부가적으로, 도면의 구성요소는 반드시 축척에 따라 그려진 것은 아니다. 예컨대, 본 발명의 실시예의 이해를 돕기 위해 도면의 일부 구성요소의 크기는 다른 구성요소에 비해 과장될 수 있다. 서로 다른 도면의 동일한 참조부호는 동일한 구성요소를 나타내고, 유사한 참조부호는 반드시 그렇지는 않지만 유사한 구성요소를 나타낼 수 있다.

명세서 및 청구범위에서 "제 1", "제 2", "제 3" 및 "제 4" 등의 용어는, 만약 있는 경우, 유사한 구성요소 사이의 구분을 위해 사용되며, 반드시 그렇지는 않지만 특정 순차 또는 발생 순서를 기술하기 위해 사용된다. 그와 같이 사용되는 용어는 여기에 기술된 본 발명의 실시예가, 예컨대, 여기에 도시 또는 설명된 것이 아닌 다른 시퀀스로 동작할 수 있도록 적절한 환경하에서 호환 가능한 것이 이해될 것이다. 마찬가지로, 여기서 방법이 일련의 단계를 포함하는 것으로 기술되는 경우, 여기에 제시된 그러한 단계의 순서는 반드시 그러한 단계가 실행될 수 있는 순서인 것은 아니며, 임의의 기술된 단계는 생략될 수 있고/있거나 여기에 기술되지 않은 임의의 다른 단계가 그 방법에 부가 가능할 것이다.

명세서 및 청구범위의 "왼쪽", "오른쪽", "앞", "뒤", "상부", "바닥", "위에", "아래에" 등의 용어는, 만약 있다면, 설명을 위해 사용되는 것이며, 반드시 불변의 상대적 위치를 기술하기 위한 것은 아니다. 그와 같이 사용되는 용어는 여기에 기술된 본 발명의 실시예가, 예컨대, 여기에 도시 또는 설명된 것이 아닌 다른 방향으로 동작할 수 있도록 적절한 환경하에서 호환 가능한 것이 이해될 것이다. 여기서 사용된 용어 "연결된"은 전기적 또는 비 전기적 방식으로 직접 또는 간접적으로 접속되는 것으로 정의된다. 여기서 서로 "인접하는" 것으로 기술된 대상은, 그 문구가 사용되는 문맥에 대해 적절하게, 서로 물리적으로 접촉하거나, 서로 근접하거나, 서로 동일한 일반적 범위 또는 영역에 있는 것일 수 있다. 여기서 "일 실시예에서"라는 문구의 존재는 반드시 그런 것은 아니지만 동일한 실시예를 의미한다.

이하에서는 첨부된 도면을 참조하여 본 발명의 구성 및 작용효과를 더욱 상세하게 설명한다.

도 1은 본 발명의 일실시예에 따른 다층기판(100)을 개략적으로 예시한 단면도이다.

도 1을 참조하면, 본 발명의 일실시예에 따른 다층기판(100)은 제2 절연층(120) 및 제3 절연층(140)을 포함할 수 있다.

이때, 제2 절연층(120)의 상부면에는 미세패턴층(130)이 형성되고, 제3 절연층(140)의 상부면에는 회로패턴층(150)이 형성될 수 있다.

여기서, 미세패턴층(130)은 회로패턴층(150)에 비하여 패턴피치가 작을 수 있다.

또한, 제2 절연층(120)과 제3 절연층(140)은 서로 다른 재질로 구현된다.

즉, 본 발명의 일실시예에 따른 다층기판(100)에서는, 제2 절연층(120) 상에 패턴피치가 상대적으로 작은 미세패턴층(130)을 형성하고, 제2 절연층과 다른 재료로 이루어지는 제3 절연층(140) 상에는 패턴피치가 상대적으로 큰 회로패턴층(150)을 형성하도록 한 것이다.

전자기기나 전자부품(10)의 소형화 및 박형화 추세에 따라 그 내부에 구비되는 패턴들의 선폭 및 피치의 감소가 필요하며, 이와 동시에 워피지로 인한 문제도 함께 해결되어야 한다.

이에 따라, 워피지를 감소시킬 수 있도록 심재를 포함하는 재료로 절연층을 구현하고 있지만, 심재를 포함하는 재료의 표면은 상당히 거칠기 때문에 미세회로패턴을 구현하기가 어렵다.

또한, 미세회로패턴을 구현하기 위하여 심재를 포함하지 않는 재료로 절연층을 구현할 경우에는 워피지로 인한 문제가 심화된다.

즉, 종래의 일반적인 다층기판에서는 배선패턴의 미세화와 워피지의 저감 이라는 과제는 트레이드 오프(Trade Off) 관계에 있을 수 있다.

본 발명의 예시적인 실시예들에 따르면, 미세패턴층(130)의 형성이 가능한 재료로 제2 절연층(120)을 구현하고, 미세패턴층(130) 보다 상대적인 패턴피치가 큰 회로패턴층(150)은 제3 절연층(140) 상에 구비될 수 있다.

이때, 제3 절연층(140)은 다층기판(100)의 워피지를 감소시킬 수 있는 재료로 이루어질 수 있다. 즉, 제2 절연층(120) 보다 열팽창률이 작거나 강성이 큰 재료로 제3 절연층(140)을 구현할 수 있다. 한 실시예로써, 제3 절연층(140)은 내부에 심재(142)를 포함할 수 있으며, 이때, 심재(142)로는 유리섬유(Glass Fiber) 등이 적용될 수 있다. 예를 들면, 제3 절연층(140)은 PPG(Pre-preg)로 이루어질 수 있다.

또한, 제3 절연층(140)이 제2 절연층(120)에 비하여 다층기판(100)의 외측에 위치되도록 하는 것이 워피지 감소에 유리하다.

한편, 제3 절연층(140)의 강성을 강화하기 위하여 심재(142)를 포함할 경우, 제3 절연층(140)의 표면 거칠기가 상대적으로 커질 수 있다.

도 2는 본 발명의 일실시예에 따른 다층기판(100)에서 제3 절연층(140)을 개략적으로 보인 부분확대단면도이고, 도 3은 본 발명의 일실시예에 따른 다층기판(100)에서 제2 절연층(120)을 개략적으로 보인 부분확대단면도이다.

도 2 및 도 3을 참조하면, 제3 절연층(140)에 심재(142)가 포함됨에 따라 심재(142)가 포함되지 않은 제2 절연층(120)에 비하여 표면 거칠기가 커짐을 이해할 수 있을 것이다.

도 4는 본 발명의 다른 실시예에 따른 다층기판에서 제2 절연층(120')을 개략적으로 보인 부분확대단면도이고, 도 5는 도 4에 예시한 제2 절연층(120')에 미세패턴층을 형성할 때 발생되는 문제점을 설명하기 위한 부분확대 공정단면도이다.

도 4를 참조하면, 제2 절연층(120')은 필러(121)를 포함할 수 있다. 필러(121)는 주로 무기물로 이루어질 수 있으며, 절연물질 내부에 구비되어 유전률을 낮추는 기능을 수행한다. 필러(121)는 제2 절연층(120')의 열팽창계수를 감소시키거나 강성을 일정수준 향상시키는 역할을 할 수도 있다.

도 3 및 도 4에 예시된 바와 같이, 제2 절연층(120)에는 심재(142)가 구비되지 않고, 경우에 따라 필러(121)가 포함될 수 있다.

예를 들면, 제2 절연층(120)은 ABF로 이루어질 수 있다.

한편, 제2 절연층(120')에 필러(121)가 포함될 경우 제2 절연층(120')의 표면 거칠기가 증가될 수 있다.

도 5를 참조하면, 세미-에디티브 공법(Semi Additive Process ; SAP)을 적용하여 회로패턴을 형성할 경우, 씨드층(123)을 에칭 방식으로 제거하는 과정이 포함되는데, 이때, 도시된 바와 같이 표면 거칠기가 크면 피 에칭부(E)가 두꺼워지게 되며, 이 두께만큼 에칭하는 과정에서 도전패턴(130')도 함께 에칭되는 바, 패턴의 두께가 불필요하게 얇아지는 결과를 초래하게 된다.

따라서, SAP 공법을 적용하여 제2 절연층(120) 상에 미세패턴층(130)을 구비하기 위하여, 필러(121)의 직경은 일정 수준 이하로 제한될 필요가 있고, 특히, 필러(121)의 직경이 5um 미만이 되도록 하는 것이 바람직하다.

또한, 필러(121)의 형상이 타원형에 가까울수록 절연물질 내에서의 유동성(flowability)이 나빠지게 되어 제2 절연층(120') 표면이 거칠어지게 되므로, 필러(121)의 편평도는 0.5 미만이 되도록 하는 것이 바람직하다.

이에 따라, 제2 절연층(120)의 표면 거칠기는 SAP 공법을 적용하여 회로패턴 미세하게 형성하기에 충분한 값을 가질 수 있으며, 따라서, 제2 절연층(120, 120')에 구비되는 미세패턴층(130)은 SAP 공법을 적용하여 형성될 수 있다.

한편, 심재(142)를 포함하여 표면 거칠기가 커진 제3 절연층(140) 상에 SAP 공법을 적용하여 미세한 회로패턴을 형성할 경우에도, 도 5를 참조하여 설명한 바와 유사한 원리로 문제가 발생될 수 있다.

따라서, 제3 절연층(140) 상에 구비되는 회로패턴층(150)은 구리포일(Cu foil)을 접합한 후 도금으로 패턴을 구현하는 모디파이드 세미-에디티브 공법(Modified Semi Additive Process ; MSAP)으로 형성되는 것이 바람직하다.

또한, 전자부품(10)들이 고성능화 됨에 따라, 전자부품(10)에 구비되는 외부전극(11)들 사이의 피치가 점점 작아지는 추세에 있다.

따라서, 전자부품(10)의 외부전극(11)에 접하고 있는 제2 절연층(120)의 표면에 형성되는 미세패턴층(130)은, 전자부품(10)의 외부전극(11)에 대응하여 집적도가 높게 구현되는 것이 바람직하다.

본 발명의 예시적인 실시예들에 따르면, 상기 미세패턴층(130)의 패턴피치는 10um 이하이고, 상기 회로패턴층(150)의 패턴피치는 15um 이상일 수 있다. 더 나아가, 상기 미세패턴층(130)의 선폭은 10um 이하이고, 상기 회로패턴층(150)의 선폭은 15um 이상일 수 있다.

다시 도 1을 참조하면, 본 발명의 일실시예에 따른 다층기판(100)은 제1 절연층(110) 및 전자부품(10)을 더 포함할 수 있다.

이때, 제1 절연층(110)은 코어기판일 수 있으며, 금속재를 포함하는 메탈코어일 수 있다.

이에 따라, 다층기판(100)의 워피지 현상이 더 감소될 수 있다.

또한, 전자부품(10)은 외부전극(11)(또는 외부단자)을 구비한 능동소자 또는 수동소자일 수 있다.

여기서, 제2 절연층(120)은 제1 절연층(110) 상에 형성되는 빌드업 층일 수 있다.

즉, 캐비티(111)에 구비된 전자부품(10) 및 제1 절연층(110)을 제2 절연층(120)이 커버할 수 있다.

또한, 제2 절연층(120) 상에 형성되는 미세패턴층(130)은 비아(125)에 의하여 전자부품(10)의 외부전극(11)과 최단경로로 연결될 수 있다.

또한, 제1 절연층(110) 표면에는 도체패턴층(115)이 더 구비될 수 있으며, 이 도체패턴층(115) 또한 비아(126)에 의하여 미세패턴층(130)과 최단경로로 연결될 수 있다.

전자부품(10)이 IC 등 능동소자일 경우, 표면에 복수 개의 외부전극(11)이 형성되어 있을 수 있는데, 전자부품(10)의 성능이 향상됨에 따라서 전자부품(10)에 구비되는 외부전극(11)의 수는 증가하고 있다. 게다가, 전자기기의 소형화 추세에 부응하기 위하여 IC 등의 전자부품(10) 또한 소형화 되고 있는 추세인 바, 매우 작은 전자부품(10) 표면에 매우 많은 외부전극(11)들이 구비될 수밖에 없고, 이 외부전극(11)들 각각을 다양한 경로를 통해 다른 전자부품(도시되지 않음)이나 다른 디바이스(도시되지 않음)들과 연결하기 위한 회로패턴 역시 좁은 면적 내에서 수 많은 라인으로 구현될 필요가 있다.

본 발명의 일실시예에 따른 다층기판(100)의 경우, 전자부품(10)의 외부전극(11)이 비아(125)에 의하여 제2 절연층(120) 상의 미세패턴층(130)과 직접 연결되는데, 전술한 바와 같은 이유로 제2 절연층(120) 상의 미세패턴층(130)을 이루는 회로들은 그 선폭이 좁아질 수록, 그 패턴피치가 작아질 수록 다층기판(100)의 면적을 줄이는데 유리할 수 있다.

특히, 제2 절연층(120)이 심재(142)를 포함하는 절연물질로 이루어지게 되면 미세패턴층(130)의 패턴피치를 감소시키는데 한계가 있었던 바, 본 발명의 발명자는 제2 절연층(120)이 심재(142)를 포함하지 않는 물질로 이루어지도록 한 것이다.

아울러, 제3 절연층(140)이 심재(142)를 포함하는 물질로 이루어지도록 하여 워피지 또한 감소시킬 수 있도록 한 것이다.

이에 따라, 본 발명의 일실시예에 따른 다층기판(100)은, 회로의 집적화와 동시에 워피지 문제도 개선될 수 있는 것이다.

한편, 이상에서는 제2 절연층(120)이 제1 절연층(110) 상부에 구비되고, 제2 절연층(120) 상부에 제3 절연층(140)이 구비된 경우를 기준으로 설명하였지만, 도 1에 예시된 바와 같이, 제2 절연층(120) 및 제3 절연층(140) 등은 제1 절연층(110)의 하부에도 동일한 방식으로 구비될 수 있다.

도 6은 본 발명의 다른 실시예에 따른 다층기판(200)을 개략적으로 예시한 단면도이고, 도 7은 본 발명의 또 다른 실시예에 따른 다층기판(300)을 개략적으로 예시한 단면도이다.

도 6 및 도 7을 참조하면, 제1 절연층(110) 상에 3층 이상의 배선층이 구비될 수 있다. 이때, 미세패턴층(130)이 한층 더 필요한 경우에는 도 6에 예시된 바와 같이 제2 절연층(120) 및 미세패턴층(130)을 두 층 이상으로 형성할 수 있다.

이때, 제1 절연층(110) 부터 연속하여 2 개의 층이 제2 절연층(120)으로 이루어지도록 하는 것이 바람직하다.

즉, 도 6에서 120과 130으로 표시한 부분이 한 층을 이루고, 그 위에 220과 230으로 표시한 부분이 다른 한 층이 되도록 할 수 있는 것이다.

반대로, 미세패턴층(130)이 더 필요한 경우가 아니라면 도 7에 예시된 바와 같이 제3 절연층(140) 및 회로패턴층(150)을 두 층 이상으로 형성하는 것이 워피지 감소에 유리하다.

즉, 도 7에서 140과 150으로 표시한 부분이 한 층을 이루고, 그 하부에 240과 250으로 표시한 부분이 다른 한 층이 되도록 할 수 있는 것이다.

10 : 전자부품
11 : 외부전극
100 : 다층기판
110 : 제1 절연층
111 : 캐비티
115 : 도체패턴층
120, 120', 220 : 제2 절연층
121 : 필러
123 : 씨드층
125, 126 : 비아
130, 230 : 미세패턴층
130' : 도전패턴
E : 피 에칭부
140, 240 : 제3 절연층
142 : 심재
150, 250 : 회로패턴층

Claims

상부면에 미세패턴층이 형성되는 제2 절연층; 및
상기 미세패턴층의 패턴피치보다 큰 패턴피치를 갖는 회로패턴층이 상부면에 형성되며, 상기 제2 절연층 보다 열팽창률이 작거나 강성이 큰 재료로 이루어지는 제3 절연층;
을 포함하되, 상기 제3 절연층은 상기 제2 절연층에 비하여 다층기판의 외부면에 가깝게 배치되는 다층기판.
삭제
상부면에 미세패턴층이 형성되는 제2 절연층; 및
상기 미세패턴층의 패턴피치보다 큰 패턴피치를 갖는 회로패턴층이 상부면에 형성되며, 상기 제2 절연층과 다른 재료로 이루어지는 제3 절연층;
을 포함하되,
상기 제3 절연층은 상기 제2 절연층에 비하여 다층기판의 외부면에 가깝게 배치되고,
상기 제2 절연층은 상기 제3 절연층에 비하여 표면 거칠기가 작은 것을 특징으로 하는 다층기판.
청구항 3에 있어서,
상기 제3 절연층은 유리섬유를 포함하는 물질로 이루어진 심재를 내부에 포함하는 것을 특징으로 하는 다층기판.
청구항 4에 있어서,
상기 제2 절연층은 폴리이미드로 이루어지는 것을 특징으로 하는 다층기판.
청구항 4에 있어서,
상기 제2 절연층은 필러를 포함하는 것을 특징으로 하는 다층기판.
청구항 6에 있어서,
상기 제2 절연층은 ABF로 이루어지고,
상기 제3 절연층은 PPG로 이루어지는 것을 특징으로 하는 다층기판.
청구항 6에 있어서,
상기 필러는 직경이 5um 미만인 것을 특징으로 하는 다층기판.
청구항 6에 있어서,
상기 필러는 편평도가 0.5 미만인 것을 특징으로 하는 다층기판.
캐비티가 구비된 제1 절연층;
상부면에 미세패턴층이 형성되는 제2 절연층;
상기 미세패턴층의 패턴피치보다 큰 패턴피치를 갖는 회로패턴층이 상부면에 형성되며, 상기 제2 절연층 보다 열팽창률이 작거나 강성이 큰 재료로 이루어지는 제3 절연층; 및
상기 캐비티에 적어도 일부가 삽입되고, 표면에 외부전극이 구비된 전자부품;
을 포함하며,
상기 제2 절연층은 상기 제1 절연층 상에서 상기 전자부품을 커버하고,
상기 미세패턴층과 상기 외부전극은 비아에 의하여 직접 연결되는 것을 특징으로 하는 다층기판.
청구항 10에 있어서,
상기 제1 절연층 표면에는 도체패턴층이 더 구비되며,
상기 미세패턴층과 상기 도체패턴층은 비아에 의하여 직접 연결되는 것을 특징으로 하는 다층기판.
청구항 10에 있어서,
상기 제3 절연층은 상기 다층기판의 최외곽에 적어도 한 층으로 구비되는 것을 특징으로 하는 다층기판.
청구항 10에 있어서,
상기 제2 절연층은 상기 제1 절연층부터 상기 다층기판의 최외곽 방향으로 적어도 두 층으로 구비되는 것을 특징으로 하는 다층기판.
청구항 10에 있어서,
상기 제1 절연층은 금속재를 포함하는 메탈코어인 것을 특징으로 하는 다층기판.
청구항 1에 있어서,
상기 미세패턴층의 패턴피치는 10um 이하이고, 상기 회로패턴층의 패턴피치는 15um 이상인 것을 특징으로 하는 다층기판.
청구항 15에 있어서,
상기 미세패턴층의 선폭은 10um 이하이고, 상기 회로패턴층의 선폭은 15um 이상인 것을 특징으로 하는 다층기판.
청구항 1에 있어서,
상기 미세패턴층은 세미-에디티브 공법(Semi Additive Process ; SAP)으로 형성되고,
상기 회로패턴층은 모디파이드 세미-에디티브 공법(Modified Semi Additive Process ; MSAP)으로 형성되는 것임을 특징으로 하는 다층기판.