TWI495416B - 多層基板 - Google Patents

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Seung Eun Lee
Yul Kyo Chung
Doo Hwan Lee
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Description

多層基板
本發明是有關於一種多層基板。
為了反映電子裝置之薄、小、快、多功能、及高效能的趨勢，多個線路層被形成在一印刷電路板(printed circuit board,PCB)的技術，即所謂的多層(multilayered)基板技術已經發展。再者，嵌入電子元件在多層基板的技術也已經發展。
舉例來說，專利文件1揭露了一印刷電路板及其製造方法，印刷電路板具有一電子元件置入至一孔穴(cavity)且由複數層所形成。
其間，多層基板領域中之一個重要主題的例子包含允許一嵌入電子元件能有效地對一外部電路或其他裝置傳送與接收包含電壓或電流的訊號。
再者，隨著電子元件的高效能趨勢、電子元件及嵌有電子元件的基板的微型化與薄化在近期已變得強烈，電路圖案之整合密度(degree)的改進也必然地同樣被需求，以求嵌入小的電 子元件在較薄較窄的基板並連接電子元件之外部電極至外面。
其間，隨著嵌有電子元件的基板變得較薄，基板的彎曲(bend)現象也成了嚴重問題而浮上檯面。上述的彎曲現象也稱為曲折(warpage)，且由於嵌有電子元件的基板係包含具有不同熱延展係數的各種材料，致使曲折變得強烈。
依據相關技藝，為了降低上述曲折，一種方法中已使用一種由高硬性(rigidity)材料所形成的隔離層。然而，在此例中，隔離層僅係由高硬性的材料所形成，由於隔離層的表面係粗糙的，而在隔離層的線路圖案之整合密度(degree)的改進上造成限制。
[相關技藝文件]
[專利文件]
(專利文件1)美國專利公開案第2012-0006469號
本發明之一目的在提出一種多層基板，具有低曲折且能改善內部線路之整合密度(degree)。
根據本發明之一實施範例，提出一種多層基板，包括：一第二隔離層，具有一細(fine)圖案層形成在其之一上表面；以及一第三隔離層，具有一電路圖案層形成在其之一上表面，該第三隔離層係由與該第二隔離層不同之一材料所形成，該電路圖案層具有一圖案腳距(pitch)，該電路圖案層的該圖案腳距大於該 細圖案層的圖案腳距。
相較於該第二隔離層，該第三隔離層可設置在較靠近該多層基板之一外表面之處。
第二隔離層的表面粗糙度(surface roughness)可小於該第三隔離層的表面粗糙度。
第三隔離層具有一核心材料，該核心材料由包含玻璃纖維(glass fiber)的材料所製成。
第二隔離層可由聚醯亞胺(polyimide)所製成。
第二隔離層可包含一填充物(filler)。
第二隔離層可由味之素組成薄膜(Ajinomoto Build-up.Film,ABF)所製成，而第三隔離層係由預浸漬體(prepreg)所製成。
填充物的直徑小於5μm，且填充物的平坦度(flatness)小於0.5。
多層基板可更包括：一第一隔離層，包含一孔穴(cavity)；以及一電子元件，至少部分地置入該孔穴，且具有一外部電極形成在其之一表面；其中該第二隔離層覆蓋位在該第一隔離層上的該電子元件；以及該細圖案層及該外部電極係直接地藉由一穿孔(via)而相互連接。
第一隔離層可更包括一導體圖案層位在其之一表面，且該細圖案層及該導體圖案層係直接地藉由一穿孔而相互連接。
第三隔離層可以至少一層而被形成在該多層基板的最外(outermost)部分。
第二隔離層可以至少兩層而被形成在該多層基板的最外方向。
第一隔離層係一金屬核心，該金屬核心包含一金屬材料。
細圖案層的圖案腳距係10μm或更小，電路圖案層的圖案腳距係15μm或更大。
細圖案層的線寬係10μm或更小，電路圖案層的線寬係15μm或更大。
細圖案層係由半加成製程(semi-additive process,SAP)而被形成，該電路圖案層係由改良型半加成製程(modified semi-additive process,MSAP)而被形成。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
10‧‧‧電子元件
11‧‧‧外部電極
100‧‧‧多層基板
110‧‧‧第一隔離層
111‧‧‧孔穴
115‧‧‧導體圖案層
120、120’‧‧‧第二隔離層
121‧‧‧填充物
123‧‧‧種子層
125、126‧‧‧穿孔
130‧‧‧細圖案層
130’‧‧‧導電圖案
140‧‧‧第三隔離層
142‧‧‧核心材料
150‧‧‧電路圖案層
220、230‧‧‧層
240、250‧‧‧層
E‧‧‧蝕刻部分
第1圖繪示依照本發明一實施範例之多層基板的剖面示意圖。
第2圖繪示依照本發明一實施例之多層基板之第三隔離層的局部放大剖面示意圖。
第3圖繪示依照本發明一實施例之多層基板之第二隔離層的局部放大剖面示意圖。
第4圖繪示依照本發明另一實施例之多層基板之第二隔離層的局部放大剖面示意圖。
第5圖繪示局部放大流程剖面圖以描述當形成一圖案層在第4圖所示之第二隔離層中時所產生的問題。
第6圖繪示依照本發明另一實施範例之多層基板之剖面示意圖。
第7圖繪示依照本發明再一實施範例之多層基板之剖面示意圖。
本發明之各種優點與特徵及其實現方法，以下將配合相關圖式與實施例說明，以被清楚了解。然而，本發明可以許多不同形式而被修改，而不應被限制在所示之實施例。此些實施例可被提出，故本揭露將會完善與完整，且會對具有通常知識者全面地傳遞本發明之範圍。全篇說明書中相仿的參考數字係表示相仿的元件。
本說明書中所使用的術語係用於解釋實施例，而非限制本發明。除非有明確地相反地陳述，本說明書中單數形式包含複數形式。用語「包含」(原形)及其變異形式如「包含」(單數)或「包含」(動名詞)，應被了解其意味著包含了所陳述的構成成份、步驟、操作、及/或元件，而非任何其他構成成份、步驟、操 作及/或元件的排除。
為了簡化及清楚述明，上位的架構機制係被顯示在相關的圖式中，而傳統技藝所周知的特徵及技術的詳細說明將被省略以避免不必要地混淆本發明實施範例的討論。再者，相關圖式中所示之元件並非特地顯示其尺寸。舉例來說，相關圖式中所示之某些元件的大小相較其他元件可被放大，以助於理解本發明的實施範例。相仿的參考數字係表示相仿的元件，不同圖式中相似的參考數字可代表相似的元件，然亦不限於此。
在說明書及申請專利範圍中，術語如「第一」、「第二」、「第三」、「第四」及類似用語，如果有的話，被用來區別相似的元件中的每一者，且係用來描述特定順序或一般順序，然亦不限於此。請了解此些述語在適當的環境下係可相互兼容的，以使以下將說明之本發明實施範例可被操作在與此處所示及所述的順序不同的順序。相仿地，於本說明書中，在一例子中，描述了一種方法包含一系列的步驟，此處所建議之此些步驟的順序並不一定是此些步驟可進行的順序。亦即，任何描述的步驟可被省略及/或未述明於此處的其他步驟可被加入此方法中。
在說明書及申請專利範圍中，術語如「左」、「右」、「前」、「後」、「頂」、「底」、「在…上」、「在…下」及類似用法，如果有的話，並不一定表示不可改變的相對位置，而是用來作說明。請了解此些述語在適當的環境下係可相互兼容的，以使以下將說明之本發明實施範例可被操作在與此處所示及所述的方向 不同的方向。此處所用之述語「連接」在上述用語所使用的上下脈絡中，係定義為直接地或間接地以電氣或非電氣的機制連接。被描述為相互「接近」的目標可以是實體上(physically)相互接觸、相互靠近、或是位在相同的一般範圍或區域。此處，用語「在一實施範例中」意指相同的實施範例，然亦不限於此。
之後，本發明實施範例的構架及實作效果將參照相關圖式而被較詳細地說明。
第1圖繪示依照本發明一實施範例之多層基板100的剖面示意圖。
請參照第1圖，依照本撥明一實施範例的多層基板100可包含一第二隔離層120及一第三隔離層140。
在此構架下，第二隔離層120的一上表面可被提供一細圖案層130，而第三隔離層140的一上表面可被提供一電路圖案層150。
此處，細圖案層130的圖案腳距(pitch)可小於電路圖案層150的圖案腳距。
再者，第二隔離層120及第三隔離層140係由相互不同的材料所實現。
亦即，依照本發明實施範例之多層基板100，具有相對較小的圖案腳距之細圖案層130係形成在第二隔離層120上，具有相對較大的圖案腳距的電路圖案層150係形成在與第二隔離層的材料不同的材料所製成的第三隔離層140上。
依據電子元件10或電子裝置之微型化及薄化的趨勢，包含其中的線路寬度與腳距需被降低，同時因曲折所致之問題也需被解決。
因此，隔離層係藉由包含核心材料的材料所實現，以使曲折可被降低。然而，由於包含核心材料的材料表面係明顯地粗糙，而難以實現第一電路圖案。
再者，在一例子中，隔離層係藉由不包含核心材料的材料所實現以求實現細電路圖案，然因曲率所致之問題會被強化。
亦即，依據習知技藝之一般的多層基板，諸如線路圖案的改良(refinement)及曲折的降低的挑戰可以是相互權恆(trade off)的關係。
依據本發明實施範例，第二隔離層120藉由一能夠形成細圖案層130的材料而被實現，而圖案腳距相對大於細圖案層130的電路圖案層150可被形成在第三隔離層140上。
於此例中，第三隔離層140可由能降低多層基板100的曲折的材料所製成。亦即，第三隔離層140的熱延展率可小於第二隔離層120的熱延展率，或第三隔離層140的硬性可大於第二隔離層120的硬性。在一實施範例中，第三隔離層140可包含核心材料142於其中，其中玻璃纖維(fiber glass)及類似物可被應用作為核心材料142。舉例來說，第三隔離140可由預浸漬體(prepreg)所製成。
再者，有利於降低曲折的是，相較第二隔離層120，定位第三隔離層140在多層基板100的一外側。
此時，在包含核心材料142的例子中，為了強化第三隔離層140的硬性，第三隔離層140的表面粗糙度可變得相對較大。
第2圖繪示依照本發明一實施例之多層基板100之第三隔離層140的局部放大剖面示意圖，第3圖繪示依照本發明一實施例之多層基板100之第二隔離層120的局部放大剖面示意圖。
請參照第2圖及第3圖，當第三隔離層140包含核心材料142，受惠的是第三隔離層140的表面粗糙度變得大於不包含核心材料142之第二隔離層120的表面粗糙度。
第4圖繪示依照本發明另一實施例之多層基板之第二隔離層120’的局部放大剖面示意圖，而第5圖繪示局部放大流程剖面圖以描述當形成一圖案層在第4圖所示之第二隔離層120’中時所產生的問題。
請參照第4圖，第二隔離層120’可包含填充物121。填充物121主要由非有機物質所製成，且係包含在隔離材料中以用於(serve to)減低介電常數。填充物121可用於降低第二隔離層120’的熱延展係數，或改進第二隔離層120’的硬性至一預定準位。
如第3圖及第4圖所示，在一此例子中，隔離層120 並不包含核心材料142，且包含填充物121。
舉例來說，第二隔離層120可由味之素組成薄膜(Ajinomoto Build-up.Film,ABF)所製成。
此處，在一例子中，第二隔離層120’包含填充物121，第二隔離層120’的表面粗糙度可被增加。
請參照第5圖，在一例子中，電路圖案係藉由應用半加成製程(semi-additive process,SAP)而被形成，一個藉由蝕刻移除種子層123的步驟係被包含，其中如第5圖所示，若表面粗糙較大，蝕刻部分E變得較厚，而導電圖案130’也在蝕刻的過程中藉由蝕刻部分E而被蝕刻，致使圖案的厚度不必要地變薄。
因此，為了藉由應用SAP形成細圖案層130在第二隔離層120，填充物121的直徑需被限制在預定位準或更小，且特別地，可小於5μm。
再者，由於填充物121的形狀接近一橢圓形狀，隔離材料中的流動性(flowability)係被破壞，致使第二隔離層120’的表面變得較粗糙。因此，填充物121的平坦度(flatness)可低於0.5。
因此，第二隔離層120的表面粗糙度的數值可足夠正確地(finely)藉由應用SAP形成電路圖案，而使得形成在第二隔離層120及120’上的細圖案層130可藉由應用SAP而被形成。
即使在一例子中，細電路圖案係藉由應用SAP而被形成在包含核心材料142的第三隔離層140上從而具有較大表面 粗糙度，會因相仿於參照第5圖所述者之原理而產生問題。
形成在第三隔離層140上的電路圖案層150可藉由改良型半加成製程(modified semi-additive process,MSAP)而被形成，其中銅箔係被黏合(bond)而圖案係藉由鍍(plate)而被實現。
再者，依據電子元件10的高效能，包含在電子元件10中的外部電極11之間的腳距逐漸變得較小。
因此，形成在與電子元件10之外部電極11接觸之第二隔離層120之表面上的細圖案層10可被實現為高密度(degree)整合，以對應電子元件10的外部電極11。
依據本發明實施範例，細圖案層130的圖案腳距可為10μm或更小，電路圖案層150的圖案腳距可為15μm或更大。再者，細圖案層130的線路寬度係10μm或更小，電路圖案層150的線路寬度係15μm或更大。
請再次參照第1圖，依據本發明實施例之多層基板100可更包含第一隔離層110及電子元件10。
在此例子，第一隔離層110可以是核心基板，且可以是包含金屬材料的金屬核心。
因此，多層基板100的曲折現象可進一步被降低。
再者，電子元件10可以是包含外部電極11(或外部端點)的主動元件或被動元件。
此處，第二隔離層120可以是形成在第一隔離層110上的累增的(build-up)層。
亦即，包含在孔穴111中的電子元件10及第一隔離層110可被第二隔離層120所覆蓋。
再者，形成在第二隔離層120上的細圖案層130可經由最短路徑藉由穿孔(via)125被連接至電子元件10的外部電極11。
再者，第一隔離層110的表面可更被提供一導體圖案層115，其中導體圖案層也可經由最短路徑藉由穿孔126被連接至細圖案層130。
在此例中，電子元件10係主動元件如整合晶片(integrated chip,IC)，電子元件10的表面可被提供複數個外部電極11。於此例中，由於電子元件10的效能被改進，包含在電子元件10中的外部電極11的數量可被增加。再者，為了滿足電子裝置微型化的趨勢，電子元件10如IC也可微型化。因此，非常多的外部電極11不得不被包含在非常小的電子元件10的表面，而用來經由各種路徑連接各個外部電極11至另一電子元件10或其他裝置的電路圖案也需要在很窄的面積中藉由許多線路而被實現。
在一依據本發明實施範例之多層基板110的例子中，電子元件10的外部電極11係藉由穿孔125直接地連接至第二隔離層120上的細圖案層130。針對如上所述之原因，當第二隔離層120上的細圖案層130所包含之電路的線路寬度與圖案腳距分別變得更窄及更小時，多層基板100的面積可被減小。
特別地，當第二隔離層120由包含核心材料142的隔離材料所形成時，細圖案層130的圖案腳距的減小會受到限制。因此，本發明之發明人已藉由不包含核心材料142的材料形成第二隔離層120。
再者，第三隔離層140係由包含核心材料142的材料所形成，從而也使得降低曲折成為可能。
因此，本發明實施範例之多層基板100可同時改善電路整合並解決曲折問題。
其間，雖然上述說明係基於第二隔離層120係形成在第一隔離層110的上部位而第三隔離層140係形成在第二隔離層120的上部位的例子，第二隔離層120、第三隔離層140、及類似物可以如上所述之相同機制形成在第一隔離層110的下部位，如第1圖所示。
第6圖繪示依照本發明另一實施範例之多層基板之剖面示意圖，第7圖繪示依照本發明再一實施範例之多層基板之剖面示意圖。
請參照第6圖及第7圖，三個或多個線路層可被形成在第一隔離層110上。於此構架中，在一個細圖案層130更被需要的例子中，第二隔離層120及細圖案層130可被形成為兩個或多個層，如第6圖所示。
於此例中，來自第一隔離層110的兩個連續層可由第二隔離層120所形成。
亦即，在第6圖中，由參考數字120及130所代表的元件可形成一層，由其上之參考數字220及230所代表的元件可形成另一層。
另一方面，除非細圖案層130係更被需要，第三隔離層140及電路圖案層150係形成兩個或多個層，如第7圖所示，從而使得有利地降低曲折成為可能。
亦即，在第7圖中，由參考數字140及150所代表的元件可形成一層，而其下由參考數字240及250所代表的元件代形成另一層。
本發明如上述構架可解決曲折問題且可執行內部線路之整合密度的改良與改進。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧電子元件
11‧‧‧外部電極
100‧‧‧多層基板
110‧‧‧第一隔離層
111‧‧‧孔穴
115‧‧‧導體圖案層
120‧‧‧第二隔離層
125、126‧‧‧穿孔
130‧‧‧細圖案層
140‧‧‧第三隔離層
150‧‧‧電路圖案層

Claims (17)

  1. 一種多層基板，包括：一第二隔離層，具有一細(fine)圖案層形成在其之一上表面；以及一第三隔離層，具有一電路圖案層形成在其之一上表面，該第三隔離層係由與該第二隔離層不同之一材料所形成，該電路圖案層具有一圖案腳距(pitch)，該電路圖案層的該圖案腳距大於該細圖案層的圖案腳距。
  2. 如申請專利範圍第1項所述之多層基板，其中相較於該第二隔離層，該第三隔離層係設置在較靠近該多層基板之一外表面之處。
  3. 如申請專利範圍第2項所述之多層基板，其中該第二隔離層的表面粗糙度(surface roughness)係小於該第三隔離層的表面粗糙度。
  4. 如申請專利範圍第3項所述之多層基板，其中該第三隔離層具有一核心材料，該核心材料由包含玻璃纖維(glass fiber)的材料所製成。
  5. 如申請專利範圍第4項所述之多層基板，其中該第二隔離層係由聚醯亞胺(polyimide)所製成。
  6. 如申請專利範圍第4項所述之多層基板，其中該第二隔離層包含一填充物(filler)。
  7. 如申請專利範圍第6項所述之多層基板，其中該第二隔離 層係由味之素組成薄膜(Ajinomoto Build-up.Film,ABF)所製成，而該第三隔離層係由預浸漬體(prepreg)所製成。
  8. 如申請專利範圍第6項所述之多層基板，其中該填充物的直徑小於5μm。
  9. 如申請專利範圍第6項所述之多層基板，其中該填充物的平坦度(flatness)小於0.5。
  10. 如申請專利範圍第1項所述之多層基板，更包括：一第一隔離層，包含一孔穴(cavity)；以及一電子元件，至少部分地置入該孔穴，且具有一外部電極形成在其之一表面；其中該第二隔離層覆蓋位在該第一隔離層上的該電子元件；以及該細圖案層及該外部電極係直接地藉由一穿孔(via)而相互連接。
  11. 如申請專利範圍第10項所述之多層基板，其中該第一隔離層更包括一導體圖案層位在其之一表面，且該細圖案層及該導體圖案層係直接地藉由一穿孔而相互連接。
  12. 如申請專利範圍第10項所述之多層基板，其中該第三隔離層係以至少一層而被形成在該多層基板的最外(outermost)部分。
  13. 如申請專利範圍第10項所述之多層基板，其中該第二隔離層係以至少兩層而被形成在該多層基板的最外方向。
  14. 如申請專利範圍第10項所述之多層基板，其中該第一隔離層係一金屬核心，該金屬核心包含一金屬材料。
  15. 如申請專利範圍第1項所述之多層基板，其中該細圖案層的圖案腳距係10μm或更小，該電路圖案層的圖案腳距係15μm或更大。
  16. 如申請專利範圍第15項所述之多層基板，其中該細圖案層的線路寬度係10μm或更小，該電路圖案層的線路寬度係15μm或更大。
  17. 如申請專利範圍第1項所述之多層基板，其中該細圖案層係由半加成製程(semi-additive process,SAP)而被形成，該電路圖案層係由改良型半加成製程(modified semi-additive process,MSAP)而被形成。
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