KR101092945B1 - 패키지 기판, 이를 구비한 전자소자 패키지, 및 패키지 기판 제조 방법 - Google Patents

패키지 기판, 이를 구비한 전자소자 패키지, 및 패키지 기판 제조 방법 Download PDF

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Abstract

패키지 기판, 이를 구비한 전자소자 패키지, 및 패키지 기판 제조 방법이 개시된다. 상기 패키지 기판은 전자소자를 실장하기 위한 패키지 기판(package substrate)으로서, 비아홀(via hole)이 형성되며 표면이 절연 물질로 이루어진 열전도성 코어층(core layer), 열전도성 코어층의 일면에 비아홀을 커버하도록 형성된 패드(pad), 및 비아홀 내부에 충전되며 단부가 열전도성 코어층의 타면으로 노출된 비아(via)를 포함한다.
패키지, 알루미늄, 단면 기판, 페이스트

Description

패키지 기판, 이를 구비한 전자소자 패키지, 및 패키지 기판 제조 방법{PACKAGE SUBSTRATE, ELECTRONIC COMPONENT PACKAGE HAVING THE SAME AND METHOD OF MANUFACTURING PACKAGE SUBSTRATE}
본 발명은 패키지 기판, 이를 구비한 전자소자 패키지, 및 패키지 기판 제조 방법에 관한 것이다.
최근 집적회로(IC)의 고기능화 및 대용량화에 따라, 입출력 단자,　기판의 층수 및 비아 등이 증가되어, 패키지 기판 및 전자소자 패키지의 생산 비용이 높아지고 있다. 이에 고기능을 구현하면서도 제작 원가가 낮은 패키지 기판과 전자소자 패키지가 요구되고 있다.
도 1은 종래 기술에 따른 전자소자 패키지를 나타낸 단면도이다.
종래 기술에 따른 전자소자 패키지는 패키지 기판의 상면에 전자소자가 실장되고, 하면에 솔더볼이 결합됨으로써 형성된다. 그리고 패키지 기판은 절연층, 그 상하면에 각각 형성되는 회로 패턴, 및 상하면의 회로 패턴을 전기적으로 연결하는 비아로 구성된다.
그러나 이와 같은 종래 기술에 따르면, 절연층의 양면에 각각 회로 패턴을 형성하고, 절연층 양면의 회로 패턴을 전기적으로 연결하기 위해 도금 방식으로 비아를 형성함으로써, 결국 패키지 기판의 제조 비용이 증가하게 되는 문제가 있었다.
그리고 종래 기술은 고분자 수지 등으로 이루어진 절연층을 이용함으로써, 전자소자에서 발생되는 열을 외부로 방출하는데 한계점을 지니고 있다.
본 발명은, 제조 비용이 절감되고, 전자소자의 열을 효과적으로 방출할 수 있는 패키지 기판, 이를 구비한 전자소자 패키지, 및 패키지 기판 제조 방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 전자소자를 실장하기 위한 패키지 기판(package substrate)으로서, 비아홀(via hole)이 형성되며 표면이 절연 물질로 이루어진 열전도성 코어층(core layer), 열전도성 코어층의 일면에 비아홀을 커버하도록 형성된 패드(pad), 및 비아홀 내부에 충전되며 단부가 열전도성 코어층의 타면으로 노출된 비아(via)를 포함하는 패키지 기판이 제공된다.
열전도성 코어층은 알루미늄(Al)을 포함하는 재질로 이루어질 수 있다.
열전도성 코어층의 표면은 양극산화(anodizing) 처리될 수 있다.
비아는 전도성 페이스트(conductive paste)로 이루어질 수 있다.
패키지 기판은 패드와 열전도성 코어층 사이에 개재되는 접착층을 더 포함할 수 있다.
패키지 기판은 패드에 형성된 표면 처리층을 더 포함할 수 있다.
또한, 본 발명의 다른 측면에 따르면, 비아홀이 형성되며 표면이 절연 물질로 이루어진 열전도성 코어층, 열전도성 코어층의 일면에 비아홀을 커버하도록 형성된 패드, 비아홀 내부에 충전되며 단부가 열전도성 코어층의 타면으로 노출된 비아, 및 열전도성 코어층에 실장되며 패드와 전기적으로 연결된 전자소자를 포함하는 전자소자 패키지가 제공된다.
열전도성 코어층은 알루미늄을 포함하는 재질로 이루어질 수 있다.
열전도성 코어층의 표면은 양극산화 처리될 수 있다.
비아는 전도성 페이스트로 이루어질 수 있다.
전자소자 패키지는 패드와 열전도성 코어층 사이에 개재되는 접착층을 더 포함할 수 있다.
전자소자 패키지는 패드에 형성된 표면 처리층을 더 포함할 수 있다.
전자소자 패키지는 비아의 단부에 형성된 솔더 범프(solder bump)를 더 포함할 수 있다.
전자 소자 패키지는 패드와 전자소자를 전기적으로 연결시키는 와이어(wire)를 더 포함할 수 있다.
또한, 본 발명의 또 다른 측면에 따르면, 전자소자를 실장하기 위한 패키지 기판의 제조 방법으로서, 비아홀이 형성되며 표면이 절연 물질로 이루어진 열전도 성 코어층을 제공하는 단계, 열전도성 코어층의 일면에 비아홀을 커버하도록 패드를 형성하는 단계, 및 비아홀 내부에 전도성 물질을 충전하여, 단부가 열전도성 코어층의 타면으로 노출된 비아를 형성하는 단계를 포함하는 패키지 기판 제조 방법이 제공된다.
열전도성 코어층은 알루미늄을 포함하는 재질로 이루어질 수 있다.
열전도성 코어층을 제공하는 단계는, 열전도성 코어층에 비아홀을 형성하는 단계, 및 열전도성 코어층의 표면을 양극산화 처리하는 단계를 포함할 수 있다.
비아홀을 형성하는 단계는, 열전도성 코어층의 일면에 에칭 레지스트층을 형성하는 단계, 및 열전도성 코어층의 일부를 에칭하여 제거하는 단계를 포함할 수 있다.
비아를 형성하는 단계는, 비아의 내부에 전도성 페이스트를 충전하는 단계를 포함할 수 있다.
패드를 형성하는 단계는, 열전도성 코어층의 일면에 접착층과 동박(copper foil)을 순차적으로 적층하는 단계, 및 동박의 일부를 제거하는 단계를 포함할 수 있다.
전자소자 패키지 제조 방법은 비아를 형성하는 단계 이후에, 패드에 표면 처리층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 패키지 기판 및 전자소자 패키지의 제조 비용이 절감될 수 있고, 전자소자에서 발생된 열을 외부로 효과적으로 방출할 수 있다.
본 발명에 따른 패키지 기판, 이를 구비한 전자소자 패키지, 및 패키지 기판 제조 방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 2는 본 발명의 일 측면에 따른 전자소자 패키지(200)의 일 실시예를 나타낸 단면도이다.
본 실시예에 따르면, 도 2에 도시된 바와 같이, 패키지 기판(package substrate, 100), 열전도성 코어층(core layer, 110) 에 실장되며 와이어(wire 220) 에 의해 패드(pad, 120) 와 전기적으로 연결된 전자소자(210), 및 비아(via, 140)의 단부에 형성된 솔더 범프(solder bump, 230)를 구비하는 전자소자 패키지(200)가 제시된다.
여기서 패키지 기판(100)은, 도 2에 도시된 바와 같이, 열전도성 코어층(110), 비아홀(via hole, 112), 패드(120), 회로 패턴(130), 비아(140), 접착층(150), 표면 처리층(160) 및 솔더 레지스트층(solder resist layer, 170)을 구비할 수 있다.
이와 같은 본 실시예에 따르면, 패키지 기판(100)이 양면이 아닌 단면 기판으로 구현됨으로써, 제조 비용이 절감될 수 있다. 그리고 알루미늄 등으로 이루어 진 열전도성 코어층(110)을 이용함으로써, 방열 효율이 현저히 향상될 수 있다.
이하, 도 3을 참조하여 상술한 패키지 기판(100)의 각 구성에 대하여 보다 구체적으로 설명하도록 한다.
도 3은 본 발명의 다른 측면에 따른 패키지 기판(100)의 일 실시예를 나타낸 단면도이다.
열전도성 코어층(110)에는, 도 3에 도시된 바와 같이, 비아(140)의 형성을 위한 비아홀(112)이 형성될 수 있으며, 열전도성 코어층(110)의 표면, 즉, 열전도성 코어층(110)의 상면, 하면 및 비아홀(112)의 내면은 절연 물질로 이루어질 수 있다.
보다 구체적으로, 열전도성 코어층(110)은 예를 들어, 열전도율이 우수한 알루미늄(Al)으로 이루어질 수 있으며, 이 경우, 열전도성 코어층(110)의 표면에는 양극산화(anodizing) 처리에 의해 형성된 Al2O3 산화막이 형성될 수 있다.
본 실시예의 경우, 종래와 같이 절연층을 사용하는 것이 아니라, 열전도율이 우수한 알루미늄 등으로 이루어진 열전도성 코어층(110)을 사용함으로써, 전자소자(210)에서 발생되는 열이 외부로 보다 효과적으로 방출될 수 있다.
도 3에 도시된 바와 같이, 이러한 열전도성 코어층(110)의 상면에는 회로 패턴(130)과 패드(120)가 형성될 수 있다. 여기서 패드(120)는 도 3에 도시된 바와 같이 비아홀(112)을 커버하도록 형성될 수 있으며, 이에 따라 도금 등의 공정에 의 하지 않고 전도성 페이스트(conductive paste) 등의 물질을 비아홀(112) 내부에 충전하여 비아(140)를 형성하는 것이 가능하다.
비아(140)는 도 3에 도시된 바와 같이 비아홀(112) 내부에 충전되며, 그 단부는 열전도성 코어층(110)의 하면으로 통해 외부로 노출될 수 있다. 그리고 이렇게 노출된 비아(140)의 단부에는 패키지 기판(100)을 메인 기판에 본딩하기 위한 솔더 범프(230)가 형성될 수 있다.
상술한 바와 같이 비아홀(112)의 일측이 패드(120)에 의해 커버되므로, 비아(140)는 전도성 페이스트를 비아홀(112) 내부에 충전함으로써 형성될 수 있다.
접착층(150)은 도 3에 도시된 바와 같이 패드(120)와 열전도성 코어층(110) 사이, 및 회로 패턴(130)과 열전도성 코어층(110) 사이에 개재될 수 있다. 즉, 회로 패턴(130)과 패드(120)는, 열전도성 코어층(110) 상에 동박을 적층하고 이 동박의 일부를 제거함으로써 형성될 수 있으므로, 이와 같이 동박으로부터 패드(120)와 회로 패턴(130)을 형성할 경우, 동박과 열전도성 코어층(110)의 접착을 위해 접착층(150)이 이들 사이에 개재되는 것이다.
이 경우, 회로 패턴(130)과 패드(120)는 열전도성 코어층(110) 상에 스퍼터링(sputtering) 등의 방식에 의해서도 형성될 수 있으며, 이러한 경우에는 별도의 접착층(150)이 생략될 수도 있을 것이다.
열전도성 코어층(110) 상에는 도 3에 도시된 바와 같이, 회로 패턴(130)을 커버하되 패드(120)의 일부를 노출시키는 솔더 레지스트층(170)이 형성될 수 있으며, 노출된 패드(120) 상에는 예를 들어, OSP(organic solderability preservative) 코팅 등에 의해 표면 처리층(160)이 형성될 수 있다.
이하, 도 4 내지 도 11을 참조하여 본 발명의 또 다른 측면에 따른 패키지 기판(300) 제조 방법의 일 실시예에 대하여 설명하도록 한다.
도 4는 본 발명의 또 다른 측면에 따른 패키지 기판(300) 제조 방법의 일 실시예를 나타낸 순서도이다. 도 5 내지 도 11은 본 발명의 또 다른 측면에 따른 패키지 기판(300) 제조 방법 일 실시예의 각 공정을 나타낸 단면도이다.
본 실시예에 따르면 도 4에 도시된 바와 같이, 비아홀(312)이 형성된 열전도성 코어층(310)을 제공하는 단계(S110), 열전도성 코어층(310)의 일면에 패드(320) 및 회로 패턴(330)을 형성하는 단계(S120), 비아홀(312) 내부에 비아(340)를 형성하는 단계(S130), 및 솔더 레지스트층(370) 및 표면 처리층(360)을 형성하는 단계(S140)를 포함하는 패키지 기판(300) 제조 방법이 제시된다.
이와 같은 본 실시예에 따르면, 패키지 기판(300)이 양면이 아닌 단면 기판으로 구현되고, 비아(340)의 형성 시 도금 공정이 이용되지 않으므로, 패키지 기판(300)의 제조 비용이 현저히 절감될 수 있다.
이하, 도 4 내지 도 11을 참조하여, 본 실시예의 각 공정에 대하여 보다 구체적으로 설명하도록 한다.
먼저, 도 5 및 도 6에 도시된 바와 같이, 비아홀(312)이 형성되며 표면이 절연 물질로 이루어진 알루미늄 재질의 열전도성 코어층(310)을 제공한다(S110). 본 공정은 종래 사용되었던 절연층을 대체하는 열전도성 코어층(310)을 제공하는 공정으로, 다음과 같이 나누어 설명할 수 있다.
우선, 도 5에 도시된 바와 같이, 열전도성 코어층(310')에 비아홀(312)을 형성한다(S112). 즉, 예를 들어 알루미늄으로 이루어진 열전도성 코어층(310')에 레이저 드릴 등으로 비아홀(312)을 가공한다.
또한, 비아홀(312)은 화학적 에칭에 의해 형성될 수도 있다. 즉, 열전도성 코어층(310')의 일면 중 에 비아홀(312)의 위치와 대응되는 부분이 노출되도록 열전도성 코어층(310')의 일면에 에칭 레지스트층을 형성한 뒤, 에칭 레지스트층이 형성되지 않아 노출된 열전도성 코어층(310')의 일부를 에칭하여 제거함으로써, 비아홀(312)이 형성될 수 있다.
이어서, 도 6에 도시된 바와 같이, 열전도성 코어층(310)의 표면을 양극산화 처리한다(S114). 양극산화 처리에 의해 열전도성 코어층(310)의 표면에 Al2O3 산화막이 형성될 수 있으며, 이에 따라 알루미늄으로 이루어진 열전도성 코어층(310)이 이후 형성될 회로 패턴(330), 패드(320) 및 비아(340)와 전기적으로 절연될 수 있다.
다음으로, 도 7 및 도 8에 도시된 바와 같이, 열전도성 코어층(310)의 일면에 비아홀(312)을 커버하도록 패드(320)를 형성하고, 회로 패턴(330)을 형성한다(S120). 본 공정은 전자소자가 실장될 열전도성 코어층(310)의 상면에 패드(320)와 회로 패턴(330)을 형성하는 공정으로, 다음과 같이 나누어 설명할 수 있다.
우선, 도 7에 도시된 바와 같이, 열전도성 코어층(310)의 일면에 접착층(350)과 동박(322)을 순차적으로 적층하고(S122), 이어서, 도 8에 도시된 바와 같이, 동박(322)의 일부를 제거한다(S124).
즉, 접착층(350)에 의해 열전도성 코어층(310)에 동박(322)을 접착시킨 후, 이러한 동박(322)의 일부를 에칭에 의해 제거하여 회로 패턴(330)과 패드(320)가 형성될 수 있다. 이 경우 패드(320)는 비아홀(312)을 커버하도록 형성되므로, 이에 따라, 이후 전도성 페이스트의 충전에 의해 비아(340)를 형성하는 것이 가능하다.
다음으로, 도 9에 도시된 바와 같이, 비아홀(312) 내에 전도성 페이스트 등의 전도성 물질을 충전하기 이전에, 접착층(350) 중 비아홀(312)의 위치와 상응하는 일부분을 디스미어(desmear) 공정 등에 의해 제거함으로써, 패드(320)를 비아홀(312)을 향해 노출시킬 수 있다.
다음으로, 도 10에 도시된 바와 같이, 비아홀(312) 내부에 전도성 물질(전도성 페이스트)을 충전하여, 단부가 열전도성 코어층(310)의 타면으로 노출된 비아(340)를 형성한다(S130).
종래와 같이 도금에 의해 비아(340)를 형성하는 것이 아니라, 단순히 전도성 페이스트를 비아홀(312) 내에 충전함으로써 비아(340)를 형성하게 되므로, 패키지 기판(300)의 제조 비용이 보다 절감될 수 있다.
다음으로, 도 11에 도시된 바와 같이, 패드(320)의 일부를 외부로 노출시키는 솔더 레지스트층(370)을 형성하고, 패드(320)에 표면 처리층(360)을 형성한다(S140). 열전도성 코어층(310)의 상면을 커버하도록 솔더 레지스트층(370)이 형 성될 수 있으며, 이 경우, 포토 리소그래피(photo-lithography) 공정에 의해 솔더 레지스트층(370)의 일부를 제거하여 패드(320)의 일부를 노출시킬 수 있다.
이렇게 노출된 패드(320)의 상면에는 예를 들어, OSP 코팅 등에 의해 표면 처리층(360)이 형성될 수 있다.
이상, 본 발명의 일 실시예에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다.
도 1은 종래 기술에 따른 전자소자 패키지를 나타낸 단면도.
도 2는 본 발명의 일 측면에 따른 전자소자 패키지의 일 실시예를 나타낸 단면도.
도 3은 본 발명의 다른 측면에 따른 패키지 기판의 일 실시예를 나타낸 단면도.
도 4는 본 발명의 또 다른 측면에 따른 패키지 기판 제조 방법의 일 실시예를 나타낸 순서도.
도 5 내지 도 11은 본 발명의 또 다른 측면에 따른 패키지 기판 제조 방법 일 실시예의 각 공정을 나타낸 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100: 패키지 기판
110: 열전도성 코어층
112: 비아홀
120: 패드
130: 회로 패턴
140: 비아
150: 접착층
160: 표면 처리층
170: 솔더 레지스트층
200: 전자소자 패키지
210: 전자소자
220: 와이어
230: 솔더 범프

Claims (21)

  1. 전자소자를 실장하기 위한 패키지 기판(package substrate)으로서,
    비아홀(via hole)이 형성되며 표면이 절연 물질로 이루어지고, 알루미늄(Al)을 포함하는 재질로 이루어지는 열전도성 코어층(core layer);
    상기 열전도성 코어층의 일면에 상기 비아홀을 커버하도록 형성된 패드(pad); 및
    상기 비아홀 내부에 충전되며 단부가 상기 열전도성 코어층의 타면으로 노출된 비아(via)를 포함하는 패키지 기판.
  2. 삭제
  3. 제2항에 있어서,
    상기 열전도성 코어층의 표면은 양극산화(anodizing) 처리된 것을 특징으로 하는 패키지 기판.
  4. 제1항에 있어서,
    상기 비아는 전도성 페이스트(conductive paste)로 이루어지는 것을 특징으로 하는 패키지 기판.
  5. 제1항에 있어서,
    상기 패드와 상기 열전도성 코어층 사이에 개재되는 접착층을 더 포함하는 패키지 기판.
  6. 제1항에 있어서,
    상기 패드에 형성된 표면 처리층을 더 포함하는 패키지 기판.
  7. 비아홀이 형성되며 표면이 절연 물질로 이루어지고, 알루미늄을 포함하는 재질로 이루어지는 열전도성 코어층;
    상기 열전도성 코어층의 일면에 상기 비아홀을 커버하도록 형성된 패드;
    상기 비아홀 내부에 충전되며 단부가 상기 열전도성 코어층의 타면으로 노출된 비아; 및
    상기 열전도성 코어층에 실장되며 상기 패드와 전기적으로 연결된 전자소자를 포함하는 전자소자 패키지.
  8. 삭제
  9. 제8항에 있어서,
    상기 열전도성 코어층의 표면은 양극산화 처리된 것을 특징으로 하는 전자소자 패키지.
  10. 제7항에 있어서,
    상기 비아는 전도성 페이스트로 이루어지는 것을 특징으로 하는 전자소자 패키지.
  11. 제7항에 있어서,
    상기 패드와 상기 열전도성 코어층 사이에 개재되는 접착층을 더 포함하는 전자소자 패키지.
  12. 제7항에 있어서,
    상기 패드에 형성된 표면 처리층을 더 포함하는 전자소자 패키지.
  13. 제7항에 있어서,
    상기 비아의 단부에 형성된 솔더 범프(solder bump)를 더 포함하는 전자소자 패키지.
  14. 제7항에 있어서,
    상기 패드와 상기 전자소자를 전기적으로 연결시키는 와이어(wire)를 더 포함하는 전자소자 패키지.
  15. 전자소자를 실장하기 위한 패키지 기판의 제조 방법으로서,
    비아홀이 형성되며 표면이 절연 물질로 이루어지고, 알루미늄을 포함하는 재질로 이루어지는 열전도성 코어층을 제공하는 단계;
    상기 열전도성 코어층의 일면에 상기 비아홀을 커버하도록 패드를 형성하는 단계; 및
    상기 비아홀 내부에 전도성 물질을 충전하여, 단부가 상기 열전도성 코어층의 타면으로 노출된 비아를 형성하는 단계를 포함하는 패키지 기판 제조 방법.
  16. 삭제
  17. 제16항에 있어서,
    상기 열전도성 코어층을 제공하는 단계는,
    상기 열전도성 코어층에 비아홀을 형성하는 단계; 및
    상기 열전도성 코어층의 표면을 양극산화 처리하는 단계를 포함하는 것을 특징으로 하는 패키지 기판 제조 방법.
  18. 제17항에 있어서,
    상기 비아홀을 형성하는 단계는,
    상기 열전도성 코어층의 일면에 에칭 레지스트층을 형성하는 단계; 및
    상기 열전도성 코어층의 일부를 에칭하여 제거하는 단계를 포함하는 것을 특징으로 하는 패키지 기판 제조 방법.
  19. 제15항에 있어서,
    상기 비아를 형성하는 단계는,
    상기 비아의 내부에 전도성 페이스트를 충전하는 단계를 포함하는 것을 특징으로 하는 패키지 기판 제조 방법.
  20. 제15항에 있어서,
    상기 패드를 형성하는 단계는,
    상기 열전도성 코어층의 일면에 접착층과 동박(copper foil)을 순차적으로 적층하는 단계; 및
    상기 동박의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 패키지 기판 제조 방법.
  21. 제15항에 있어서,
    상기 비아를 형성하는 단계 이후에,
    상기 패드에 표면 처리층을 형성하는 단계를 더 포함하는 패키지 기판 제조 방법.
KR1020090127383A 2009-12-18 2009-12-18 패키지 기판, 이를 구비한 전자소자 패키지, 및 패키지 기판 제조 방법 KR101092945B1 (ko)

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