JP2015050457A - 電子部品内蔵基板及びその製造方法 - Google Patents

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Abstract

【課題】反り現象を減少させると共に不要な配線を最小化することができる電子部品内蔵基板を提供する。【解決手段】電子部品内蔵基板１００は、第１の外部端子１１が設けられる第１の面、及び第１の面の反対側の面であって絶縁物質からなる第２の面を備える電子部品１０と、第１の面上に設けられ、第１の外部端子１１と電気的に接続される第１の配線及び第１の絶縁部を備える第１の配線層Ｌ１と、第２の面上に設けられ、第２の配線及び第２の絶縁部を備える第２の配線層Ｌ２とを含む。第１の配線層Ｌ１の層数及び配線密度のうちの少なくともいずれか一つは第２の配線層Ｌ２の層数及び配線密度のうちの少なくともいずれか一つより大きく、第１の絶縁部は第２の絶縁部より熱膨脹係数が低い物質からなる。【選択図】図１

Description

本発明は、電子部品内蔵基板及びその製造方法に関する。
電子機器の軽量化、小型化、高速化、多機能化、高性能化に応じるため、印刷回路基板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ：ＰＣＢ）に複数の配線層を形成するという、いわゆる多層基板技術が開発されており、ひいては、能動素子や受動素子などの電子部品を多層基板内に内蔵する技術も開発されている。
例えば、特許文献１には、キャビティに電子部品を挿入し、複数の層からなる印刷回路基板及びその製造方法が示されている。
一方、多層基板の分野における重要な課題の一つとして、内蔵電子部品が外部回路や他のデバイスに対して電圧または電流を含む信号を効率よく送受信することが挙げられる。
また、最近、電子部品の高性能化、電子部品及び該電子部品内蔵基板の小型化、薄型化が段々進められるにつれ、より薄く狭い基板に小型電子部品を内蔵し、該電子部品の外部端子を外部配線と接続させるためには、回路パターンの集積度の向上も必須に隋伴されなければならない。
一方、電子部品内蔵基板がより一層薄くなるにつれ、該基板の反りが深刻になるという不都合がある。このような反り現象をいわゆる撓み（ｗａｒｐａｇｅ）とも称される。この撓みは、熱膨脹係数が異なる多様な物質によって電子部品内蔵基板を構成すると大きくなる。
特に、基板に内蔵する電子部品は、一般的な基板資材や配線資材と熱膨脹係数（ＣＴＥ）及び剛性（Ｍｏｄｕｌｕｓ）などの物性が非常に異なり、基板の中心部位に位置しないと、反り現象が酷くなる。そのため、電子部品が内蔵された従来の基板は、該基板の中心部に電子部品を配置し、該電子部品の上部及び下部に配線層を形成する際に、上部の配線層と下部の配線層との物性及び厚さなどを等しくし、電子部品の上部の反りと下部の反りとが互いに相反するようにして、全体として反り現象が緩和されるような方式が主に採用されていた。
このような方式は、特許文献２にも示されている。この特許文献２には、コア基板の中央にキャパシターが配置され、両方向に回路パターン層と絶縁層とがビルドアップされた技術が示されている。
しかし、集積回路などの能動素子は、一面に複数の外部端子が設けられ、他面には外部端子が全然設けられないが、少数の外部端子だけ設けられることが一般的である。
米国特許出願公開第２０１２−０００６４６９号明細書 特開２０００−２６１１２４号公報
このような能動素子が基板に内蔵される場合、従来のように、電子部品の上下部がその物性及び厚さなどの構造が対称を成すように設けられると、不要な配線が配置されてしまい、工程効率が低下し、不要な基板材料が使用され、電子部品内蔵基板のスリム化にも望ましくない。
本発明は上記の問題点に鑑みて成されたものであって、反り現象を減少させると共に、不要な配線を除いて、これを最小化することができる、電子部品内蔵基板及びその製造方法を提供することに、その目的がある。
上記目的を解決するために、本発明の一実施形態による電子部品内蔵基板は、第１の外部端子が複数設けられる第１の面、及び該第１の面の反対側の面であって絶縁物質からなる第２の面を備える電子部品と、前記第１の面上に設けられ、前記第１の外部端子と電気的に接続される第１の配線及び第１の絶縁部を備える第１の配線層と、前記第２の面上に設けられ、第２の配線及び第２の絶縁部を備える第２の配線層とを含み、前記第１の配線層の層数及び配線密度のうちの少なくともいずれか一つは前記第２の配線層の層数及び配線密度のうちの少なくともいずれか一つより大きく、前記第１の絶縁部は前記第２の絶縁部より熱膨脹係数が低い物質からなる。
前記電子部品の少なくとも一部が挿入されるキャビティを含み、絶縁材料からなる第１の絶縁層をさらに含む。
また、前記第１の絶縁層は、コア基板である。
また、前記第１の絶縁層を貫いて、前記第１の配線層及び前記第２の配線層を電気的に接続するスルービアをさらに含む。
また、前記第１の配線層の外面には、前記第１の配線と電気的に接続される第１の接触パッドがさらに設けられる。
また、前記第１の配線層の外面には、前記第１の接触パッドを外部に露出させる第１のソルダレジストがさらに設けられる。
また、前記電子部品の第２の面に接触する接着部材をさらに含む。
また、前記接着部材の外面に設けられる複数の第１の金属パターンをさらに含む。
また、前記第２の配線層上に設けられ、前記第２の配線層と電気的に接続されるチップ部品をさらに含む。
また、前記チップ部品はメモリーチップであり、前記電子部品は集積回路である。
また、前記第２の配線層の外面には、前記第２の配線と電気的に接続される第２の接触パッドがさらに設けられる。
また、前記第２の接触パッドと前記チップ部品とを電気的に接続するソルダボールをさらに含む。
また、前記ソルダボールは、前記電子部品の垂直上方または垂直下方の領域に設けられる。
また、前記第２の配線層の外面には、前記接触パッドを外部に露出させる第２のソルダレジストがさらに設けられる。
上記目的を解決するために、本発明の他の実施形態による電子部品内蔵基板は、第１の外部端子が複数設けられる第１の面、及び該第１の面の反対側の面であって第２の外部端子が少なくとも一つ設けられる第２の面を備える電子部品と、前記第１の面上に設けられ、前記第１の外部端子と電気的に接続される第１の配線及び第１の絶縁部を備える第１の配線層と、前記第２の面上に設けられ、前記第２の外部端子と電気的に接続される第２の配線及び第２の絶縁部を備える第２の配線層とを含み、前記第２の外部端子の数は前記第１の外部端子の数より少なく、前記第１の配線層の層数及び配線密度のうちの少なくともいずれか一つは前記第２の配線層の層数及び配線密度のうちの少なくともいずれか一つより大きく、前記第１の絶縁部は前記第２の絶縁部より熱膨脹係数が低い物質からなる。
本発明の他の実施形態による電子部品内蔵基板は、前記第２の配線層上に設けられ、前記第２の配線層と電気的に接続されるチップ部品をさらに含む。
また、前記チップ部品はメモリーチップであり、前記電子部品は集積回路である。
また、前記第２の配線層の外面には、前記第２の配線と電気的に接続される第２の接触パッドがさらに設けられる。
また、前記第２の接触パッドと前記チップ部品とを電気的に接続するソルダボールをさらに含む。
また、前記ソルダボールは、前記電子部品の垂直上方または垂直下方の領域に設けられる。
また、前記第２の配線層の外面に設けられ、前記第２の接触パッドを外部に露出させる第２のソルダレジストをさらに含む。
また、前記第１の外部端子と前記第２の外部端子とは前記電子部品を貫くスルーシリコーンビア（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ：ＴＳＶ）によって電気的に接続される。
前記第２の配線層は、前記第２の外部端子に一面が接触されるビアを含む。
また、前記第２の配線層の外面には、前記ビアの他面に接触される第２の接触パッドと、ソルダボールによって前記第２の接触パッドに電気的に接続されるチップ部品と、をさらに含む。
また、前記電子部品の第２の面に接触する接着部材と、前記接着部材の外面に設けられる複数の第１の金属パターンと、前記第１の金属パターン各々に一面が接触される少なくとも一つのビアと、前記ビアの他面に接触される第２の接触パッドと、ソルダボールによって前記第２の接触パッドに電気的に接続されるチップ部品とをさらに含み、前記複数の第１の金属パターンと前記第２の外部端子とは第２のソルダボールによって電気的に接続される。
本発明のさらに他の実施形態による電子部品内蔵基板の製造方法は、キャビティによって貫通され、一面に第１の配線パターンが設けられ、他面に第４の配線パターンが設けられ、前記第１の配線パターンと前記第４の配線パターンとがスルービアによって電気的に接続されるコア基板を提供するステップと、一面に第１の外部端子が複数設けられる電子部品の他面を絶縁基板に結合するステップと、前記キャビティに前記電子部品が挿入されるように前記コア基板を前記絶縁基板に結合するステップと、前記コア基板及び前記電子部品上に第２の絶縁層を形成するステップと、前記第２の絶縁層を貫いて前記第１の配線パターン及び前記第１の外部端子に各々接触される複数の第１のビーアールを形成するステップと、前記第２の絶縁層上に第２の配線パターンを形成するステップとを含み、前記絶縁基板の熱膨脹係数は前記第２の絶縁層の熱膨脹係数より大きい。
前記第２の絶縁層上に少なくとも一つのビルドアップ層を形成するステップと、前記ビルドアップ層の外面に第１の接触パッドを形成するステップと、をさらに含む。
また、一面に第１の外部端子が複数設けられる電子部品の他面を絶縁基板に結合するステップは、前記電子部品の他面に接着部材が形成された状態で前記絶縁基板と前記電子部品とが結合されるように行われる。
また、前記絶縁基板に第１の金属パターンが形成され、前記電子部品の他面に接着部材が形成された状態で、前記第１の金属パターンと前記接着部材とが接触されるように行われてもよい。
前述のように、本発明の一実施形態によれば、電子部品内蔵基板の反りを減少すると共に不要な配線を最小化することができるという効果が奏する。
本発明の一実施形態による電子部品内蔵基板を概略的に示す断面図である。 本発明の他の実施形態による電子部品内蔵基板を概略的に示す断面図である。 本発明の他の実施形態による電子部品内蔵基板を概略的に示す断面図である。 本発明の他の実施形態による電子部品内蔵基板を概略的に示す断面図である。 本発明の他の実施形態による電子部品内蔵基板を概略的に示す断面図である。 本発明の他の実施形態による電子部品内蔵基板を概略的に示す断面図である。 本発明の他の実施形態による電子部品内蔵基板を概略的に示す断面図である。 本発明の他の実施形態による電子部品内蔵基板を概略的に示す断面図である。 本発明の一実施形態による電子部品内蔵基板の製造方法を説明するための工程断面図である。 本発明の一実施形態による電子部品内蔵基板の製造方法を説明するための工程断面図であって、電子部品が絶縁基板に結合された状態を示す工程断面図である。 同じく、コア基板が絶縁基板に結合された状態を示す工程断面図である。 同じく、第２の絶縁層が提供された状態を示す工程断面図である。 同じく、第２の絶縁層上に第２の配線パターンが形成された状態を示す工程断面図である。 同じく、第３の絶縁層及び第３の配線パターンが形成された状態を示す工程断面図である。 同じく、第４の絶縁層が形成された状態を示す工程断面図である。 同じく、第１の接触パッド及び第２の接触パッドが形成された状態を示す工程断面図である。 同じく、第１のソルダレジスト及び第２のソルダレジストが形成された状態を示す工程断面図である。 同じく、チップ部品が結合された状態を示す工程断面図である。
以下、本発明の好適な実施の形態を、図面を参照して詳細に説明する。次に示される各実施の形態は当業者にとって本発明の思想が十分に伝達されるように例として挙げられるものである。従って、本発明は以下示している各実施の形態に限定されず、他の形態で具体化することができる。そして、図面において、装置の大きさ及び厚さなどは便宜上誇張して表現される場合がある。明細書全体に渡って同一の参照符号は同一の構成要素を示している。
本明細書で使われた用語は、実施形態を説明するためのものであって、本発明を制限しようとするものではない。本明細書において、単数形は特別に言及しない限り複数形も含む。明細書で使われる「含む」とは、言及された構成要素、ステップ、動作及び／又は素子は、一つ以上の他の構成要素、ステップ、動作及び／又は素子の存在または追加を排除しないことに理解されたい。
以下、添付図面を参照して、本発明の構成及び作用効果について詳記する。
図１は、本発明の一実施形態による電子部品内蔵基板１００を概略的に示す断面図である。
図１を参照すると、本発明の一実施形態による電子部品内蔵基板１００は、電子部品１０、第１の配線層Ｌ１及び第２の配線層Ｌ２を備える。また、電子部品内蔵基板１００は、第１の絶縁層１２０、第１の接触パッドＣＰ１、第２の接触パッドＣＰ２、第１のソルダレジストＳＲ１、第１のソルダボールＳＢ１、第２のソルダボールＳＢ２及びチップ部品２０をさらに備える。
電子部品１０は、外部デバイスと電気的に接続されるように、第１の外部端子１１が一面に設けられる。第１の外部端子１１は少なくとも２個以上設けられる。また、第１の外部端子１１が設けられる面を除いたすべての面は、絶縁物質からなってもよい。
電子部品１０は、ＭＣＵ、ＡＰ（Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ）など各種集積回路で構成される能動素子である。
第１の配線層Ｌ１は、電子部品１０を基準に第１の外部端子１１の各々から遠くなる方向に設けられ、第１の配線及び第１の絶縁部を有する。第１の配線層Ｌ１は、第１の外部端子１１を基板の内部、または外部の他のデバイスと電気的に接続される。
また、第２の配線層Ｌ２は、電子部品１０を基準に第１の配線層Ｌ１と反対方向に設けられ、第２の配線及び第２の絶縁部を有する。
詳しくは、図１に例示された第１の配線パターンＷＰ１、第２の絶縁層１３２、第２の配線パターンＷＰ２、第３の絶縁層１３３、第３の配線パターンＷＰ３及び第４の絶縁層１３４が、第１の配線層Ｌ１に相当する。
また、図１に例示された第４の配線パターンＷＰ４、第５の絶縁層１２５及び絶縁基板１１０が、第２の配線層Ｌ２に相当する。
電子部品１０の面のうち、第１の外部端子１１の各々が設けられる面の反対側の面には、接着部材１１１が設けられる。この接着部材１１１を介して、電子部品１０が絶縁基板１１０に固定される。一例として、接着部材１１１は、ＤＡＦまたはエポキシ（Ｅｐｏｘｙ）系列などのチップ接着剤で具現されてもよい。また、ＮＣＰ、ＡＣＦなども接着部材１１１を具現するのに活用されてもよい。
一方、同図のように、第１の配線層Ｌ１の配線密度は、第２の配線層Ｌ２の配線密度に比べて大きい。すなわち、第１の配線層Ｌ１は第１の外部端子１１の各々と接続されるビア及び配線パターンからなる第１の配線を含む。第２の配線層Ｌ２は、電子部品１０と電気的に直接接続される配線はないが、第１の配線層Ｌ１の配線密度は相対的に高くなければならず、第２の配線層Ｌ２の配線密度は相対的に低くなる。
前述のように、外部端子は、電子部品１０の一面に全て形成されるのが一般的である。そのため、外部端子のない電子部品の他面には、別途の配線を具備する必要がない。
それにもかかわらず、従来は、反り現象を防止するために電子部品１０を基準に、両方に設けられる各配線層が対称に形成されていたため、多くの問題が引き起こされた。
しかし、本発明の一実施形態による電子部品内蔵基板１００では、第１の外部端子１１と電気的に接続される、第１の配線を備える第１の配線層Ｌ１のみが配線密度が高く、その反対面である第２の配線層Ｌ２は、配線密度が低くなるようにした。
また、本発明の一実施形態による電子部品内蔵基板１００では、第１の配線層Ｌ１は、熱膨脹係数の低い物質で具現し、第２の配線層Ｌ２は、熱膨脹係数の高い物質で具現する。
これによって、熱膨脹係数の低い物質を用いて配線を形成できるので、高い配線密度で配線を形成する場合に有利で、配線の精密度及び配線形成工程の効率性を向上させることができる。
一方、高い密度の配線を一層で形成する場合、配線間の間隔があまり小さくなって信頼性が低下する恐れがある。そのため、必要な場合、ビルドアップ層を追加で設け、配線間隔を確保することによって信頼性を向上させることができる。
例えば、図１において、第２の絶縁層１３２及び第２の配線パターンＷＰ２だけが設けられる場合に比べ、ビルドアップ層として第３の絶縁層１３３、第３の配線パターンＷＰ３、第４の絶縁層１３４などをさらに具備することによって、第２の配線パターンＷＰ２及び第３の配線パターンＷＰ３などを具現するとき、配線配置の余裕空間をさらに確保できるので、工程効率や信頼性が向上する。
また、このように、第１の配線層Ｌ１を２層以上で形成する必要がある場合にも、第２の配線層Ｌ２は、複数のビルドアップ層を含む必要がないので、第５の絶縁層１２５及び絶縁基板１１０のみで第２の配線層Ｌ２を具現することができる。これによって、基板全体の厚さを減少させるのに有利なだけでなく、第２の配線層Ｌ２を複数の層で具現することによる材料や工程の無駄を低減することができる。
ただ、第１の配線層Ｌ１の層数と第２の配線層Ｌ２の層数とが異なる場合、反り現象が大きくなることがある。すなわち、製造工程において加えられる熱によって、第１の配線層Ｌ１の膨脹が大であり、第２の配線層Ｌ２の膨脹が小である場合、基板の中央部よりも周辺部が高くなる反り現象が発生することになる。
しかし、本発明の一実施形態による電子部品内蔵基板１００では、第１の配線層Ｌ１を成す物質よりも高い熱膨脹係数を有する物質によって、第２の配線層Ｌ２を具現するので、反り現象を効率的に減少させることができる。
第１の配線及び第２の配線には、電気的接続性を考慮して、伝導度の高い銅、銀などの金属が用いられるが、その熱膨脹係数の差は大きくない。よって、第１の配線層Ｌ１を成す第１の絶縁部、及び第２の配線層Ｌ２を成す第２の絶縁部の熱膨脹係数を調節することによって、第１の配線層Ｌ１、及び第２の配線層Ｌ２の熱膨脹係数を調節することが望ましい。
一方、本発明の一実施形態による電子部品内蔵基板１００は、第１の絶縁層１２０をさらに含む。
第１の絶縁層１２０には、電子部品１０が挿入されるキャビティ１２２が設けられる。第１の絶縁層１２０は剛性の高い材質からなるコア基板である。
第１の絶縁層１２０の一面には、第１の配線パターンＷＰ１が形成され、他面には、第２の配線パターンＷＰ２が形成される。また、第１の絶縁層１２０を貫いて、第１の配線パターンＷＰ１と第２の配線パターンＷＰ２とを電気的に接続するスルービアＶＴが設けられる。
このように、剛性の強い物質からなる第１の絶縁層１２０を設けることによって、電子部品内蔵基板１００の反り現象をより一層減少させることができる。
また、本発明の一実施形態による電子部品内蔵基板１００は、第１の接触パッドＣＰ１、第２の接触パッドＣＰ２、第１のソルダレジストＳＲ１、第１のソルダボールＳＢ１、第２のソルダボールＳＢ２及びチップ部品２０などをさらに含む。
図１に示すように、第１の接触パッドＣＰ１は、第４の絶縁層１３４上に形成され、ビアによって第３の配線パターンＷＰ３と電気的に接続される。
また、第１の接触パッドＣＰ１の外面には、第１のソルダボールＳＢ１が設けられ、電子部品内蔵基板１００が他の基板に実装されるか、他のデバイスと電気的に接続されるようにすることができる。
第１のソルダレジストＳＲ１は、第１の接触パッドＣＰ１の一部及び第４の絶縁層１３４を覆って、第１の接触パッドＣＰ１の一部を外部に露出させる。第１のソルダボールＳＢ１は、第１のソルダレジストＳＲ１によって露出された第１の接触パッドＣＰ１の外面に接触される。
また、図１に示すように、チップ部品２０は、第２のソルダボールＳＢ２によって第４の配線パターンＷＰ４と電気的に接続される。チップ部品２０は、各種受動素子または能動素子であってもよく、メモリーチップであってもよい。
これによって、電子部品内蔵基板１００に内蔵された電子部品１０と、電子部品内蔵基板１００の外部において、第２のソルダボールＳＢ２によって第４の配線パターンＷＰ４に接触するチップ部品２０との間の信号送信経路が最小化され、高速Ｉ／Ｏを具現することができる。
図２は、本発明の他の実施形態による電子部品内蔵基板２００を概略的に示す断面図である。
図２を参照して、本実施形態による電子部品内蔵基板２００は、接着部材１１１と絶縁基板１１０との間に第１の金属パターン１１２が設けられ、また絶縁基板１１０に第１の開口部Ｏ１が形成される点で、前述の実施形態と異なる。
第１の金属パターン１１２は、電子部品１０から発生する熱を外部へ放出する機能を有する。この点から、第１の金属パターン１１２は放熱パターンとしての働きを果たす。
第１の開口部Ｏ１は、第１の金属パターン１１２を絶縁基板１１０の外部に露出させる。これによって、第１の金属パターン１１２の放熱性能がより一層向上する。
図３は、本発明の他の実施形態による電子部品内蔵基板３００を概略的に示す断面図である。
図３を参照して、本実施形態による電子部品内蔵基板３００は、絶縁基板１１０上に設けられる第２の接触パッドＣＰ２を含む点で、図１に示した前述の実施形態と異なる。
第２の接触パッドＣＰ２は、第２のビアＶ２によって第４の配線パターンＷＰ４と電気的に接続される。また、第２の接触パッドＣＰ２は、チップ部品２０と絶縁基板１１０との間の領域にも形成されてもよい。
これによって、チップ部品２０に２個以上の外部端子が設けられる場合、チップ部品２０の外部端子が全て第２の接触パッドＣＰ２と電気的に接続される。こうして、いわゆるワイド入出力（Ｗｉｄｅ Ｉ/Ｏ）構造を具現することができる。
第２の接触パッドＣＰ２の一部及び絶縁基板１１０を覆う第２のソルダレジストＳＲ２がさらに設けられ、第２の接触パッドＣＰ２の汚染や損傷を減少させることができる。
また、第２の接触パッドＣＰ２とチップ部品２０との間には、第２のソルダボールＳＢ２が設けられ、電気的接続を具現することもできる。
図４は、本発明の他の実施形態による電子部品内蔵基板４００を概略的に示す断面図である。
図４に示す実施形態による電子部品内蔵基板４００は、接着部材１１１と絶縁基板１１０との間に設けられる複数の第１の金属パターン１１２が、第３のビアＶ３を介して、絶縁基板１１０上に設けられた第２の接触パッドＣＰ２と接続される点で、前述の実施形態と異なる。
詳しくは、図２に示した前述の実施形態では、第１の金属パターン１１２は放熱機能だけを備えるが、本実施形態による第１の金属パターン１１２は、第２のソルダボールＳＢ２と第２の接触パッドＣＰ２、及び第３のビアＶ３を通じて、チップ部品２０の外部端子と電気的に接続される。
これによって、チップ部品２０に外部端子が多く具備され、第２の接触パッドＣＰ２のみでは配線接続を具現しにくい場合に、第１の金属パターン１１２を活用して配線を分散できるので、製造効率及び接続信頼性を向上させることができる。
図５は、本発明の他の実施形態による電子部品内蔵基板５００を概略的に示す断面図である。
図５を参照して、本実施形態による電子部品内蔵基板５００は、複数のチップ部品２１、２２が絶縁基板１１０外部に実装される点で、前述の実施形態と異なる。
チップ部品２１、２２は、メモリーチップ、能動素子、受動素子など多様な部品のうちから選択されてもよい。
また、チップ部品２１、２２のうちの少なくともいずれか一つは、電子部品１０の垂直上方に位置して、第２のソルダボールＳＢ２、第２の接触パッドＣＰ２などによって電気的に接続される。
図６は、本発明の他の実施形態による電子部品内蔵基板６００を、概略的に示す断面図である。
図６を参照すると、本実施形態による電子部品内蔵基板６００は、一面に第１の外部端子１１が設けられ、他面に第２の外部端子１２が設けられる電子部品１０’が内蔵される点で、前述の実施形態と異なる。
ただ、この場合、第２の外部端子１２は、第１の外部端子１１の数より少なく設けられ、第２の配線層Ｌ２の配線密度は、第１の配線層Ｌ１の配線密度より低くなる。
一方、本実施形態では、チップ部品２１、２２の外部端子が第２のソルダボールＳＢ２に接触し、第２のソルダボールＳＢ２が第２の接触パッドＣＰ２と接続される。この場合、第３のビアＶ３を介して、第２の接触パッドＣＰ２と第２の外部端子１２とが直接接続されることになる。
これによって、チップ部品２０と電子部品１０’との間の信号送信経路が格段に減少し、その結果、チップ部品２０と電子部品１０’との間のデータ送信速度を向上させることができる。例えば、チップ部品２０がメモリーチップで、電子部品１０’がＡＰの場合、ＡＰとメモリーチップとの間のデータ送信速度が向上し、ＡＰの機能がより一層充分に活用できるようになる。
図７は、本発明の他の実施形態による電子部品内蔵基板７００を概略的に示す断面図である。
図７を参照すると、本実施形態による電子部品内蔵基板７００は、その一面に第１の外部端子１１が設けられ、他面に第２の外部端子１２が設けられている。第１の外部端子１１の少なくとも一部と、第２の外部端子１２の少なくとも一部とを接続するスルーシリコーンビア（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ：ＴＳＶ）が設けられた電子部品１０”が内蔵される点で、前述の実施形態と異なる。
第２の接触パッドＣＰ２は、第２のビアＶ２を介して第４の配線パターンＷＰ４と電気的に接続される。また、第２の接触パッドＣＰ２は、チップ部品２０と絶縁基板１１０との間の領域にも形成されてもよい。
また、第２の接触パッドＣＰ２と第２の外部端子１２とは、第３のビアＶ３を介して電気的に接続される。ここで、第３のビアＶ３は、絶縁基板１１０及び接着部材１１１を貫いて、通常的なレーザービア加工法によって設けられてもよい。
これによって、チップ部品２０と電子部品１０”とが、第２のソルダボールＳＢ２、第２の接触パッドＣＰ２及び第３のビアＶ３を介して、非常に短い経路で直接接続され、その結果、チップ部品２０と電子部品１０”との間の信号送信速度をより一層向上させることができる。
また、第２の接触パッドＣＰ２と第２の外部端子１２とが、第３のビアＶ３を介して直接接続されることによって、同じ導電材料、例えばＣｕ-Ｃｕ接続などによって、信号送信経路を具現することができる。そのため、インターコネクション（ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）特性をより一層向上させることができる。
一方、本実施形態による電子部品内蔵基板７００は、電子部品１０”と接着部材１１１とが接触するに当たって、複数の第２の外部端子１２が介設されるが、所定の流動性のある材質で接着部材１１１を具現する必要がある。一例として、エポキシ系列のチップ接着剤が、接着部材１１１を具現するのに活用されてもよい。
図８は、本発明の他の実施形態による電子部品内蔵基板８００を概略的に示す断面図である。
図８を参照して、本実施形態による電子部品内蔵基板８００は、一面に第１の外部端子１１が設けられ、他面に第２の外部端子１２が設けられる。また、第１の外部端子１１の少なくとも一部と、第２の外部端子１２の少なくとも一部とを接続するスルーシリコーンビアが設けられる電子部品１０”が内蔵される。接着部材１１１と絶縁基板１１０との間に設けられる複数の第１の金属パターン１１２’の各々が、第３のソルダボールＳＢ３を介して第２の外部端子１２と各々接続される点で、前述の実施形態と異なる。
詳しくは、図５に示した前述の実施形態では、第１の金属パターン１１２が第２のソルダボールＳＢ２、第２の接触パッドＣＰ２及び第３のビアＶ３を介して、チップ部品２０の外部端子と電気的に接続することによって、第１の金属パターン１１２を活用して配線を分散させている。
一方、本実施形態では、また、第１の金属パターン１１２’によって配線が分散されるだけでなく、チップ部品２０と電子部品１０”とが、第２のソルダボールＳＢ２、第２の接触パッドＣＰ２、第３のビアＶ３、第１の金属パターン１１２’、及び第３のソルダボールＳＢ３を経て、短経路で直接接続できるようになる。
これによって、チップ部品２０と電子部品１０”との間の信号送信速度を著しく向上させることができる。
また、本実施形態による電子部品内蔵基板８００は、第１の金属パターン１１２’がチップ部品２０と電子部品１０”との間の接続経路として活用されると共に、チップ部品２０の外部端子が多い場合にも、第１の金属パターン１１２’を活用して配線を分散させることができる長所を有する。
ただ、本実施形態による電子部品内蔵基板８００は、第１の金属パターン１１２’と第２の外部端子１２とが、第３のソルダボールＳＢ３を介して接続されるので、図７に例示された実施形態に比べて、インターコネクション信頼性がやや低くなることがある。
また、第１の金属パターン１１２’及び第２の外部端子１２が微細化されるほど、より小さなソルダボールを用いて半田付け工程を遂行しなければならないので、図７に例示された実施形態に比べて、接続不良が発生する恐れが僅かに増加することがある。
一方、本実施形態による電子部品内蔵基板８００では、絶縁基板１１０の表面に第１の金属パターン１１２’が形成された状態で、接着部材１１１が第１の金属パターン１１２’を覆うようになり、これによって、接着部材１１１は絶縁性を確保すると共に、電子部品１０”を固定する機能を果たすようになる。
したがって、本実施形態では、接着部材１１１を具現するための物質が所定の流動性を有する必要があり、一例として、エポキシ系列のチップ接着剤を、接着部材１１１を具現するのに活用することができる。
図９は、本発明の一実施形態による電子部品内蔵基板の製造方法を説明するための工程断面図である。
図９を参照して、第１の絶縁層１２０に第２の開口部Ｏ２を形成してスルービアＶＴを具現する。第１の絶縁層１２０の一面に第１の配線パターンＷＰ１、他面に第２の配線パターンＷＰ２をそれぞれ形成し、スルービアＶＴを介して接続可能なことが理解できる。
また、第１の絶縁層１２０には、電子部品１０を収容するためのキャビティ１２２が形成される。
第４の配線パターンＷＰ４を覆う第５の絶縁層１２５が形成された状態で、キャビティ１２２が形成されてもよい。こうして形成された第５の絶縁層１２５は、絶縁基板１１０と接触する。
第１の絶縁層１２０は、剛性の高い材質からなるコア基板であってもよく、以下では第１の絶縁層１２０をコア基板と称することにする。
また、コア基板は、絶縁材の表面に銅箔などの金属材１２１を設けたものとしてもよい。一実施形態として、銅箔積層板（Ｃｏｐｐｅｒ Ｃｌａｄ Ｌａｍｉｎａｔｅ：ＣＣＬ）をコア基板として活用してもよい。
図１０ａ〜図１０ｉは各々、本発明の一実施形態による電子部品内蔵基板の製造方法を説明するための工程断面図である。
まず、図１０ａに示すように、絶縁基板１１０に電子部品１０が配置される。
電子部品１０は、一面に複数の第１の外部端子１１が設けられる。第１の外部端子１１が設けられる面と反対側の面が、絶縁基板１１０に向くように結合される。
また、電子部品１０と絶縁基板１１０との間には、接着部材１１１がさらに設けられ、電子部品１０がより一層堅固に結合される。
また、絶縁基板１１０の表面に第１の金属パターン１１２が形成されている状態で、接着部材１１１が第１の金属パターン１１２に接触するようにしてもよい。
また、図１０ａ〜図１０ｆは各々、ディタッチコア（ＤＣ）を用いて、該ディタッチコアの両面で、電子部品内蔵基板１００の製造工程が対称的に行われることを例示している。
ディタッチコアの両面で製造工程を行う場合、製造工程で発生される反り現象を減少させるに有利である。
続いて、図１０ｂを参照して、キャビティ１２２に電子部品１０が挿入されるように、コア基板が絶縁基板１１０に結合される。
続いて、図１０ｃを参照して、コア基板及び電子部品１０上に絶縁材料１３２’が提供される。この絶縁材料１３２’はコア基板、第１の配線パターンＷＰ１、電子部品１０及び第１の外部端子１１を覆う第２の絶縁層１３２を成すようになる。絶縁材料１３２’は、電子部品１０とキャビティ１２２との間の空間にも充填され、電子部品１０をより一層堅固に固定する機能を果たす。
また、絶縁材料１３２’はプリプレグ（Ｐｒｅｐｒｅｇ：ＰＰＧ）であってもよく、その一面に金属材が設けられる。
続いて、図１０ｄを参照して、第２の絶縁層１３２上に第２の配線パターンＷＰ２が形成される。第２の配線パターンＷＰ２が、第１の配線パターンＷＰ１及び第１の外部端子１１と電気的に接続されるように、第１のビアＶ１が設けられる。
図１０ｅは、第３絶縁層１３３及び第３の配線パターンＷＰ３が形成された状態を示す工程断面図で、図１０ｆは、第４の絶縁層１３４が形成された状態を示す工程断面図である。
図１０ｅ及び図１０ｆに示すように、第２の絶縁層１３２上に、少なくとも一つのビルドアップ層が形成されることが分かる。
一方、第４の絶縁層１３４が形成された状態で、ディタッチコアを除去し、ディタッチコアの上部に位置した積層体と、ディタッチコアの下部に位置した積層体とを分離した後、個別的な工程が実施される。
続いて、図１０ｇに示すように、ビルドアップ層の外面に接触パッドが形成される。すなわち、第４の絶縁層１３４の外面には、第１の接触パッドＣＰ１が形成され、第５の絶縁層１２５の外面には、第２の接触パッドＣＰ２が形成される。
続いて、図１０ｈに示すように、第１の接触パッドＣＰ１の一部を露出させながら、第１の接触パッドＣＰ１及び第４の絶縁層１３４を覆う第１のソルダレジストＳＲ１が形成される。
また、第２の接触パッドＣＰ２の一部を露出させながら、第２の接触パッドＣＰ２及び第５の絶縁層１２５を覆う第２のソルダレジストＳＲ２も形成される。
続いて、図１０ｉに示すように、チップ部品２０がさらに設けられ、第２の接触パッドＣＰ２を通じて電気的に接続される。
絶縁基板１１０は、第２の絶縁層１３２の熱膨脹係数より大きい材質で形成されることによって、電子部品１０の第１の外部端子１１と接続される配線は高い配線密度を有するようにすると共に、電子部品内蔵基板全体の反り現象が減少されるようにすることが望ましい。
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、前記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
１００ 電子部品内蔵基板
１０ 電子部品
１１ 第１の外部端子
１２ 第２の外部端子
２０、２１、２２ チップ部品
１１０ 絶縁基板
１１１ 接着部材
１１２ 第１の金属パターン
１２０ 第１の絶縁層
１２２ キャビティ
１２５ 第５の絶縁層
１３２ 第２の絶縁層
１３３ 第３の絶縁層
１３４ 第４の絶縁層
ＷＰ１ 第１の配線パターン
ＷＰ２ 第２の配線パターン
ＷＰ３ 第３の配線パターン
ＷＰ４ 第４の配線パターン
ＣＰ１ 第１の接触パッド
ＣＰ２ 第２の接触パッド
ＳＲ１ 第１のソルダレジスト
ＳＲ２ 第２のソルダレジスト
ＳＢ１ 第１のソルダボール
ＳＢ２ 第２のソルダボール
ＳＢ３ 第３のソルダボール
Ｏ１ 第１の開口部
Ｏ２ 第２の開口部
Ｌ１ 第１の配線層
Ｌ２ 第２の配線層
ＶＴ スルービア
ＤＣ ディタッチコア
ＴＳＶ スルーシリコーンビア
本発明のさらに他の実施形態による電子部品内蔵基板の製造方法は、キャビティによって貫通され、一面に第１の配線パターンが設けられ、他面に第４の配線パターンが設けられ、前記第１の配線パターンと前記第４の配線パターンとがスルービアによって電気的に接続されるコア基板を提供するステップと、一面に第１の外部端子が複数設けられる電子部品の他面を絶縁基板に結合するステップと、前記キャビティに前記電子部品が挿入されるように前記コア基板を前記絶縁基板に結合するステップと、前記コア基板及び前記電子部品上に第２の絶縁層を形成するステップと、前記第２の絶縁層を貫いて前記第１の配線パターン及び前記第１の外部端子に各々接触される複数の第１のビアを形成するステップと、前記第２の絶縁層上に第２の配線パターンを形成するステップとを含み、前記絶縁基板の熱膨脹係数は前記第２の絶縁層の熱膨脹係数より大きい。

Claims (29)

  1. 第１の外部端子が複数設けられる第１の面、及び該第１の面の反対側の面であって絶縁物質からなる第２の面を備える電子部品と、
    前記第１の面上に設けられ、前記第１の外部端子と電気的に接続される第１の配線及び第１の絶縁部を備える第１の配線層と、
    前記第２の面上に設けられ、第２の配線及び第２の絶縁部を備える第２の配線層とを含み、
    前記第１の配線層の層数及び配線密度のうちの少なくともいずれか一つは、前記第２の配線層の層数及び配線密度のうちの少なくともいずれか一つより大きく、
    前記第１の絶縁部は、前記第２の絶縁部より熱膨脹係数が低い物質からなることを特徴とする電子部品内蔵基板。
  2. 前記電子部品の少なくとも一部が挿入されるキャビティを含み、絶縁材料からなる第１の絶縁層をさらに含むことを特徴とする請求項１に記載の電子部品内蔵基板。
  3. 前記第１の絶縁層は、コア基板であることを特徴とする請求項２に記載の電子部品内蔵基板。
  4. 前記第１の絶縁層を貫いて前記第１の配線層及び前記第２の配線層を電気的に接続するスルービアを、さらに含むことを特徴とする請求項３に記載の電子部品内蔵基板。
  5. 前記第１の配線層の外面には、前記第１の配線と電気的に接続される第１の接触パッドがさらに設けられることを特徴とする請求項１に記載の電子部品内蔵基板。
  6. 前記第１の配線層の外面には、前記第１の接触パッドを外部に露出させる第１のソルダレジストが、さらに設けられることを特徴とする請求項５に記載の電子部品内蔵基板。
  7. 前記電子部品の第２の面に接触する接着部材を、さらに含むことを特徴とする請求項１に記載の電子部品内蔵基板。
  8. 前記接着部材の外面に設けられる複数の第１の金属パターンを、さらに含むことを特徴とする請求項７に記載の電子部品内蔵基板。
  9. 前記第２の配線層上に設けられ、前記第２の配線層と電気的に接続されるチップ部品を、さらに含むことを特徴とする請求項１に記載の電子部品内蔵基板。
  10. 前記チップ部品はメモリーチップであり、前記電子部品は集積回路であることを特徴とする請求項９に記載の電子部品内蔵基板。
  11. 前記第２の配線層の外面には、前記第２の配線と電気的に接続される第２の接触パッドが、さらに設けられることを特徴とする請求項９に記載の電子部品内蔵基板。
  12. 前記第２の接触パッドと前記チップ部品とを電気的に接続するソルダボールを、さらに含むことを特徴とする請求項１１に記載の電子部品内蔵基板。
  13. 前記ソルダボールは、前記電子部品の垂直上方または垂直下方の領域に設けられることを特徴とする請求項１２に記載の電子部品内蔵基板。
  14. 前記第２の配線層の外面には、前記接触パッドを外部に露出させる第２のソルダレジストが、さらに設けられることを特徴とする請求項１１に記載の電子部品内蔵基板。
  15. 第１の外部端子が複数設けられる第１の面、及び該第１の面の反対側の面であって第２の外部端子が少なくとも一つ設けられる第２の面を備える電子部品と、
    前記第１の面上に設けられ、前記第１の外部端子と電気的に接続される第１の配線及び第１の絶縁部を備える第１の配線層と、
    前記第２の面上に設けられ、前記第２の外部端子と電気的に接続される第２の配線及び第２の絶縁部を備える第２の配線層とを含み、
    前記第２の外部端子の数は、前記第１の外部端子の数より少なく、
    前記第１の配線層の層数及び配線密度のうちの少なくともいずれか一つは、前記第２の配線層の層数及び配線密度のうちの少なくともいずれか一つより大きく、
    前記第１の絶縁部は、前記第２の絶縁部より熱膨脹係数が低い物質からなることを特徴とする電子部品内蔵基板。
  16. 前記第２の配線層上に設けられ、前記第２の配線層と電気的に接続されるチップ部品を、さらに含むことを特徴とする請求項１５に記載の電子部品内蔵基板。
  17. 前記チップ部品はメモリーチップであり、前記電子部品は集積回路であることを特徴とする請求項１６に記載の電子部品内蔵基板。
  18. 前記第２の配線層の外面には、前記第２の配線と電気的に接続される第２の接触パッドが、さらに設けられることを特徴とする請求項１６に記載の電子部品内蔵基板。
  19. 前記第２の接触パッドと前記チップ部品とを電気的に接続するソルダボールを、さらに含むことを特徴とする請求項１８に記載の電子部品内蔵基板。
  20. 前記ソルダボールは、前記電子部品の垂直上方または垂直下方の領域に設けられることを特徴とする請求項１９に記載の電子部品内蔵基板。
  21. 前記第２の配線層の外面に設けられ、前記第２の接触パッドを外部に露出させる第２のソルダレジストを、さらに含むことを特徴とする請求項１８に記載の電子部品内蔵基板。
  22. 前記第１の外部端子と前記第２の外部端子とは前記電子部品を貫くスルーシリコーンビアによって電気的に接続されることを特徴とする請求項１５に記載の電子部品内蔵基板。
  23. 前記第２の配線層は、前記第２の外部端子に一面が接触されるビーアールを含むことを特徴とする請求項２２に記載の電子部品内蔵基板。
  24. 前記第２の配線層の外面には前記ビアの他面に接触される第２の接触パッドと、
    ソルダボールによって前記第２の接触パッドに電気的に接続されるチップ部品と、をさらに含むことを特徴とする請求項２３に記載の電子部品内蔵基板。
  25. 前記電子部品の第２の面に接触する接着部材と、
    前記接着部材の外面に設けられる複数の第１の金属パターンと、
    前記第１の金属パターン各々に一面が接触される少なくとも一つのビアと、
    前記ビアの他面に接触される第２の接触パッドと、
    ソルダボールによって前記第２の接触パッドに電気的に接続されるチップ部品と、をさらに含み、
    前記複数の第１の金属パターン及び前記第２の外部端子は、第２のソルダボールによって電気的に接続されることを特徴とする請求項２２に記載の電子部品内蔵基板。
  26. キャビティによって貫通され、一面に第１の配線パターンが設けられ、他面に第４の配線パターンが設けられ、前記第１の配線パターンと前記第４の配線パターンとがスルービアによって電気的に接続されるコア基板を提供するステップと、
    一面に第１の外部端子が複数設けられる電子部品の他面を絶縁基板に結合するステップと、
    前記キャビティに前記電子部品が挿入されるように前記コア基板を前記絶縁基板に結合するステップと、
    前記コア基板及び前記電子部品上に第２の絶縁層を形成するステップと、
    前記第２の絶縁層を貫いて、前記第１の配線パターン及び前記第１の外部端子に各々接触される複数の第１のビーアールを形成するステップと、
    前記第２の絶縁層上に第２の配線パターンを形成するステップとを含み、
    前記絶縁基板の熱膨脹係数は、前記第２の絶縁層の熱膨脹係数より大きいことを特徴とする電子部品内蔵基板の製造方法。
  27. 前記第２の絶縁層上に少なくとも一つのビルドアップ層を形成するステップと、
    前記ビルドアップ層の外面に第１の接触パッドを形成するステップとを、さらに含むことを特徴とする請求項２６に記載の電子部品内蔵基板の製造方法。
  28. 一面に第１の外部端子が複数設けられる電子部品の他面を絶縁基板に結合するステップは、
    前記電子部品の他面に接着部材が形成された状態で、前記絶縁基板と前記電子部品とが結合されるように行われることを特徴とする請求項２６に記載の電子部品内蔵基板の製造方法。
  29. 一面に第１の外部端子が複数設けられる電子部品の他面を絶縁基板に結合するステップは、
    前記絶縁基板に第１の金属パターンが形成され、前記電子部品の他面に接着部材が形成された状態で、前記第１の金属パターンと前記接着部材とが接触されるように行われることを特徴とする請求項２６に記載の電子部品内蔵基板の製造方法。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016213466A (ja) * 2015-05-11 2016-12-15 サムソン エレクトロ−メカニックス カンパニーリミテッド． ファンアウト半導体パッケージ及びその製造方法
JP2018078274A (ja) * 2016-11-10 2018-05-17 サムソン エレクトロ−メカニックス カンパニーリミテッド． イメージセンサー装置及びそれを含むイメージセンサーモジュール
KR20180082282A (ko) * 2017-01-09 2018-07-18 삼성전기주식회사 인쇄회로기판
JP2018113432A (ja) * 2017-01-09 2018-07-19 サムソン エレクトロ−メカニックス カンパニーリミテッド． プリント回路基板
US10199337B2 (en) 2015-05-11 2019-02-05 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
US10262949B2 (en) 2015-05-11 2019-04-16 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package and method of manufacturing the same
WO2019073801A1 (ja) * 2017-10-11 2019-04-18 ソニーセミコンダクタソリューションズ株式会社 半導体装置およびその製造方法
KR20200020563A (ko) * 2018-08-16 2020-02-26 삼성전자주식회사 수동부품 내장기판
KR20200078771A (ko) * 2018-12-21 2020-07-02 주식회사 심텍 수동 소자를 구비하는 인쇄회로기판 및 그 제조 방법
JP7496251B2 (ja) 2020-06-19 2024-06-06 イビデン株式会社 部品内蔵配線基板及び部品内蔵配線基板の製造方法

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150074785A (ko) * 2013-12-24 2015-07-02 삼성전기주식회사 빌드업 절연필름, 그를 이용한 전자부품 내장형 인쇄회로기판 및 그 제조방법
KR102186149B1 (ko) * 2015-03-11 2020-12-03 삼성전기주식회사 인쇄회로기판 및 그의 제조 방법
KR102595276B1 (ko) * 2016-01-14 2023-10-31 삼성전자주식회사 반도체 패키지
KR102656394B1 (ko) * 2016-08-18 2024-04-11 삼성전기주식회사 반도체 패키지 및 이를 이용한 전자소자 모듈
US11328968B2 (en) * 2016-12-27 2022-05-10 Intel Corporation Stacked die cavity package
JP6862886B2 (ja) * 2017-02-13 2021-04-21 Tdk株式会社 電子部品内蔵基板
EP3373714B1 (en) * 2017-03-08 2023-08-23 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Hybrid component carrier and method for manufacturing the same
US11322449B2 (en) 2017-10-31 2022-05-03 Taiwan Semiconductor Manufacturing Co., Ltd. Package with fan-out structures
TWI736780B (zh) 2017-10-31 2021-08-21 台灣積體電路製造股份有限公司 晶片封裝及其形成方法
KR101939046B1 (ko) * 2017-10-31 2019-01-16 삼성전기 주식회사 팬-아웃 반도체 패키지
EP3483921A1 (en) 2017-11-11 2019-05-15 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Embedding known-good component in known-good cavity of known-good component carrier material with pre-formed electric connection structure
JP7046639B2 (ja) * 2018-02-21 2022-04-04 新光電気工業株式会社 配線基板及びその製造方法
US10797017B2 (en) * 2018-03-20 2020-10-06 Unimicron Technology Corp. Embedded chip package, manufacturing method thereof, and package-on-package structure
US10998247B2 (en) 2018-08-16 2021-05-04 Samsung Electronics Co., Ltd. Board with embedded passive component
CN109300882A (zh) * 2018-09-20 2019-02-01 蔡亲佳 堆叠嵌入式封装结构及其制作方法
DE102019117844A1 (de) 2018-09-27 2020-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierte-schaltung-package und verfahren
US10790162B2 (en) * 2018-09-27 2020-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
KR102540829B1 (ko) * 2018-10-05 2023-06-08 삼성전자주식회사 반도체 패키지, 반도체 패키지 제조방법 및 재배선 구조체 제조방법
KR102595864B1 (ko) * 2018-12-07 2023-10-30 삼성전자주식회사 반도체 패키지
KR20200106734A (ko) * 2019-03-05 2020-09-15 에스케이하이닉스 주식회사 테스트방법 및 이를 이용한 반도체칩
CN112770495B (zh) * 2019-10-21 2022-05-27 宏启胜精密电子(秦皇岛)有限公司 全向内埋模组及制作方法、封装结构及制作方法
KR20210078952A (ko) * 2019-12-19 2021-06-29 삼성전기주식회사 전자부품 내장기판
US11348874B2 (en) * 2020-07-08 2022-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and forming methods thereof
KR20220013703A (ko) * 2020-07-27 2022-02-04 삼성전기주식회사 전자부품 내장기판
KR102576178B1 (ko) * 2021-07-14 2023-09-07 주식회사 티에스이 테스트 소켓, 그 테스트 소켓을 포함하는 테스트 장치, 및 그 테스트 소켓 제조방법
US12100645B2 (en) * 2021-09-23 2024-09-24 Qualcomm Incorporated Integrated circuit (IC) package employing added metal for embedded metal traces in ETS-based substrate for reduced signal path impedance, and related fabrication methods
CN116994964A (zh) * 2022-04-25 2023-11-03 宏启胜精密电子(秦皇岛)有限公司 封装结构及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011187830A (ja) * 2010-03-10 2011-09-22 Tdk Corp 電子部品内蔵基板及びその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3672169B2 (ja) 1999-03-05 2005-07-13 日本特殊陶業株式会社 コンデンサ、コア基板本体の製造方法、及び、コンデンサ内蔵コア基板の製造方法
EP2081419B1 (en) 1999-09-02 2013-08-07 Ibiden Co., Ltd. Printed circuit board and method of manufacturing printed circuit board
TW511405B (en) * 2000-12-27 2002-11-21 Matsushita Electric Ind Co Ltd Device built-in module and manufacturing method thereof
TWI407870B (zh) * 2006-04-25 2013-09-01 Ngk Spark Plug Co 配線基板之製造方法
US7936567B2 (en) * 2007-05-07 2011-05-03 Ngk Spark Plug Co., Ltd. Wiring board with built-in component and method for manufacturing the same
JP2008288298A (ja) * 2007-05-16 2008-11-27 Toppan Printing Co Ltd 電子部品を内蔵したプリント配線板の製造方法
JP2010114434A (ja) * 2008-10-08 2010-05-20 Ngk Spark Plug Co Ltd 部品内蔵配線基板及びその製造方法
US7935570B2 (en) * 2008-12-10 2011-05-03 Stats Chippac, Ltd. Semiconductor device and method of embedding integrated passive devices into the package electrically interconnected using conductive pillars
JP5471605B2 (ja) 2009-03-04 2014-04-16 日本電気株式会社 半導体装置及びその製造方法
KR101077410B1 (ko) 2009-05-15 2011-10-26 삼성전기주식회사 방열부재를 구비한 전자부품 내장형 인쇄회로기판 및 그 제조방법
WO2011125380A1 (ja) * 2010-04-08 2011-10-13 日本電気株式会社 半導体素子内蔵配線基板
JP2011249457A (ja) * 2010-05-25 2011-12-08 Dainippon Printing Co Ltd 部品内蔵配線板、部品内蔵配線板の製造方法
TWI446497B (zh) * 2010-08-13 2014-07-21 Unimicron Technology Corp 嵌埋被動元件之封裝基板及其製法
JP5548855B2 (ja) * 2010-09-27 2014-07-16 日本電気株式会社 配線基板及びその製造方法
KR101282965B1 (ko) 2010-11-05 2013-07-08 주식회사 두산 신규 인쇄회로기판 및 이의 제조방법
JP2013135113A (ja) * 2011-12-27 2013-07-08 Fujikura Ltd 部品内蔵基板の製造方法
JP5439560B2 (ja) 2012-08-10 2014-03-12 太陽誘電株式会社 複合多層基板およびそれを用いたモジュール
DE112013006630T5 (de) * 2013-02-08 2015-10-22 Fujikura Ltd. Platte mit eingebetteter Komponente und Verfahren zum Herstellen derselben

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011187830A (ja) * 2010-03-10 2011-09-22 Tdk Corp 電子部品内蔵基板及びその製造方法

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10199337B2 (en) 2015-05-11 2019-02-05 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
US10256200B2 (en) 2015-05-11 2019-04-09 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
US10262949B2 (en) 2015-05-11 2019-04-16 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package and method of manufacturing the same
JP2016213466A (ja) * 2015-05-11 2016-12-15 サムソン エレクトロ−メカニックス カンパニーリミテッド． ファンアウト半導体パッケージ及びその製造方法
JP2018078274A (ja) * 2016-11-10 2018-05-17 サムソン エレクトロ−メカニックス カンパニーリミテッド． イメージセンサー装置及びそれを含むイメージセンサーモジュール
KR20180082282A (ko) * 2017-01-09 2018-07-18 삼성전기주식회사 인쇄회로기판
JP2018113432A (ja) * 2017-01-09 2018-07-19 サムソン エレクトロ−メカニックス カンパニーリミテッド． プリント回路基板
KR102426202B1 (ko) 2017-01-09 2022-07-29 삼성전기주식회사 인쇄회로기판
US11355465B2 (en) 2017-10-11 2022-06-07 Sony Semiconductor Solutions Corporation Semiconductor device including glass substrate having improved reliability and method of manufacturing the same
WO2019073801A1 (ja) * 2017-10-11 2019-04-18 ソニーセミコンダクタソリューションズ株式会社 半導体装置およびその製造方法
JP7191842B2 (ja) 2017-10-11 2022-12-19 ソニーセミコンダクタソリューションズ株式会社 半導体装置およびその製造方法
JPWO2019073801A1 (ja) * 2017-10-11 2020-10-22 ソニーセミコンダクタソリューションズ株式会社 半導体装置およびその製造方法
KR20200020563A (ko) * 2018-08-16 2020-02-26 삼성전자주식회사 수동부품 내장기판
KR102164793B1 (ko) 2018-08-16 2020-10-14 삼성전자주식회사 수동부품 내장기판
KR102170904B1 (ko) 2018-12-21 2020-10-29 주식회사 심텍 수동 소자를 구비하는 인쇄회로기판 및 그 제조 방법
KR20200078771A (ko) * 2018-12-21 2020-07-02 주식회사 심텍 수동 소자를 구비하는 인쇄회로기판 및 그 제조 방법
JP7496251B2 (ja) 2020-06-19 2024-06-06 イビデン株式会社 部品内蔵配線基板及び部品内蔵配線基板の製造方法

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