JPWO2010101163A1 - 機能素子内蔵基板及びそれを用いた電子デバイス - Google Patents

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新太郎 山道
大輔 大島
大輔 大島
菊池　克
克 菊池
森　健太郎
健太郎 森
中島　嘉樹
嘉樹 中島
秀哉 村井
秀哉 村井
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L2924/1026—Compound semiconductors
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    • H01L2924/1026—Compound semiconductors
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    • H01L2924/1033—Gallium nitride [GaN]
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
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    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0183—Dielectric layers
    • H05K2201/0187—Dielectric layers with regions of different dielectrics in the same layer, e.g. in a printed capacitor for locally changing the dielectric properties
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/06—Lamination
    • H05K2203/063—Lamination of preperforated insulating layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
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Abstract

機能素子と、機能素子を埋設する絶縁層と、絶縁層の２つの主面に配設される配線層と、絶縁層中であって、機能素子の側方に、配線層間を接続する絶縁層貫通ビアとを有し、機能素子は、機能素子の基板を貫通する基板貫通ビアを有し、上記配線層間の電気的接続の少なくとも一部が、基板貫通ビアを介することを特徴とする機能素子内蔵基板を用いることで、機能素子の高機能化しても、機能素子内蔵基板の実装面積を拡大することなく、十分な配線系統を確保できる。

Description

本発明は、機能素子を内蔵した機能素子内蔵基板及びそれを用いた電子デバイスに関する。
電子機器の継続的な軽薄短小化に伴い、半導体素子そのものの微細化や集積化と共に、半導体パッケージにおける高密度実装技術がますます進展している。半導体素子とパッケージの配線基板との接続には、金線等を用いるワイヤーボンディング接続や、半田ボール等を用いるフリップチップ接続が用いられている。
ワイヤーボンディング接続は、半導体素子のパッド数が少ない場合には、低コストでパッケージングすることができる。しかしながら、半導体素子のパッドの狭ピッチ化に伴って、ワイヤー径を小さくする必要が生じ、ワイヤー切れ等の組立プロセスにおける歩留まり低下が課題となっている。
フリップチップ接続は、ワイヤーボンディング接続に比べて半導体素子と配線基板間の高速信号伝送が可能であるというメリットがある。しかしながら、半導体素子のパッド数の増加や狭ピッチ化に伴って、半田バンプの接続強度が弱くなり、接続箇所のクラック発生等の不良が多発していた。
そこで、近年、半導体素子などの機能素子を内蔵するパッケージ技術、いわゆる機能素子内蔵技術が提案されている（例えば、特許文献１）。この技術は、半導体装置などの機能素子のさらなる高集積化及び高機能化を実現し、パッケージの薄型化、低コスト化、高周波対応、低ストレス接続、エレクトロマイグレーション特性改善等を実現する高密度実装技術として期待されている。
特許文献１においては、絶縁性基板に内蔵された半導体素子に電気的に接続するため、半導体素子の回路面にバンプ形成し、このバンプを介して絶縁性基板上に形成された第１の配線と電気的に接続する構成が開示されている。また、絶縁性基板の裏面に第２の配線が形成されており、半導体素子の側方に絶縁樹脂基板を貫通する導電性ポストにより第１の配線と第２の配線とが接続されている。
特開２００７−１３４５６９号公報
昨今、半導体素子等の機能素子は日々高機能化されており、機能素子内蔵基板に内蔵される機能素子についても例外ではない。機能素子の高機能化は、例えば、外部端子数の増加（多ピン化）につながり、多ピン化すると機能素子内蔵基板内の配線数も増加する。特許文献１のように上下の配線層間を半導体素子の側方の絶縁層を貫通する貫通ビア（Ｄｉｅ Ｓｉｄｅ Ｖｉａ、以下、ＤＳＶと称す）で接続している場合、機能素子の多ピン化に伴い、ＤＳＶの数を増加するなど多様化する必要がある。一方、実装面積を拡大することなくＤＳＶの数を増加するには、ＤＳＶの配置を高密度にするべく、ＤＳＶの径を小さくし、配置ピッチを縮小する必要があるが、機能素子内蔵基板の製造歩留まりが低下し、信頼性において問題があった。結局、ＤＳＶを備える機能素子内蔵基板の信頼性を確保するには、実装面積を大きくせざるを得ない状況にある。
本発明の一実施形態に係る機能素子内蔵基板は、
機能素子と、
該機能素子を埋設する絶縁層と、
該絶縁層の２つの主面に配設される配線層と、
前記絶縁層中であって、前記機能素子の側方に、前記２つの主面に配設される配線層間を接続する絶縁層貫通ビアと
を有し、
前記機能素子は、該機能素子の基板を貫通する基板貫通ビアを有し、前記２つの主面に配設される配線層間の電気的接続の少なくとも一部が、該基板貫通ビアを介することを特徴とする機能素子内蔵基板である。
本発明によれば、機能素子内蔵基板の実装面積を拡大することなく、内蔵する部品の多ピン化などの多様化に十分に対応できる。
実施形態１に係る機能素子内蔵基板の構造の例を示す模式的断面図。 実施形態２に係る機能素子内蔵基板の構造の例を示す模式的断面図。 （ａ）〜（ｅ）：実施形態２に係る機能素子内蔵基板の製造例を説明する工程断面図。 （ｆ）〜（ｈ）：実施形態２に係る機能素子内蔵基板の製造例を説明する工程断面図。 実施形態３に係る機能素子内蔵基板の構造の例を示す模式的断面図。 実施形態４に係る機能素子内蔵基板の構造の例を示す模式的断面図。 実施形態５に係る電子デバイスの構造の例を示す模式的断面図。 実施形態６に係る電子デバイスの構造の例を示す模式的断面図。 （ａ）〜（ｅ）：実施形態７に係る機能素子内蔵基板の製造例を説明する工程断面図。 （ｆ）〜（ｈ）：実施形態７に係る機能素子内蔵基板の製造例を説明する工程断面図。 （ｉ）〜（ｋ）：実施形態７に係る機能素子内蔵基板の製造例を説明する工程断面図。 （ａ）〜（ｆ）：実施形態８に係る機能素子内蔵基板の製造例を説明する工程断面図。 実施形態９に係る機能素子内蔵基板の構造の例を示す模式的断面図。 本発明の一課題を説明するための概念図。
ＰｏＰ(Package on Package)形状に代表されるように、電子デバイスの実装面積を縮小する技術が知られている。ＤＳＶを備える機能素子内蔵基板に上パッケージが実装される場合、全体の配線系統は図１１に示すように３つに分類される。ここで、Ａ群は機能素子であるＬＳＩ１００１から、上パッケージ１００３への配線系統及び、機能素子内蔵基板１００２下の実装基板（不図示）への配線系統を示し、Ｂ群はＬＳＩ１００１と実装基板との配線系統、Ｃ群は上パッケージ１００３と実装基板との配線系統である。機能素子内蔵基板１００２の両主面には不図示の配線層が形成されており、上パッケージ１００３とは、ボールグリッドアレイ（Ball Grid Array:以下、ＢＧＡ）などの外部端子１００５で接続されている。また、機能素子内蔵基板１００２と実装基板は、ＢＧＡなどの外部端子１００４で接続される。
ここで、ＬＳＩ１００１の回路面が上パッケージ１００３方向を向いている場合、Ｂ群の配線系統は、ＬＳＩ１００１の側方に設けたＤＳＶ（不図示）を介して行われることになる。Ａ群及びＣ群にもＤＳＶが必要である。ＬＳＩ１００１が多機能化して外部端子数が増加（多ピン化）するとＢ群の配線数も増加し、Ｂ群の配線系統を下側に導くためのＤＳＶの数も増加させざるを得ない。この結果、機能素子内蔵基板１００２に形成するＤＳＶの数が増大する。機能素子内蔵基板１００２の面積を大きくすればこの要求に応えることはできるが、実装面積の増大になる。したがって、実装面積を増大させることなくＤＳＶの数を増やすためには、ＤＳＶを高密度に配置しなければならない。
ＤＳＶを高密度に配置するためには、前述の通りＤＳＶの径を小さくし、ＤＳＶの配置ピッチを縮小する必要がある。しかし、これはＤＳＶの高アスペクト化を招き、以下の技術的課題が発生する。
（１）高アスペクトな開口部を形成する技術、
（２）高アスペクトな開口部底の残渣を除去する技術、
（３）高アスペクトな開口部底に銅などの導電体を形成する技術、特にめっき技術。
これらのプロセスは、いずれも不安定であり、プロセスウィンドウが狭いため、結果的に機能素子内蔵基板の製造歩留まりが低下し、長期信頼性の低下も引き起こす。
一方、ＬＳＩ１００１の回路面が下向きの場合、Ｂ群の配線系統は直接実装基板側に落とすことができる。この時、Ａ群の配線系統に着目すると、Ａ群もＤＳＶを介する必要があるため、ＬＳＩ１００１の多ピン化、上パッケージ１００３として実装する部品の多ピン化が進むと、Ａ群配線系統のために同様にＤＳＶの高密度化が必要になる。
このような配線系統の確保の困難さは、ＰｏＰ形状に限定されず、内蔵するＬＳＩが多ピン化する場合や、複数の機能素子を内蔵する場合にも起こりえる。
このように、従来は信頼性を確保するという観点から、ＤＳＶを備える機能素子内蔵基板の実装面積拡大が避けられない状況にあった。本発明では、実装面積の拡大を抑制し、信頼性の高い機能素子内蔵基板及び該機能素子内蔵基板を含む電子デバイスが提供するものである。
以下、本発明のより具体的な実施形態について図面を参照しつつ説明する。なお、複数の実施形態において、同一又は類似の要素部材には下２桁に同一の符号を付し、適宜、重複する説明を省略する。
〔実施形態１〕
図１に、本発明の実施形態１に係る機能素子内蔵基板１００の要部の模式的断面図を示す。本実施形態１に係る機能素子内蔵基板１００は、ＬＳＩに代表される半導体素子等の機能素子１０１、機能素子１０１を埋設する絶縁層１０２、絶縁層１０２の２つの主面（上面及び裏面）に第１配線層１０３及び第２配線層１０８を備える。機能素子１０１には、機能素子を構成する基板を貫通するビアを含む素子貫通ビア１０６が１個又は複数形成されている。素子貫通ビア１０６には、導電材料が形成されており、機能素子１０１の上面から下面へ導通可能となっている。絶縁層１０２には絶縁層貫通ビア１０７が設けられており、第１配線層１０３と第２配線層１０８を接続している。この例では、機能素子１０１の上面（図示する上方向の面）に電子回路（不図示）やパッド（不図示）が形成される場合を示しており、機能素子の下面には接着層１０５を設けている。素子貫通ビア１０６はこの接着層１０５をも貫通している。機能素子１０１の上面には第１配線層１０３との接続部１０４が形成されており、第１配線層１０３と第２配線層１０８とは、機能素子１０１に形成した素子貫通ビア１０６を介しても電気的に接続されている。
素子貫通ビア１０６は、一つの部材で構成されていてもよく、また、複数の部材で構成されていても良い。例えば、機能素子を構成する基板を貫通する基板貫通ビアと、半導体基板を保護する保護層を貫通するポスト電極との組み合わせであっても良い。なお、本発明において、機能素子を構成する基板を貫通する基板貫通ビアにより第１配線層と第２配線層との間の配線経路の一部が確保されればよいので、図示する素子貫通ビア１０６に限定されず、例えば、機能素子上の配線回路と基板貫通ビアとが接続されて配線経路を構成してもよい。このような基板貫通ビアは、機能素子形成前に形成することが好ましい。また、素子貫通ビア１０６を一部材で構成する場合、機能素子形成後にビアホールを形成し、このビアホールに導電材料を充填すればよい。この場合も、基板を貫通する部分では基板貫通ビアということになる。なお、以下の説明では簡略のため、断りがない限り「素子貫通ビア」として説明するが、いずれの場合も上記説明を含むものと理解される。
素子貫通ビア１０６（基板貫通ビアを含む）の材料としては、導電性を有していればどのような材料であってもよいが、Ｃｕ，Ａｌ等の金属やその合金、導電性の金属酸化物、あるいは、導電性の微細粒子が添加された充填材（導電性ペースト）やポリマー自体が導電性を有する導電性ポリマーなどが挙げられる。本実施形態では、機能素子形成後にビアホールを形成し、導電性ペーストを充填して素子貫通ビアを形成した。また、接着層１０５を貫通する部分には銅ポストを形成した。導電性樹脂を使用することで、機能素子１０１に使用される半導体基板などの基板材料と絶縁層１０２との応力歪みを緩和することもできる。
素子貫通ビアを形成する機能素子としては、機能素子の中でも比較的専有面積の大きな機能素子を選択することが好ましい。一般的に、ＬＳＩ等の半導体素子は、チップサイズが比較的大きく、素子貫通ビアを形成するのに適している。一方、コイル部品等基板内に電流経路を設けることで素子の機能に影響するものには、素子貫通ビアは設けない。
機能素子の基板は、例えば、半導体素子を構成するために、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウム砒素（ＧａＡｓ）、ガリウム砒素リン（ＧａＡｓＰ）、窒化ガリウム（ＧａＮ）、炭化珪素（ＳｉＣ）、酸化亜鉛（ＺｎＯ）等の半導体基板を適用することができる。また、半導体特性を示すＩＩ−ＶＩ族化合物、ＩＩＩ−Ｖ族化合物や、ダイアモンドなどを用いてもよい。また、機能素子の基板として、シリカ基板、サファイア基板などの無機絶縁物、有機樹脂等の絶縁性基板を用いてもよい。また、ＳＯＩ基板など半導体材料と絶縁性材料との組み合わせであってもよい。勿論、これらに限定されるものではない。本実施形態１では、機能素子１００としてシリコン基板を有する半導体素子を用いた。
機能素子内蔵基板１００内に内蔵される機能素子１０１の数は、１つに限定されるものではなく、複数配設することができる。複数配設する方法としては、図１中のＸ方向に機能素子を複数配設する態様の他、図１中のＹ方向に機能素子１０１を複数積層するものであってもよい。また、このように複数の機能素子を内蔵する場合、素子貫通ビア１０６や基板貫通ビアは必ずしも全ての機能素子に設ける必要はない。
素子貫通ビア１０６を配設する位置は、特に限定されず、機能素子１０１に形成する電子回路の配置や、第１配線層１０３及び第２配線層１０８との関係等を考慮して配置すればよく、厳密な配置に限定されるものではない。
また、素子貫通ビア１０６の個々の形状は、特に限定されるものではなく、例えば、円形、矩形等の多角形状、または曲線で囲まれた形状、若しくはこれらを組み合わせたものであってもよい。素子貫通ビア１０６や基板貫通ビアの径は、特に限定されるものではないが、例えば、１０μｍ〜１００μｍ程度とすることができる。
絶縁層１０２は、例えば、感光性又は非感光性の有機材料を用いて形成することができる。有機材料としては、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ(benzocyclobutene)、ＰＢＯ(polybenzoxazole)、ポリノルボルネン樹脂等を列挙することができる。また、これら樹脂群から選ばれる樹脂等を、ガラスクロスやアラミド繊維などで形成された織布や不織布に含浸させた材料を用いてもよい。また、上記樹脂群から選ばれる樹脂等やケイ素樹脂に、無機フィラーや有機フィラーを含ませたものを用いてもよい。勿論、これらに限定されるものではなく、無機材料を含め、本発明の趣旨を逸脱しない範囲において種々のものを適用することができる。本実施形態１では、絶縁層１０２としてエポキシ樹脂を用いた。
接着層１０５は、例えば、ダイアタッチメントフィルム（ＤＡＦ；Die Attachment Film）と呼ばれる半硬化樹脂や、エポキシ樹脂、ポリイミド樹脂、ＢＣＢ(benzocyclobutene)、ＰＢＯ(polybenzoxazole)などの樹脂ペースト、あるいは銀ペーストなどが好適である。無論、これらに限定されない。本実施形態１ではエポキシ樹脂を主成分とするＤＡＦを用いた。
第１配線層１０３及び第２配線層１０８は、例えば、銅、銀、金、ニッケル、アルミニウム、チタン、モリブデン、タングステン、及びパラジウムからなる群から選択された少なくとも１種の金属、若しくはこれらを主成分とする合金、あるいは導電性フィラーを含有する樹脂から成る導電性樹脂などが好適であるが、これらに限定されない。電気抵抗値及びコストの観点からは、銅により形成することが望ましい。本実施形態１では、銅を用いた。
素子接続ビア１０４は、絶縁層１０２の表面から機能素子１０１のパッド（不図示）まで貫通するビアホールに、導電体が充填されたものである。素子接続ビア１０４は、例えば、レーザにより絶縁層１０２にビアホールを形成し、第１配線層１０３の形成と同時に形成することができる。また、機能素子１０１に予め金属バンプなどを形成したものを素子接続ビア１０４として好適に適用することができる。また、絶縁層材料として感光性の有機材料を用いる場合には、フォトリソグラフィー技術によりビアホールを形成することができる。素子接続ビア１０４は、素子貫通ビア１０６と直接接続されていてもよい。本実施形態１においては、レーザを用いて、ビアホールを開口し、ビアホール内にメッキにより銅を充填した。なお、内蔵する機能素子の多ピン化が進むと、従来の機能素子内蔵基板では素子接続ビア１０４の数も増やす必要があったが、本発明のように素子貫通ビアを設けることで、前記図１１で説明したＡ群及びＢ群の配線系統の一部を素子貫通ビアで賄うことで、素子接続ビアの数を減らすこともできる。
本発明において、絶縁層貫通ビア１０７は、内蔵する素子の多ピン化が進んでも、ビア密度やアスペクト比を高めることなく形成することができる。この結果、機能素子内蔵基板の実装面積を拡大することがなく、内蔵する素子の多ピン化に対応できる。また、従来同様の端子数の機能素子を内蔵する場合は、絶縁層貫通ビアの数を減らすことができるため、製造歩留まりの更なる向上や、実装面積の更なる縮小も可能となる。絶縁層貫通ビア１０７は、絶縁層１０２の第１主面から、第２配線層１０８の表面まで貫通するビアホール内に配設された導電体により構成される。形成方法は、素子接続ビア１０４と同様の方法で形成でき、好ましくは、素子接続ビア１０４と同時に形成される。
なお、図１に示す構成では、素子貫通ビア１０６の複数が第２配線層１０８の一つの配線に接続される例を示しているが、これは、例えば、グランド電位等の共通化できる配線系統を接続する場合に適している。後述する実施形態のように、素子貫通ビアが個別の配線に接続される場合には、信号電位等の個別の配線系統に接続する場合に適している。このような接続方法は、当業者が適宜変更できるものである。
また、機能素子の基板として半導体基板を用いる場合、機能素子を内蔵する工程や使用環境によって機能素子内蔵基板の反り、うねりが発生する場合があったが、本実施形態１のように素子貫通ビアを設けることで、これら反りやうねりを抑制し、信頼性を改善することもできる。特に、温度サイクル試験特性を改善することができる。さらに、低反りによって、内蔵基板の配線歩留まりが改善されるため、配線不良による良品の半導体素子の破棄損失が減少し、製造コストを低減することができる。さらに、低反りによって、内蔵基板の配線をより微細化することも可能となり、配線層数削減によるコスト低減も可能となる。また、半導体素子を薄くしても半導体素子の強度が劣化せず、半導体素子内蔵基板の全体の厚さを小さくすることができる。また半導体素子を薄くしたときのハンドリング性を改善でき、製造歩留まりを向上させることができる。
このような反り、うねりを抑制する観点からは、素子貫通ビア１０６を応力集中位置である素子周辺部近傍に配置することが好ましい。また、素子基板における部分的な応力集中を分散する観点から、素子基板内において、平面視上、点対称、若しくは線対称に配置することが好ましい。さらに、本発明における素子貫通ビアと、このような反り、うねりを抑制する基板開口部（半導体基板に形成した貫通孔又は凹部であって、空隙でも低弾性の樹脂等を充填しても良い）を組み合わせても良い。
〔実施形態２〕
次に、上記実施形態１とは異なる機能素子内蔵基板の一例について説明する。本実施形態２に係る機能素子内蔵基板２００は、以下の点を除く基本的な構成は上記実施形態１と同様である。すなわち、上記実施形態１においては、機能素子１０１の下部に接着層１０５を設けていたのに対し、本実施形態２においては、接着層１０５を設けておらず、また、機能素子内蔵基板の上下の配線層を多層に形成している点において相違する。
すなわち、本実施形態２に係る機能素子内蔵基板２００は、内蔵される機能素子２０１、機能素子を埋設する第１絶縁層２０２、機能素子２０１の上方に第１配線層２０３、第３配線層２１２、第５配線層２１５が備え、機能素子の下方に第２配線層２０８、第４配線層２１８、第６配線層２２１を備える。機能素子２０１の基板には、実施形態１と同様に１又は複数の素子貫通ビア２０６が形成されている。素子貫通ビア２０６には、導電材料が形成されており、機能素子の上面から下面へ導通可能となっている。第１絶縁層２０２には第１絶縁層貫通ビア２０７が設けられており、第１配線層２０３と第２配線層２０８を接続している。第１配線層２０３は第２絶縁層２０９内に形成した接続ビア２１１で第３配線層２１２に接続されており、第３配線層２１２は第４絶縁層２１３内に形成された接続ビア２１４により第５配線層２１５とが接続されている。第２配線層２０８は、第３絶縁層２１０中に形成されており、第２配線層２０８は第５絶縁層２１６内に形成された接続ビア２１７により第４配線層２１８と接続されており、第４配線層２１８は第７絶縁層２１９内に形成された接続ビア２２０により第６配線層２２１と接続されている。この例では、機能素子２０１の上面（図示する上方向の面）に電子回路（不図示）やパッド（不図示）が形成される場合を示しており、機能素子の下面には複数の第２配線層２０８を設けている。素子貫通ビア２０６はそれぞれ第２配線層２０８の個別の配線に接続されている。機能素子２０１の上面には第１配線層２０３とを接続する素子接続ビア２０４が形成されており、第１配線層２０３と第２配線層２０８とは、機能素子２０１に形成した素子貫通ビア２０６を介しても電気的に接続されている。
このように、多層配線化することにより、機能素子２０１からのファンアウト（Fun-out）が容易となる。
各配線層及び接続ビアは、上記実施形態１と同様の材料から選定することができる。本実施形態では、各配線層及び接続ビアとして、銅を用いた。
次に、本実施形態２に係る機能素子内蔵基板２００の製造方法の一例について図３（ａ）〜（ｇ）の製造工程断面図を用いつつ説明する。
まず、支持体２５０の主面上に第２配線層２０８を形成する。そして支持体２５０、及び第２配線層２０８を第３絶縁層２１０により被覆する（図３（ａ）参照）。支持体２５０は、樹脂、金属、ガラス、半導体、セラミック等のいずれか又はそれらの組み合わせたものを用いることができる。また、機能素子２０１を搭載する位置を明確にするために、支持体２５０上に位置マーク（不図示）を適宜設けてもよい。本実施形態２では、支持体２５０として銅合金を用いた。また、機能素子２０１を搭載するための位置マークとして、電気めっきによる厚さ５μｍのニッケルを設けた。
第２配線層２０８は、例えば、サブトラクティブ法、セミアディティブ法又はフルアディティブ法等の方法により形成することができる。サブトラクティブ法は、基板上に設けられた金属層（銅箔）上に所望のパターンのレジストを形成し、不要な金属層をエッチングした後に、レジストを剥離して所望のパターンを得る方法である。セミアディティブ法は、無電解めっき法、スパッタ法、ＣＶＤ法等で給電層を形成した後、所望のパターンに開口されたレジストを形成し、レジスト開口部内に電解めっき法による金属を析出させ、レジストを除去した後に給電層をエッチングして所望の配線パターンを得る方法である。フルアディティブ法は、基板上に無電解めっき触媒を吸着させた後に、レジストでパターンを形成し、このレジストを絶縁膜として残したまま触媒を活性化し、無電解めっき法により絶縁膜の開口部に金属を析出させることで所望の配線パターンを得る方法である。本実施形態では、第２配線層２０８として銅を用い、セミアディティブ法で形成した後、第３絶縁層２１０で被覆した。
第３絶縁層２１０の好適な材料は、上記実施形態１において述べた絶縁層１０２と同様の材料が挙げられる。第３絶縁層２１０の形成方法としては、トランスファーモールディング法、圧縮形成モールド法、印刷法、真空プレス法、真空ラミネート法、スピンコート法、ダイコート法、カーテンコート法、又はフォトリソグラフィー法等を適用することができる。本実施形態２では、エポキシ樹脂を用いて真空ラミネート法により第３絶縁層２１０を形成した。
次に、素子貫通ビア２０６が形成された機能素子２０１を用意する。そして、支持体２５０の所定の位置の上層に、第２配線層２０８と素子貫通ビア２０６が接続されるように機能素子２０１を搭載する（図３（ｂ）参照）。ここで素子貫通ビア２０６と第２配線層２０８との接合界面に例えば錫のようなはんだ材料(不図示)を挿入しても良い。
その後、第３絶縁層２１０及び機能素子２０１を被覆するように第１絶縁層２０２を形成する（図３（ｃ）参照）。素子貫通ビア２０６は、機能素子２０１の機械的強度を低下させない範囲において、任意の場所に設けることができる。機能素子の基板材料としては、例えば、上記実施形態１で説明した材料を好適に適用することができる。本実施形態２ではシリコンのＬＳＩを用いた。機能素子２０１の支持体２５０上への搭載は、フェースアップの状態で半導体搭載機を用いて行った。
素子貫通ビア２０６は、上記実施形態１で説明した材料を好適に適用することができる。本実施形態２では、素子貫通ビア２０６は、銅を用い、機能素子２０１にビアホールを形成した後、めっき法にて形成した。
第１絶縁層２０２は、機能素子２０１を埋設するように形成する。第１絶縁層２０２の材料としては、例えば、上記実施形態１で説明した絶縁層１０２の材料を好適に適用することができる。機能素子２０１の内蔵方法は、上記実施形態１で述べたとおりである。
続いて、第１絶縁層２０２の表面から、機能素子２０１のパッド（不図示）の表面まで貫通するビアホール２４１を設ける。同時に、第１絶縁層２０２の表面から、第２配線層２０８の表面まで貫通するビアホール２４２を形成する（図３（ｄ）参照）。本実施形態２では、レーザ加工法を用いてビアホール２４１，２４２を形成した。
次に、ビアホール２４１及び２４２の内部に導体を形成し、第１絶縁層２０２上に第１配線層２０３を形成する（図３（ｅ）参照）。ビアホール２４１に導体を充填することにより素子接続ビア２０４が、ビアホール２４２に導体を充填することにより第１絶縁層貫通ビア２０７が形成される。これらの導体の材料、及び形成方法の好適な例は、上記実施形態１で述べたとおりである。また、第１配線層２０３の材料、及び形成方法も上記第２配線層で述べた材料や方法を好適に適用することができる。本実施形態２においては、銅を用い、セミアディティブ法により第１配線層２０３を形成した。
その後、支持体２５０を除去する（図３（ｆ）参照）。支持体２５０の除去は、支持体４５の除去には、薬液によるウェットエッチング法、機械的研磨による研削法、物理的な剥離法等が好適であるが、これらに限定されない。本実施形態２においては、アルカリ性のウェットエッチング液を用いて、銅合金である支持体２５０を除去した。また、第１配線層２０３を保護するため、次に説明する第２絶縁層２０９を形成しておいてもよい。
次に、第２絶縁層２０９、接続ビア２１１、第３配線層２１２、第４絶縁層２１６、接続ビア２１７、第４配線層２１８を形成する（図３（ｇ）参照）。第２絶縁層２０９、第４絶縁層２１６の好適な材料は、上述したとおりである。また、第２絶縁層２０９、第４絶縁層２０４の形成方法としては、例えば、上述した第３絶縁層２１０と同様の方法により形成することができる。本実施形態２においては、エポキシ樹脂を用いて真空ラミネート法により第２絶縁層２０９、第４絶縁層２１６を形成した。
第２絶縁層２０９、第４絶縁層２１６に接続ビア２１１、２１７を形成する方法としては、特に限定されないが、上記素子接続ビア２０４、第１絶縁層貫通ビア２０７と同様の方法を好適に適用することができる。本実施形態２においては、レーザ加工法を用いて開口部を形成し、銅を充填して形成した。また、銅を用いセミアディティブ法により第３配線層２１２、及び第４配線層２１８を形成した。
次に、第５絶縁層２１３、接続ビア２１４、第５配線層２１５、第６絶縁層２１９、接続ビア２２０、第６配線層２２１を形成する（図３（ｈ）参照）。第５絶縁層２１３、第６絶縁層２１９の好適な材料は、上述したとおりである。また、第５絶縁層２１３、第６絶縁層２１９の形成方法としては、例えば、上述した第２絶縁層２１０と同様の方法により形成することができる。接続ビア２１４及び２２０、第５配線層２１５、第６配線層２２１の形成方法も上記と同様である。
なお、この実施形態２においては、機能素子２０１の側方の絶縁層貫通ビアとして、第１絶縁層２０２のみを貫通する第１絶縁層貫通ビア２０７として説明したが、複数の絶縁層を貫通する絶縁層貫通ビアでもよい。例えば、第５配線層２１５と第６配線層２２１とを直接接続するように、第５絶縁層２１３から第６絶縁層２１９まで貫通するビアを設けてもよい。
また、本実施形態２のように、機能素子の設置時に接着層を設けない場合、構成材料が少なくなり、材料及び工程数の両面で低コスト化できるという利点もある。
〔実施形態３〕
実施形態３では、実施形態１の変形例を示す。本実施形態３に係る機能素子内蔵基板３００は、以下の点を除く基本的な構成は上記実施形態１と同様である。すなわち、図４の模式的断面図に示すように、上記実施形態１においては、機能素子１０１の下部に接着層１０５を設けていたのに対し、本実施形態３においては、機能素子３０１の下部には接着層１０５を設けておらず、また、第１配線層３０３及び第２配線層３０８をソルダーレジスト層３３２、３３１で保護し、さらに、外部基板（不図示）と接続する外部端子３３３をソルダーレジスト層３３１の開口部に設けている。図４において、符号３０１〜３０８は、図１の符号１０１〜１０８にそれぞれ相当する。
〔実施形態４〕
実施形態４では、実施形態２の変形例を示す。図５に実施形態４に係る機能素子内蔵基板４００の概略断面図を示す。本実施形態４では実施形態２の機能素子内蔵基板２００の下部にソルダーレジスト層４３１と外部端子４３３を設けている以外、実施形態２と同様である。図５において、符号４０１〜４２１は、図２の符号２０１〜２２１にそれぞれ相当する。
上記実施形態３及び４におけるソルダーレジスト層３３２，３３１、４３１を設けることにより、機能素子内蔵基板の表面回路を保護するとともに、難燃性を付与することができる。ソルダーレジスト層として、感光性レジストインクを用いた。
なお、配線層や絶縁層の数は、一例であって、上記実施形態に限定されることなく、必要な数だけ配線層や絶縁層を積層することができることは言うまでもない。以上の実施形態では、機能素子の高機能化（多ピン化）により、図１１に示すＢ群の配線系統が増加する場合に、機能素子側面の絶縁層貫通ビアに加えて、機能素子を貫通する素子貫通ビアによる配線系統を有することから、絶縁層貫通ビアの高密度化、高アスペクト化を必要とせず、更なる多様化に対応できる。
〔実施形態５〕
次に、本発明の機能素子内蔵基板を用いた電子デバイスの実施形態について説明する。本実施形態５に係る電子デバイス５００は、機能素子内蔵基板上に上パッケージ５３６を搭載してＰｏＰ形状としたものである。第２配線層５１２から下の構造は、上記の実施形態４と同様であり、図６における符号５０１〜５１２，５１６〜５２１，５３１，５３３は、図５の符号４０１〜４１２，４１６〜４２１，４３１，４３３と同様の意味を示す。第２配線層５１２は、ソルダーレジスト層５３２で保護されており、上パッケージ５３６に設けたＢＧＡなどの外部端子５３４で上パッケージ５３６と接続されている。また、上パッケージ５３６は機能素子内蔵基板上のソルダーレジスト層５３２に接着剤層５３５で固定されている。
本実施形態５の電子デバイス５００は、第１絶縁層５０２に内蔵される機能素子５０１の素子形成面が上パッケージ５３６方向を向いており、図１１に示すＡ〜Ｃ群の配線系統は、機能素子５０１の側方に設けた第１絶縁層貫通ビア５０７を介して行われることになる。また、Ａ〜Ｃ群の一部の配線系統は、機能素子５０１に設けた素子貫通ビア５０６を介しても行われる。そのため、機能素子５０１が多機能化して外部端子数が増加（多ピン化）してＢ群の配線数も増加する場合、Ｂ群の配線系統を下側に導くための経路を第１絶縁層貫通ビア５０７と素子貫通ビア５０６の２系統で行うことができ、第１絶縁層貫通ビア５０７を高密度化する必要がない。この結果、実装面積を増大させることなく、配線系統の確保が可能となる。また、上パッケージ５３６として実装する電子部品の多ピン化などにも対応できる。
〔実施形態６〕
実施形態５の変形例を実施形態６として示す。本実施形態６に係る電子デバイス６００は、図７に示すように、機能素子内蔵基板を上下逆転している。図７における符号６０１〜６１８は、図５の符号５０１〜５１８と同様の意味を示し、符号６３１〜６３６は、図６の符号５３１〜５３６と同様である。
本実施形態６に係る電子デバイス６００は、機能素子６０１の素子形成面が実装基板（不図示）側となる下向きであり、図１１に示すＢ群の配線系統は直接実装基板側に落とすことができる。この時、Ａ群の配線系統に着目すると、Ａ群は第１絶縁層貫通ビア６０７と素子貫通ビア６０６の２系統を確保することができ、機能素子６０１の多ピン化、上パッケージ６３６として実装する部品の多ピン化が進んでも、対応することができる。また、Ｃ群の配線系統についても、第１絶縁層貫通ビア６０７と素子貫通ビア６０６の２系統で対応することができる。
一般的にＬＳＩ等の機能素子は、ワイヤボンディング向けの素子では素子形成面を上向きに、また、フリップチップ実装向けの素子では素子形成面を下向きに実装するように設計されている。ワイヤボンディング向けの素子を下向き、あるいはフリップチップ実装向けの素子を上向きに実装すると、（ｉ）ＬＳＩのＩＰコアレイアウト、（ｉｉ）ＬＳＩ内蔵基板の多層配線、（ｉｉｉ）実装基板（マザーボード）上の部品配置、のいずれかを鏡面反転しなければならず、これは極めてコストアップとなるからである。従来のような絶縁層貫通ビアだけの機能素子内蔵基板でも、ワイヤボンディング向けの素子を下向きに、またはフリップチップ実装向けの素子を上向きに内蔵すると、内蔵配線層で配線レイアウトを左右反転すべき経路が多くなりすぎて、配線層数が増大し、歩留まりが劣化してコストが上がるため、機能素子内蔵基板への機能素子の内蔵は、従来の一般的な設計思想を踏襲して行われていた。これに対し、本発明によれば、絶縁層貫通ビアと素子貫通ビアを有効活用することにより、機能素子の内蔵方向に対する自由度を向上させ、ひいては内蔵配線層のレイアウトを容易にし、配線層数を削減しコストを低減することができる。
なお、上記実施形態５，６は一例であって、これらに限定されるものではない。本発明の電子デバイスは、所望の位置に、他の電子部品が搭載されていてもよい。電子部品としては、特に限定されないが、例えば、回路のノイズフィルターの役割を果たすＬＣＲ素子を設けることができる。また、受動部品として、ＭＥＭＳ部品、センサ、エネルギーデバイス、光部品などが搭載又は内蔵されていてもよい。このほか、本発明の趣旨を逸脱しない範囲において種々の変形が可能である。これらの部品の配線系統も第１絶縁層貫通ビア５０７、６０７のみならず、素子貫通ビア５０６、６０６の２系統で行うことができる。
〔実施形態７〕
その他、本発明の変形例について、製造工程を参照しつつ説明する。図８（ａ）〜（ｋ）は本実施形態７に係る機能素子内蔵基板７００の製造工程を説明するもので、実施形態４の変形例を示す。本実施形態７に係る機能素子内蔵基板７００は、以下の点を除く基本的な構成は上記実施形態４と同様である。すなわち、第６配線層４２１が、上記実施形態４においては、第６絶縁層４１９の図中下側の表面上に形成されているのに対し、本実施形態７においては、第６配線層７２１は第６絶縁層７１９の図中上側の内面側に形成されている点において相違する。これは、製造方法の相違に基づくものである。
まず、支持体７５０の主面上に第６配線層７２１を形成する（図８（ａ）参照）。そして支持体７５０及び第６配線層７２１を第６絶縁層７１９により被覆し、上記と同様に接続ビア７２０、第４配線層７１８を形成し、第６絶縁膜７１９及び第４配線層を第４絶縁層７１６で被覆する。さらに、接続ビア７１７を形成する（図８（ｂ）参照）。支持体７５０としては、上記実施形態２で例示したものを用いることができる。また、機能素子７０１を搭載する位置を明確にするために、支持体７５０上に位置マーク（不図示）を適宜設けてもよい。本実施形態７では、支持体７５０として銅合金を用いた。
第４絶縁層上に第２配線層７０８を形成した後、第２配線層７０８を第３絶縁層７１０で被覆する（図８（ｃ）参照）。
次に、素子貫通ビア７０６が形成された機能素子７０１を用意する。そして、支持体７５０の所定の位置の上層に、第２配線層７０８と素子貫通ビア７０６が接続されるように機能素子７０１を搭載する（図８（ｄ）参照）。その後、第３絶縁層７１０及び機能素子７０１を被覆するように第１絶縁層７０２を形成する。機能素子７０１の支持体７５０上への搭載は、フェースアップの状態で半導体搭載機を用いて行った。
素子貫通ビア７０６は、上記実施形態１で説明した材料を好適に適用することができる。本実施形態７では、素子貫通ビア７０６は、銅を用い、機能素子７０１にビアホールを形成した後、めっき法にて形成した。
第１絶縁層７０２は、機能素子７０１を埋設するように形成する。第１絶縁層７０２の材料としては、例えば、上記実施形態１で説明した絶縁層１０２の材料を好適に適用することができる。機能素子７０１の内蔵方法は、上記実施形態１で述べたとおりである。
続いて、第１絶縁層７０２の表面から、機能素子７０１のパッド（不図示）の表面まで貫通するビアホール７４１を設ける。同時に、第１絶縁層７０２の表面から、第２配線層７０８の表面まで貫通するビアホール７４２を形成する（図８（ｅ）参照）。本実施形態７では、レーザ加工法を用いてビアホール７４１，７４２を形成した。
次に、ビアホール７４１及び７４２の内部に導体を形成し、第１絶縁層７０２上に第１配線層７０３を形成する（図８（ｆ）参照）。ビアホール７４１に導体を充填することにより素子接続ビア７０４が、ビアホール７４２に導体を充填することにより第１絶縁層貫通ビア７０７が形成される。これらの導体の材料、及び形成方法の好適な例は、上記実施形態１で述べたとおりである。また、第１配線層７０３の材料、及び形成方法も上記各配線層で述べた材料や方法を好適に適用することができる。本実施形態７においては、銅を用い、セミアディティブ法により第１配線層７０３を形成した。
さらに、第１絶縁層７０２及び第１配線層７０３を第２絶縁層７０９で被覆し、接続ビア７１１、第３配線層７１２を同様に形成する（図８（ｇ）参照）。さらに、第２絶縁層７０９及び第３配線層７１２を第３絶縁層７１３で被覆し、接続ビア７１４、第５配線層７１５を同様に形成する（図８（ｈ）参照）。
その後、支持体７５０を除去する（図８（ｉ）参照）。支持体７５０の除去は、アルカリ性のウェットエッチング液を用いて、銅合金である支持体７５０を除去した。
次いで、第６配線層７２１上に開口部を有するソルダーレジスト層７３１を形成する（図８（ｊ）参照）。その後、ソルダーレジスト層７３１側において、第６配線層７２１と接続するＢＧＡなどの外部端子７３３を形成する。上記工程等を経て、図８（ｋ）に示す機能素子内蔵基板７００が製造される。
本実施形態７に係る機能素子内蔵基板の製造方法によれば、支持体７５０上に全ての配線層を作り込むことができるため、製造工程中の反りが小さく、製造歩留まりを向上させることができる。また、本実施形態７に係る機能素子内蔵基板は、上記実施形態４と同様の効果が得られる。
〔実施形態８〕
以上の実施形態において、機能素子を埋める絶縁層（第１絶縁層）は、１種の絶縁層で形成しているが、本発明はこれに限定されず、２種以上の絶縁層で構成されていてもよい。本実施形態８として、図９の工程断面図を参照しつつ説明する。図９に示す機能素子内蔵基板８００の構成は、上記実施形態１の変形例として説明するが、その他の実施形態に適用できることはいうまでもない。
まず、支持体８５０上に第２配線層８０８を形成する（図９（ａ）参照）。次に、絶縁層８０２を支持体８５０及び第２配線層８０８上に積層する。絶縁層８０２としては、実施形態１の絶縁層１０２として例示したものが使用できるが、本実施形態８では、機械的強度をより高めた材料を使用することができる。本実施形態８では、無機フィラーを含有するエポキシ樹脂を用いた。このような機械的強度を高めた絶縁層は、径の大きなビアは形成することができるが、微細なビアを形成するのに困難を要する場合がある。特に機能素子と配線層とを接続する素子接続ビアなどの微細なビアを精度よく形成することが困難になる。そこで、本実施形態８では、第１配線層と第２配線層とを接続する絶縁層貫通ビアを形成する絶縁層と、第１配線層と機能素子とを接続する素子接続ビアを形成する絶縁層とを異なる絶縁層で構成する。
図９（ｂ）に示すように、絶縁層８０２の機能素子を搭載する位置に開口部８０２Ａを形成する。続いて、開口部８０２Ａ内に、素子貫通ビア８０６を有する機能素子８０１を設置する。この実施形態８では実施形態１と同様にＤＡＦなどの接着層８０５を設けており、素子貫通ビア８０６は接着層８０５も貫通している。
次に、開口部８０２Ａ内に絶縁材料８６１を充填する。絶縁材料８６１としては、無機フィラーを含有していないエポキシ樹脂など微細加工が容易な材料を充填する。あるいは、感光性の有機材料を充填しても良い。その後は、絶縁層８０２に絶縁層貫通ビア用のビアホール８４２を形成し、絶縁材料８６１に素子接続ビア用のビアホール８４１をそれぞれ形成する（図９（ｄ）参照）。
その後は、素子接続ビア８０４、絶縁層貫通ビア８０７、第１配線層８０３を上記実施形態１と同様に形成し（図９（ｅ）参照）、最後に支持体８５０を除去することで、本実施形態に係る機能素子内蔵基板８００が形成される（図９（ｆ）参照）。
絶縁層８０２としては、ガラスクロスなどに樹脂を含浸した半硬化材料（ガラスプリプレグ）に予め素子搭載部を型抜きしておいて、貼り合わせた後硬化させてもよい。
このように、本実施形態８では機械的強度の高い絶縁層を採用することができ、機能素子内蔵基板及びこれを用いた電子デバイスの全体的な機械的強度を高めることができる。また、機能素子に素子貫通ビアを形成しているため、このような機械的強度の高い絶縁層には径の大きなビアを形成しても、十分な配線経路を確保することができる。また、素子内蔵部に開口部を有するガラスプリプレグ等をコア層とし、素子周辺及び配線層の形成面に加工性の良好な材料を充填してスキン層を形成する場合にも同様の効果を奏する。
〔実施形態９〕
本実施形態９に係る機能素子内蔵基板９００は、実施形態１で説明した複数の機能素子をＸ方向に積層する場合を説明するものである。本実施形態では２つの機能素子９０１ａと９０１ｂとの回路形成面を対向させて積層する場合について説明するが、これに限定されず、回路形成面が同方向を向いている場合や他方向を向いている場合であっても適用することができる。
図９に示すように、機能素子９０１ａと９０１ｂは、それぞれ第１絶縁層９０２ａ、９０２ｂに埋設されており、機能素子の側方には第１絶縁層貫通ビア９０７ａ、９０７ｂがそれぞれ設けられている。機能素子９０１ａの回路形成面側には素子接続ビア９０４ａと第１配線層９０３ａが形成され、裏面側に第２配線層９０８ａが形成されている。他方、機能素子９０１ｂの回路形成面側には素子接続ビア９０４ｂと第１配線層９０３ｂが形成され、裏面側に第２配線層９０８ｂが形成されている。そして、機能素子９０１ａには素子貫通ビア９０６が形成され、機能素子９０１ｂには素子貫通ビアは形成されていない。
このような機能素子内蔵基板９００の製造は、図中ａ及びｂで示す積層構造を、上記説明した実施形態２の製造工程に準じてそれぞれ形成した後、機能素子９０１ａと機能素子９０１ｂの回路形成面が対向するように貼り合わせることで容易に実施できる。つまり、積層構造ａは図３（ａ）〜（ｅ）に示す工程及びさらに第２絶縁層９０９ａ、接続ビア９１１ａを形成して製造することができ、積層構造ｂは図３（ａ）〜（ｅ）に示す工程を経て製造し、最後に接着層として第２絶縁層９０９ｂを用いて積層構造ａとｂを貼り合わせる。
本実施形態９に係る機能素子内蔵基板９００においても、実施形態５で説明したようにＡ〜Ｃ群の配線系統が存在し、機能素子９０１ａの側方に設けた第１絶縁層貫通ビア９０７ａを介して行われることになる。また、Ａ〜Ｃ群の一部の配線系統は、機能素子９０１ａに設けた素子貫通ビア９０６を介しても行われる。そのため、機能素子９０１ａ又は９０１ｂが多機能化して外部端子数が増加（多ピン化）してＢ群の配線数も増加する場合、Ｂ群の配線系統を下側に導くための経路を第１絶縁層貫通ビア９０７ａと素子貫通ビア９０６の２系統で行うことができ、第１絶縁層貫通ビア９０７ａを高密度化する必要がない。この結果、実装面積を増大させることなく、配線系統の確保が可能となる。さらに、機能素子内蔵基板９００上に上パッケージを実装する場合には、機能素子９０１ｂにも素子貫通ビアを設けることで、第１絶縁層貫通ビア９０７ｂを高密度化する必要がなくなる。
本実施形態９では、絶縁層貫通ビアを第１絶縁層９０２ａと９０２ｂにそれぞれ設けているが、上述したように、第２配線層９０８ｂと９０８ａを直接接続するビアを形成してもよい。さらに、本実施形態における「第１」、「第２」、「第３」との表示は製造方法を説明するための便宜上のものであって、上記の実施形態とは異なる場合も含まれることはいうまでもない。
この出願は、２００９年３月４日に出願された日本出願特願２００９−０５０４８８を基礎とする優先権を主張し、その開示の全てをここに取り込む。
１００，２００，３００，４００，７００，８００，９００：機能素子内蔵基板
５００，６００：電子デバイス
１０１，２０１，３０１，４０１，５０１，６０１，７０１，８０１，９０１ａ，９０１ｂ：機能素子
１０２，３０２,８０２：絶縁層
２０２，４０２，５０２，６０２，７０２，９０２ａ，９０２ｂ：第１絶縁層
１０３，２０３，３０３，４０３，５０３，６０３，７０３，８０３，９０３ａ，９０３ｂ：第１配線層
１０４，２０４，３０４，４０４，５０４，６０４，７０４，８０４，９０４ａ，９０４ｂ：素子接続ビア
１０５，８０５，９０５：接着層
１０６，２０６，３０６，４０６，５０６，６０６，７０６，８０６，９０６：素子貫通ビア
１０７，３０７，８０７：絶縁層貫通ビア
２０７，４０７，５０７，６０７，７０７，９０７ａ，９０７ｂ：第１絶縁層貫通ビア
１０８，２０８，３０８，４０８，５０８，６０８，７０８，８０８，９０８ａ，９０８ｂ：第２配線層
２０９，４０９，５０９，６０９，７０９，９０９ａ，９０９ｂ：第２絶縁層
２１０，４１０，５１０，６１０，７１０，９１０ａ，９１０ｂ：第３絶縁層
２１１，４１１，５１１，６１１，７１１：第１−第３配線接続ビア
９１１ｂ：接続ビア
２１２，４１２，５１２，６１２，７１２：第３配線層
２１３，４１３，６１３，７１３：第４絶縁層
２１４，４１４，６１４，７１４：第３−第５配線接続ビア
２１５，４１５，６１５，７１５：第５配線層
２１６，４１６，５１６，６１６，７１６：第５絶縁層
２１７，４１７，５１７，６１７，７１７；第２−第４配線接続ビア
２１８，４１８，５１８，６１８，７１８：第４配線層
２１９，４１９，５１９，７１９：第６絶縁層
２２０，４２０，５２０，７２０：第４−第６配線接続ビア
２２１，４２１，５２１，７２１：第６配線層
３３１，３３２，４３１，５３１，５３２，６３１，６３２，７３１：ソルダーレジスト層
３３３，４３３，５３３，５３４，６３３，６３４，７３３：外部端子（ＢＧＡ）
５３５，６３５：接着剤層
５３６，６３６：上パッケージ
２４１，２４２，７４１，７４２，８４１，８４２：ビアホール
２５０，７５０，８５０：支持体
８６１：絶縁材料

Claims (14)

  1. 機能素子と、
    該機能素子を埋設する絶縁層と、
    該絶縁層の２つの主面に配設される配線層と、
    前記絶縁層中であって、前記機能素子の側方に、前記２つの主面に配設される配線層間を接続する絶縁層貫通ビアと
    を有し、
    前記機能素子は、該機能素子の基板を貫通する基板貫通ビアを有し、前記２つの主面に配設される配線層間の電気的接続の少なくとも一部が、該基板貫通ビアを介することを特徴とする機能素子内蔵基板。
  2. 前記機能素子は、前記基板貫通ビアを含む、機能素子の表面から裏面に貫通する素子貫通ビアを有する請求項１に記載の機能素子内蔵基板。
  3. 前記機能素子の回路から、前記機能素子の回路の形成面と対向する側に配設された配線層への電気的接続の一部が、前記基板貫通ビアを介することを特徴とする請求項１又は２に記載の機能素子内蔵基板。
  4. 前記機能素子は、半導体素子である請求項１乃至３のいずれかに記載の機能素子内蔵基板。
  5. 前記半導体素子は、シリコンを基板とする半導体素子である請求項４に記載の機能素子内蔵基板。
  6. 前記基板貫通ビアは、導電性の微細粒子が添加された充填材で構成されている請求項１乃至５のいずれか１項に記載の機能素子内蔵基板。
  7. 前記基板貫通ビアは、金属材料で構成されている請求項１乃至５のいずれか１項に記載の機能素子内蔵基板。
  8. 前記２つの主面に配設される配線層の少なくとも一方が、多層配線である請求項１乃至７のいずれかに記載の機能素子内蔵基板。
  9. 前記機能素子の回路が、機能素子の回路面上に設けられた絶縁層を貫通する接続ビアを介して、前記機能素子の回路面上の配線層と電気的に接続されており、前記機能素子の側方に設けられる絶縁層貫通ビアを形成する絶縁層と、前記機能素子の回路面上に設けられた絶縁層とが異なる材料で構成される請求項１乃至８のいずれかに記載の機能素子内蔵基板。
  10. 機能素子を複数内蔵し、少なくとも１つの機能素子が前記基板貫通ビアを有する機能素子である請求項１乃至９のいずれかに記載の機能素子内蔵基板。
  11. 少なくとも２つの機能素子が前記機能素子内蔵基板の厚み方向に積層され、隣接する２つの機能素子の回路が両機能素子間の配線層を介して電気的に接続されており、上層の機能素子と下層の機能素子の下に配設される配線層との電気的接続が、前記下層の機能素子の側方に形成された絶縁層貫通ビアと前記下層の機能素子の基板を貫通する基板貫通ビアとの両方を介して行われる請求項１０に記載の機能素子内蔵基板。
  12. 前記機能素子内蔵基板の外部接続面にソルダーレジスト層を有する請求項１乃至１１に記載の機能素子内蔵基板。
  13. 前記ソルダーレジスト層は、配線層の一部を露出する開口部を有し、該開口部に外部接続用の端子を有する請求項１２に記載の機能素子内蔵基板。
  14. 請求項１乃至１３のいずれかに記載の機能素子内蔵基板と、該機能素子内蔵基板の上面に搭載される上パッケージを有する電子デバイスであって、前記上パッケージと、該上パッケージに対して前記機能素子内蔵基板に内蔵される機能素子の下部にあたる配線層とが電気的に接続されており、その一部が、前記機能素子基板を貫通する基板貫通ビアを介して行われることを特徴とする電子デバイス。
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