JP5981232B2 - 半導体パッケージ、半導体装置及び半導体パッケージの製造方法 - Google Patents

半導体パッケージ、半導体装置及び半導体パッケージの製造方法 Download PDF

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    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]

Description

本発明は、半導体パッケージ、半導体装置及び半導体パッケージの製造方法に関するものである。
従来、半導体チップ等の半導体装置を用いた電子機器の高性能化が進められており、基板へ半導体チップを実装する場合の高密度化や、半導体チップを搭載した基板の小型化及び省スペース化等が求められている。
そこで、半導体チップが埋め込まれた、いわゆるチップ内蔵型の半導体パッケージとして、様々な構造が提案されている。例えばこの種の半導体パッケージとしては、半導体チップと、その半導体チップが埋め込まれたコア基板とを有し、コア基板の上面側及び下面側の双方に上記半導体チップの電極パッドと電気的に接続された配線層及び外部接続端子が形成された構造が知られている（例えば、特許文献１，２参照）。このような半導体パッケージでは、コア基板を厚さ方向に貫通する貫通ビアによって、コア基板の上下両面側に形成された配線層が電気的に接続される。
特開２００６−１９６７８５号公報 特開２０１１−１８７８００号公報
ところで、上記半導体パッケージのコア基板の材料としては、例えばモールド樹脂が用いられる。このモールド樹脂には、粒径の大きな無機フィラーが比較的多く含まれている。無機フィラーが多く含まれるとコア基板の熱膨張係数が低くなり、そのコア基板の熱膨張係数が半導体チップの熱膨張係数に近づくため、半導体パッケージの反りの発生を抑制することができる。しかしながら、コア基板の材料としてモールド樹脂を用いた場合には、コア基板を厚さ方向に貫通する貫通孔を形成したときに、その貫通孔の内壁面に大きな無機フィラーが露出されることになる。このような凹凸の大きい貫通孔内に貫通ビアを形成すると、貫通孔の内壁面の一部に無電解めっき膜が形成されないという問題や、表面粗さの違いによるめっき析出速度の相違に起因して貫通ビア内に大きなボイドが発生するという問題が生じる。このような問題が生じると、コア基板の上下間の電気的な接続信頼性が低下する。
本発明の一観点によれば、電極パッドが形成された第１主面と、該第１主面と反対側の第２主面と、側面とを有する半導体チップと、前記半導体チップの前記第２主面及び前記側面が埋め込まれ、前記半導体チップの第１主面側の第１の面から該第１の面と反対側の第２の面までを貫通した第１貫通孔を有するコア基板と、前記第１貫通孔の内壁面を覆うように形成され、厚さ方向に貫通した第２貫通孔を有する第１絶縁層と、前記第１の面を被覆する第２絶縁層と、前記第２の面を被覆する第３絶縁層と、前記第２絶縁層上に積層され、前記電極パッドと電気的に接続された第１配線層と、前記第３絶縁層上に積層された第２配線層と、前記第２貫通孔の内壁面を覆うように形成され、前記第１絶縁層と前記第２絶縁層と前記第３絶縁層とを貫通して形成され、前記第１配線層と前記第２配線層とを電気的に接続する貫通ビアと、を有し、前記第１絶縁層及び前記第２絶縁層及び前記第３絶縁層は、前記コア基板よりも金属との密着性が高く、前記第１貫通孔は、前記第１の面側から前記コア基板の厚さ方向の中途位置に向かうに連れて開口径が小さくなるテーパ状に形成され、前記第２貫通孔は、前記第２絶縁層側から前記第１絶縁層の厚さ方向の中途位置に向かうに連れて開口径が小さくなるテーパ状に形成されている。
本発明の一観点によれば、コア基板の上下間の電気的な接続信頼性を向上することができるという効果を奏する。
（ａ）は、一実施形態の半導体パッケージを示す概略平面図、（ｂ）は、（ａ）に示す半導体パッケージのＡ−Ａ概略断面図。 一実施形態の半導体装置を示す概略断面図。 （ａ）は、一実施形態の半導体パッケージの製造方法を示す概略平面図、（ｂ）、（ｃ）は、一実施形態の半導体パッケージの製造方法を示す概略断面図。なお、（ｂ）、（ｃ）は、（ａ）のＢ−Ｂ線位置における断面構造を示している。 （ａ）、（ｂ）は、一実施形態の半導体パッケージの製造方法を示す概略平面図。 （ａ）は、一実施形態の半導体パッケージの製造方法を示す概略平面図、（ｂ）は、一実施形態の半導体パッケージの製造方法を示す概略断面図。なお、（ｂ）は、（ａ）のＣ−Ｃ線位置における断面構造を示している。 （ａ）〜（ｃ）は、一実施形態の半導体パッケージの製造方法を示す概略断面図。なお、（ａ）〜（ｃ）は、図１（ａ）のＡ−Ａ線位置における半導体パッケージの製造過程の断面構造を示している。 （ａ）〜（ｃ）は、一実施形態の半導体パッケージの製造方法を示す概略断面図。なお、（ａ）〜（ｃ）は、図１（ａ）のＡ−Ａ線位置における半導体パッケージの製造過程の断面構造を示している。 （ａ）〜（ｃ）は、一実施形態の半導体パッケージ及び半導体装置の製造方法を示す概略断面図。 （ａ）〜（ｄ）は、変形例の半導体パッケージの製造方法を示す概略断面図。なお、（ａ）〜（ｄ）は、図１（ａ）のＡ−Ａ線位置における半導体パッケージの製造過程の断面構造を示している。 （ａ）〜（ｃ）は、変形例の半導体パッケージの製造方法を示す概略断面図。なお、（ａ）〜（ｃ）は、図１（ａ）のＡ−Ａ線位置における半導体パッケージの製造過程の断面構造を示している。 （ａ）〜（ｃ）は、変形例の半導体パッケージの製造方法を示す概略断面図。なお、（ａ）〜（ｃ）は、図１（ａ）のＡ−Ａ線位置における半導体パッケージの製造過程の断面構造を示している。 （ａ）〜（ｃ）は、変形例の半導体パッケージの製造方法を示す概略断面図。なお、（ａ）〜（ｃ）は、図１（ａ）のＡ−Ａ線位置における半導体パッケージの製造過程の断面構造を示している。 （ａ）〜（ｃ）は、変形例の半導体パッケージの製造方法を示す概略断面図。なお、（ａ）〜（ｃ）は、図１（ａ）のＡ−Ａ線位置における半導体パッケージの製造過程の断面構造を示している。 （ａ）〜（ｃ）は、変形例の半導体パッケージを示す概略断面図。 （ａ）〜（ｃ）は、変形例の半導体パッケージの製造方法を示す概略断面図。なお、（ａ）〜（ｃ）は、図１（ａ）のＡ−Ａ線位置における半導体パッケージの製造過程の断面構造を示している。 変形例の半導体パッケージを示す概略断面図。 （ａ）、（ｂ）は、変形例の半導体パッケージを説明する説明図。
以下、添付図面を参照して各実施形態を説明する。なお、添付図面は、特徴を分かりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、断面図では、各部材の断面構造を分かりやすくするために、一部の部材のハッチングを省略している。
（一実施形態）
以下、一実施形態を図１〜図８に従って説明する。
（半導体パッケージの構造）
図１（ｂ）に示すように、半導体パッケージ１は、コア部１０と、絶縁層２０と、配線層３０と、ソルダレジスト層４１，４２と、外部接続端子５０とを有している。コア部１０は、所要個数（図１では、１個）の半導体チップ１１と、その半導体チップ１１が埋め込まれた（内蔵された）コア基板１２とを有している。
半導体チップ１１としては、例えばＣＰＵ（Central Processing Unit）チップやＧＰＵ（Graphics Processing Unit）チップなどのロジックチップを用いることができる。また、半導体チップ１１としては、例えばＤＲＡＭ（Dynamic Random Access Memory）チップ、ＳＲＡＭ（Static Random Access Memory）チップやフラッシュメモリチップなどのメモリチップを用いることができる。
半導体チップ１１は、例えば半導体基板からなる。この半導体基板の材料としては、例えばシリコン（Ｓｉ）を用いることができる。また、半導体チップ１１は、第１主面（図１（ｂ）では、上面）１１Ａ側に半導体集積回路（図示略）が形成されている。この半導体集積回路は、図示は省略するが、上記半導体基板に形成された拡散層、半導体基板上に積層された絶縁層、及び積層された絶縁層に設けられたビア及び配線等を有している。そして、この半導体集積回路上には、該半導体集積回路と電気的に接続された電極パッド１１Ｐが設けられている。例えば図１（ａ）に示すように、電極パッド１１Ｐは、平面視でマトリクス状に配置されている（中央部の破線円参照）。なお、この電極パッド１１Ｐの材料としては、例えばアルミニウム（Ａｌ）、銅（Ｃｕ）とＡｌの合金や、ＣｕとＡｌとＳｉの合金を用いることができる。
上記半導体チップ１１の大きさは、例えば平面視で９ｍｍ×９ｍｍ程度とすることができる。半導体チップ１１の厚さは、例えば５０〜２００μｍ程度とすることができる。また、本実施形態では、半導体チップ１１がシリコンからなり、その半導体チップ１１の熱膨張係数が約３．４ｐｐｍ／℃になる。なお、以下の説明では、半導体チップ１１の第１主面１１Ａを回路形成面１１Ａと称する場合もある。
図１（ｂ）に示すように、コア基板１２は、半導体チップ１１を覆うように形成されている。例えば、コア基板１２は、半導体チップ１１の回路形成面１１Ａとは反対側の第２主面１１Ｂ及び側面を覆うように形成されている。その一方で、コア基板１２は、その第１の面（ここでは、上面）１２Ａから半導体チップ１１の回路形成面１１Ａを露出するように形成されている。このように、半導体チップ１１は、コア基板１２の厚さ方向において上面１２Ａ側に偏って配置されている。上記コア基板１２の材料としては、例えばエポキシ系樹脂にシリカ（ＳｉＯ２）等の無機フィラーを混入した樹脂材を用いることができる。具体的には、コア基板１２の材料としては、無機フィラーの含有量が８０〜９０ｗｔ％程度である樹脂材を用いることができる。この場合には、コア基板１２の熱膨張係数が半導体チップ１１の熱膨張係数（例えば、３．４ｐｐｍ／℃）に近づく（例えば、フィラーの含有量を増やすと熱膨張係数が小さくなる）。また、上記無機フィラーとしては、その粒径が比較的大きい（例えば、３０〜５０μｍ程度）無機フィラーを用いることができる。このようなコア基板１２としては、例えばトランスファーモールド法、コンプレッションモールド法やインジェクションモールド法などにより形成されたモールド樹脂を用いることができる。
コア基板１２には、所要の箇所（図１（ｂ）では２箇所）に貫通孔１２Ｘが形成されている。例えば、コア基板１２には、図１（ａ）に示すように、半導体パッケージ１の外形をなす四辺の各辺に沿って複数の貫通孔１２Ｘが形成されている。この貫通孔１２Ｘの平面形状は、例えば円形状に形成されている。図１（ｂ）に示すように、貫通孔１２Ｘは、コア基板１２を厚さ方向に貫通して形成されている。具体的には、貫通孔１２Ｘは、コア基板１２の上面１２Ａからその上面１２Ａの反対側の第２の面（ここでは、下面）１２Ｂまでを貫通して形成されている。より具体的には、貫通孔１２Ｘは、半導体チップ１１の回路形成面１１Ａと略面一に形成された上記上面１２Ａ側から下面１２Ｂ側に向かうに連れて径が小さくなるテーパ状に形成されている。なお、コア基板１２の厚さは、例えば１５０〜２００μｍ程度とすることができる。また、貫通孔１２Ｘの上面１２Ａ側の開口端の直径は、例えば１５０〜２００μｍ程度とすることができる。
絶縁層２０は、半導体チップ１１及びコア基板１２を覆うように形成されている。この絶縁層２０は、貫通孔１２Ｘの内壁面を覆う第１絶縁層２１と、コア基板１２の上面１２Ａと半導体チップ１１の回路形成面１１Ａと電極パッド１１Ｐを覆う第２絶縁層２２と、コア基板１２の下面１２Ｂを覆う第３絶縁層２３とを有している。絶縁層２０（第１〜第３絶縁層２１〜２３）は、コア基板１２よりも金属膜（例えば、無電解めっき）との密着性が高い絶縁層である。このような絶縁層２０の材料としては、例えばビルドアップ樹脂（シリカ等の無機フィラーを混入したエポキシ系樹脂など）を用いることができる。具体的には、絶縁層２０の材料としては、その無機フィラーの含有量が上記コア基板１２の無機フィラーの含有量よりも少ない樹脂材を用いることができる。例えば、絶縁層２０の材料としては、無機フィラーの含有量が３０〜６０ｗｔ％程度である樹脂材を用いることができる。また、上記無機フィラーとしては、その粒径が上記コア基板１２のフィラーの粒径よりも小さい（例えば、１〜１．５μｍ程度）無機フィラーを用いることができる。また、絶縁層２０の材料としては、当該絶縁層２０上に無電解めっきを形成した際のピール強度が、少なくとも、コア基板１２上に無電解めっきを形成した際のピール強度よりも高くなるように組成（例えばエポキシ樹脂及び無機フィラーの含有量）が調整されている。ここで、ピール強度とは、導体パターン（無電解めっき）と絶縁層との接着力を示す値（引き剥がし強度）のことである。
絶縁層２０には、所要の箇所（図１（ｂ）では２箇所）に貫通孔２０Ｘが形成されている。例えば、絶縁層２０には、図１（ａ）に示すように、半導体パッケージ１の外形をなす四辺の各辺に沿って複数の貫通孔２０Ｘが形成されている。具体的には、上記貫通孔１２Ｘが形成された各領域に、その貫通孔１２Ｘよりも平面形状が小さい平面視略円形状の貫通孔２０Ｘが形成されている。図１（ｂ）に示すように、貫通孔２０Ｘは、絶縁層２０を厚さ方向に貫通して形成されている。具体的には、貫通孔２０Ｘは、第２絶縁層２２の上面２２Ａから第３絶縁層２３の下面２３Ｂまでを貫通して形成されている。より具体的には、貫通孔２０Ｘは、第２絶縁層２２の上面２２Ａ側から第３絶縁層２３の下面２３Ｂ側に向かうに連れて径が小さくなるテーパ状に形成されている。すなわち、貫通孔２０Ｘの内壁面は、上記コア基板１２の貫通孔１２Ｘの内壁面に沿って形成されている。さらに、貫通孔２０Ｘは、上記貫通孔１２Ｘの内壁面が絶縁層２０から露出しないように形成されている。ここで、貫通孔２０Ｘの内壁面は、貫通孔１２Ｘの内壁面よりも表面が平滑に形成されている。すなわち、貫通孔２０Ｘの内壁面は、凹凸が少ない平滑面（低粗度面）である。具体的には、貫通孔２０Ｘの内壁面は、高低差の低い微細な凹凸が形成された低粗度面である。より具体的には、貫通孔２０Ｘの内壁面の粗度は、表面粗さＲａ値で３００〜５００ｎｍ程度となるように設定されている。ここで、表面粗さＲａ値とは、表面粗さを表わす数値の一種であり、算術平均粗さと呼ばれるものであって、具体的には測定領域内で変化する高さの絶対値を平均ラインである表面から測定して算術平均したものである。
また、第２絶縁層２２には、該第２絶縁層２２を貫通して半導体チップ１１の電極パッド１１Ｐの上面を露出するビアホールＶＨ１が形成されている。なお、コア基板１２の上面１２Ａから第２絶縁層２２の上面２２Ａまでの厚さは、例えば３０〜６５μｍ程度とすることができる。また、コア基板１２の下面１２Ｂから第３絶縁層２３の下面２３Ｂまでの厚さは、例えば３０〜６５μｍ程度とすることができる。また、貫通孔２０Ｘの第２絶縁層２２側の開口端の直径は、例えば８０〜１１０μｍ程度とすることができる。
配線層３０は、貫通ビア３１と、第１配線層３２と、第２配線層３３とを有している。なお、配線層３０（貫通ビア３１、第１配線層３２及び第２配線層３３）の材料としては、例えば銅又は銅合金を用いることができる。
貫通ビア３１は、上記貫通孔２０Ｘ内に形成されている。具体的には、貫通ビア３１は、貫通孔２０Ｘの内壁面を覆うように該内壁面に沿って形成されている。このため、貫通ビア３１は、その一方の端部（第１配線層３２側の端部）から他方の端部（第２配線層３３側の端部）に向かうに連れて径が小さくなるテーパ状に形成されている。貫通ビア３１は、その一方の端部が第１配線層３２に接続されるとともに、他方の端部が第２配線層３３に接続されている。また、貫通ビア３１の平面形状は、例えば略円環状に形成されている。
第１配線層３２は、第２絶縁層２２の上面２２Ａ上に形成されている。この第１配線層３２は、ビアホールＶＨ１内に充填されたビア配線３２Ａと、第２絶縁層２２の上面２２Ａ上に形成された配線パターン３２Ｂとを有している。ビア配線３２Ａは、ビアホールＶＨ１の底部に露出した電極パッド１１Ｐと電気的に接続されるとともに、配線パターン３２Ｂと電気的に接続されている。なお、ビアホールＶＨ１及びビア配線３２Ａは、図１（ｂ）において上側から下側（半導体チップ１１側）に向かうにつれて径が小さくなるテーパ状に形成されている。また、これらビアホールＶＨ１及びビア配線３２Ａの平面形状は例えば円形状に形成されている。ビアホールＶＨ１及びビア配線３２Ａの直径は例えば２０〜４０μｍ程度とすることができる。一方、配線パターン３２Ｂは、ビア配線３２Ａと電気的に接続されるとともに、貫通ビア３１と電気的に接続されている。この配線パターン３２Ｂの厚さは、例えば１５〜３５μｍ程度とすることができる。
第２配線層３３は、第３絶縁層２３の下面２３Ｂ上に形成されている。この第２配線層３３は、貫通ビア３１と電気的に接続されている。これら第１配線層３２及び第２配線層３３は、貫通ビア３１を介して相互に電気的に接続されている。このように、コア基板１２及び絶縁層２０を貫通する貫通ビア３１を介して、コア基板１２及び絶縁層２０の一面側（上面１２Ａ，２２Ａ側）と他面側（下面１２Ｂ，２３Ｂ側）とが電気的に接続されている。なお、第２配線層３３の厚さは、例えば１５〜３５μｍ程度とすることができる。
このような配線層３０には、上記貫通孔１２Ｘ，２０Ｘが形成された領域に、それら貫通孔１２Ｘ，２０Ｘよりも平面形状が小さい平面視略円形状の貫通孔３０Ｘが形成されている。なお、この貫通孔３０Ｘ内を樹脂で充填するようにしてもよい。
ソルダレジスト層４１は、第１配線層３２を覆うように第２絶縁層２２の上面２２Ａ上に形成されている。ソルダレジスト層４１には、第１配線層３２の配線パターン３２Ｂの一部を接続パッド３２Ｐとして露出させるための開口部４１Ｘが形成されている。この接続パッド３２Ｐは、他の半導体チップ３（図２参照）や他の半導体パッケージ等と電気的に接続される。なお、必要に応じて、上記開口部４１Ｘから露出する配線パターン３２Ｂ上にＯＳＰ（Organic Solderbility Preservative）処理を施してＯＳＰ膜を形成し、そのＯＳＰ膜に上記半導体チップ３等を接続するようにしてもよい。また、上記開口部４１Ｘから露出する配線パターン３２Ｂ上に金属層を形成し、その金属層に上記半導体チップ３等を接続するようにしてもよい。金属層の例としては、金（Ａｕ）層、ニッケル（Ｎｉ）／Ａｕ層（配線パターン３２Ｂ上にＮｉ層とＡｕ層をこの順番で積層した金属層）や、Ｎｉ／パラジウム（Ｐｄ）／Ａｕ層（配線パターン３２Ｂ上にＮｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）などを挙げることができる。
なお、図１（ａ）に示すように、開口部４１Ｘ及び接続パッド３２Ｐの平面形状は例えば円形状であり、その直径は例えば１００〜２００μｍ程度とすることができる。これら開口部４１Ｘ及び接続パッド３２Ｐは、平面視でマトリクス状に配置されている。第２絶縁層２２の上面２２Ａからソルダレジスト層４１の上面までの厚さは、例えば２０〜４０μｍ程度とすることができる。このソルダレジスト層４１の材料としては、例えばエポキシ系又はアクリル系の絶縁性樹脂を用いることができる。
図１（ｂ）に示すように、ソルダレジスト層４２は、第２配線層３３を覆うように第３絶縁層２３の下面２３Ｂ上に形成されている。ソルダレジスト層４２には、第２配線層３３の一部を外部接続用パッド３３Ｐとして露出させるための開口部４２Ｘが形成されている。この外部接続用パッド３３Ｐには、例えば、当該半導体パッケージ１をマザーボード等に実装する際に使用されるはんだボールやリードピン等の外部接続端子５０が接続されるようになっている。なお、必要に応じて、上記開口部４２Ｘから露出する第２配線層３３上にＯＳＰ処理を施してＯＳＰ膜を形成し、そのＯＳＰ膜に上記外部接続端子５０を接続するようにしてもよい。また、上記開口部４２Ｘから露出する第２配線層３３上に金属層を形成し、その金属層に上記外部接続端子５０等を接続するようにしてもよい。金属層の例としては、Ａｕ層、Ｎｉ／Ａｕ層や、Ｎｉ／Ｐｄ／Ａｕ層などを挙げることができる。また、上記開口部４２Ｘから露出する第２配線層３３（あるいは、第２配線層３３上にＯＳＰ膜や金属層が形成されている場合には、それらＯＳＰ膜又は金属層）自体を、外部接続端子としてもよい。
なお、開口部４２Ｘ及び外部接続用パッド３３Ｐの平面形状は例えば円形状であり、その直径は例えば２００〜３００μｍ程度とすることができる。第３絶縁層２３の下面２３Ｂからソルダレジスト層４２の下面までの厚さは、例えば２０〜４０μｍ程度とすることができる。このソルダレジスト層４２の材料としては、例えばエポキシ系又はアクリル系の絶縁性樹脂を用いることができる。
（半導体装置の構造）
次に、半導体装置２の構造について説明する。
図２に示すように、半導体装置２は、上記半導体パッケージ１と、その半導体パッケージ１に積層接合された半導体チップ（半導体パッケージ）３とを有している。
半導体パッケージ１の接続パッド３２Ｐには、はんだ５１が形成されている。このはんだ５１としては、例えば共晶はんだや鉛（Ｐｂ）フリーはんだ（Ｓｎ−Ａｇ系、Ｓｎ−Ｃｕ系、Ｓｎ−Ａｇ−Ｃｕ系など）を用いることができる。
半導体チップ３は、その回路形成面（図２では、下面）に、複数のバンプ４が形成されている。半導体チップ３は、バンプ４及びはんだ５１を介して、半導体パッケージ１の接続パッド３２Ｐと電気的に接続されている。すなわち、半導体チップ３は、半導体パッケージ１にフリップチップ接合されている。
半導体チップ３としては、例えばＤＲＡＭチップ、ＳＲＡＭチップやフラッシュメモリチップなどのメモリチップを用いることができる。バンプ４としては、例えば金バンプやはんだバンプを用いることができる。
（作用）
コア基板１２よりも金属膜（例えば、無電解めっき膜）との密着性が高い絶縁層２０でコア基板１２の貫通孔１２Ｘの内壁面を覆うようにした。また、その絶縁層２０に貫通孔１２Ｘよりも小径の貫通孔２０Ｘを形成し、その貫通孔２０Ｘの内壁面を覆うように貫通ビア３１を形成するようにした。ここで、絶縁層２０では無電解めっき膜との密着性を低下させる要因となる無機フィラーの含有量がコア基板１２よりも少量になっている。このため、無電解めっき法及び電解めっき法により貫通ビア３１を形成する際に、貫通孔１２Ｘの内壁面に無電解めっき膜を形成する場合に比べて、貫通孔２０Ｘの内壁面に無電解めっき膜を好適に形成することができる。すなわち、貫通孔２０Ｘの内壁面の一部に無電解めっき膜が形成されないといった問題の発生が抑制され、貫通孔２０Ｘの内壁面全面に無電解めっき膜を形成することができる。そして、このような無電解めっき膜を給電層とした電解めっき法により貫通ビア３１が形成されることで、コア基板１２の上下間の電気的な接続信頼性を向上させることができる。
また、コア基板１２よりも無機フィラーの含有量が少なく、且つコア基板１２よりも無機フィラーの粒径が小さい絶縁層２０の貫通孔２０Ｘの内壁面は、コア基板１２の貫通孔１２Ｘの内壁面よりも凹凸が小さくなる。このため、上述したような無電解めっき膜を給電層とした電解めっき法を施した際に、表面粗さの違いによるめっき析出速度の相違に起因して貫通ビア３１内に大きなボイドが発生することを好適に抑制することができる。換言すると、貫通孔２０Ｘ内にボイド等の欠陥のない貫通ビア３１を好適に形成することができる。したがって、コア基板１２の上下間の電気的な接続信頼性を向上させることができる。
（半導体パッケージの製造方法）
次に、上記半導体パッケージ１の製造方法を説明する。
図３（ａ）に示すように、まず、平面視略円形状の支持基板６０を用意する。この支持基板６０は、例えば直径が１２インチの円盤形状の基板である。支持基板６０の材料としては、例えば粘着性を有するフィルムを用いることができる。支持基板６０には、コア部１０（図１（ｂ）参照）が形成される第１領域Ｒ１がアレイ状に設定されている。そして、各第１領域Ｒ１には、図３（ｂ）に示す半導体チップ１１が所定の位置に配置されている。この半導体チップ１１は、例えば以下のようにして製造することができる。
まず、所要の大きさ（例えば、直径が１２インチで、厚さが７５０μｍ）のシリコンウェハに対し、その一方の面側に所要のデバイスプロセスを施して複数のデバイス（例えば、ＣＰＵ等の能動素子）をアレイ状に作り込む。そのデバイスが形成されている側の面に窒化シリコン（ＳｉＮ）やリンガラス（ＰＳＧ）等からなるパッシベーション膜を形成する。続いて、各デバイス上に所要のパターンで形成されたアルミニウムの配線層の一部分（電極パッド）に対応する部分のパッシベーション膜をレーザ等により除去した後、この電極パッド上に、銅のスパッタリングやめっき等によりポスト状の電極パッド１１Ｐを形成する。次に、シリコンウェハを所定の厚さ（例えば、１００〜２００μｍ程度）に研削した後、ダイサー等により各デバイス単位（例えば、１０ｍｍ×１０ｍｍのサイズ）に個片化することで、一方の面（回路形成面１１Ａ）に電極パッド１１Ｐが形成された半導体チップ１１を得ることができる。
ここでは、各デバイス単位に個片化する前に、シリコンウェハ上で半導体チップ１１の良品判定を行い、ダイシング後に良品と判定された半導体チップ１１のみを選別して、その半導体チップ１１を上記支持基板６０（第１領域Ｒ１）上の所定の位置にフェイスダウンで再配置する。
次の工程では、上記支持基板６０上に再配置された半導体チップ１１を封止するようにコア基板１２を形成する（図３（ｂ）参照）。具体的には、半導体チップ１１の第２主面１１Ｂ及び側面を覆うようにコア基板１２を形成する。このコア基板１２は、例えば樹脂モールド成形法により形成することができる。例えばコア基板１２の材料として熱硬化性を有したモールド樹脂を用いる場合には、多数の半導体チップ１１が搭載された支持基板６０を金型内に収容し、金型内に圧力（例えば、５〜１０ＭＰａ）を印加し、流動化したモールド樹脂を導入する。その後、樹脂を例えば１８０℃程度で加熱して硬化させることで、コア基板１２を形成する。上記モールド樹脂を充填する方法としては、トランスファーモールド、コンプレッションモールド法やインジェクションモールド法等の方法を用いることができる。なお、コア基板１２は、液状の樹脂のポッティングにより形成することもできるし、印刷法によりペースト状の樹脂を塗布することにより形成することもできる。
次に、図３（ｃ）に示す工程では、図３（ｂ）に示した支持基板６０をコア基板１２から剥離する。続いて、コア基板１２の所要の箇所に、コア基板１２を厚さ方向に貫通する貫通孔１２Ｘを形成する。この貫通孔１２Ｘは、例えばレーザ加工法、機械ドリル加工法、ルータ加工法やサンドブラスト加工法などにより形成することができる。本例の貫通孔１２Ｘは、レーザ加工法によりコア基板１２の上面１２Ａ側から形成されている。これにより、上記各第１領域Ｒ１には、半導体チップ１１と、貫通孔１２Ｘを有するコア基板１２とを有するコア部１０が形成されることになる。
続いて、図４（ａ）に示す工程では、第１領域Ｒ１が所要数（ここでは、６×４）形成されている第２領域Ｒ２を切り出す。例えば、ダイシングブレードにより、第２領域Ｒ２を画定する切断線（破線参照）に沿ってコア基板１２を切断し、第２領域Ｒ２を切り出す。
次いで、上記切り出した第２領域Ｒ２を、図４（ｂ）に示した多数個取り基板（以下、単に「基板」ともいう。）６１に再配置する。ここで、基板６１は、上記第２領域Ｒ２が再配置される領域である再配置領域Ｒ３がマトリクス状（ここでは、３×４）に形成されている。基板６１の平面形状は矩形状に形成されている。基板６１の大きさは例えば５１０ｍｍ×３４０ｍｍ程度とすることができる。この基板６１は、例えば銅張積層板（Copper Clad Laminated：ＣＣＬ）の所要の箇所に貫通孔６１Ｘを形成することにより上記再配置領域Ｒ３が画定されている。
そして、図５（ａ）に示すように、基板６１の全ての再配置領域Ｒ３に上記第２領域Ｒ２が再配置される。具体的には、図５（ｂ）に示すように、上記貫通孔６１Ｘにより画定された上記基板６１の再配置領域Ｒ３に第２領域Ｒ２が埋め込まれる。すなわち、基板６１は、多数の第２領域Ｒ２が埋め込まれる枠体として機能する。このように全ての再配置領域Ｒ３に第２領域Ｒ２が埋め込まれると、図５（ａ）に示すように、基板６１には、６×４個の第１領域Ｒ１を有する第２領域Ｒ２が３×４個配置されることになる。
なお、以下に示す図６〜図８の製造工程は、第２領域Ｒ２が基板６１（枠体）に支持された状態で実施されるが、説明の便宜上、図６〜図８においては、一つの第１領域Ｒ１の構造を示している。
次に、図６（ａ）に示す工程では、キャリア７０に第１絶縁層２１及び第２絶縁層２２となるシート状の絶縁層７１が接着された構造体７２と、キャリア７３に第１絶縁層２１及び第３絶縁層２３となるシート状の絶縁層７４が接着された構造体７５とを用意する。絶縁層７１，７４の材料としては、コア基板１２よりも無機フィラーの含有量が少ない樹脂材を用いることができる。絶縁層７１，７４は、Ｂ−ステージ状態（半硬化状態）のものが使用される。これら絶縁層７１，７４の厚さは、例えば３５〜７０μｍ程度とすることができる。また、絶縁層７１，７４をそれぞれ搬送するためのキャリア７０，７３としては、例えば銅箔を用いることができる。このキャリア７０，７３の厚さは、例えば５０〜７０μｍ程度とすることができる。
また、図６（ａ）に示す工程では、コア基板１２の上面１２Ａ側に上記構造体７２を配置し、コア基板１２の下面１２Ｂ側に上記構造体７５を配置する。このとき、構造体７２は、絶縁層７１が半導体チップ１１の電極パッド１１Ｐと対向するように絶縁層７１を下側に向けた状態で配置される。また、構造体７５は、絶縁層７４がコア基板１２の下面１２Ｂと対向するように絶縁層７４を上側に向けた状態で配置される。そして、コア部１０及び構造体７２，７５を両面側から真空雰囲気で１９０〜２５０℃程度の温度で加熱・加圧する。これにより、絶縁層７１，７４が貫通孔１２Ｘ内に充填されるとともに、絶縁層７１中に電極パッド１１Ｐが圧入される。また、これら絶縁層７１，７４が硬化して、図６（ｂ）に示すように、貫通孔１２Ｘ内に充填された第１絶縁層２１が形成され、コア基板１２の上面１２Ａと半導体チップ１１の回路形成面１１Ａと電極パッド１１Ｐと第１絶縁層２１の上面を覆う第２絶縁層２２が形成される。また、コア基板１２の下面１２Ｂと第１絶縁層２１の下面を覆う第３絶縁層２３が形成される。さらに、上記絶縁層７１，７４の硬化に伴って、第１〜第３絶縁層２１〜２３（つまり、絶縁層２０）が半導体チップ１１及びコア基板１２に接着される。
続いて、図６（ｂ）に示す工程では、図６（ａ）に示したキャリア７０，７３（銅箔）を絶縁層２０に対して選択的に除去する。例えば塩化第二鉄水溶液、塩化第二銅水溶液又は過硫酸アンモニウム水溶液などを用いたウェットエッチングにより、絶縁層２０に対してキャリア７０，７３を選択的に除去することができる。
次に、図６（ｃ）に示す工程では、絶縁層２０の所要の箇所に、絶縁層２０を厚さ方向に貫通する貫通孔２０Ｘを形成する。この貫通孔２０Ｘは、例えばレーザ加工法、機械ドリル加工法などにより形成することができる。本例の貫通孔２０Ｘは、レーザ加工法により第２絶縁層２２の上面２２Ａ側から形成されている。なお、本工程では、コア基板１２の貫通孔１２Ｘの内壁面が絶縁層２０から露出されないように貫通孔２０Ｘが形成される。
また、図６（ｃ）に示す工程では、半導体チップ１１の回路形成面１１Ａに形成された電極パッド１１Ｐの上面が露出されるように、第２絶縁層２２の所要の箇所にビアホールＶＨ１を形成する。このビアホールＶＨ１は、例えばＣＯ２レーザやＵＶ−ＹＡＧレーザ等によるレーザ加工法によって形成することができる。続いて、ビアホールＶＨ１内の樹脂スミアをデスミア処理により除去する。このデスミア処理は、例えば過マンガン酸塩法などを用いて行うことができる。
次に、図７（ａ）に示す工程では、貫通孔２０Ｘの内壁面及びビアホールＶＨ１の内壁面を含む絶縁層２０の表面全面を覆うようにシード層７６を形成する。このシード層７６は、例えば無電解めっき法により形成することができる。また、シード層７６の材料としては、例えば銅又は銅合金を用いることができる。
このとき、絶縁層２０ではシード層７６（例えば無電解銅めっき膜）との密着性を低下させる要因となる無機フィラーの含有量が比較的少量であるため、絶縁層２０に対してシード層７６が良好に密着される。具体的には、絶縁層２０では無機フィラーの含有量がコア基板１２における無機フィラーの含有量よりも少量になっている。このため、絶縁層２０とシード層７６との密着強度は、コア基板１２にシード層７６を形成した場合のコア基板１２とシード層７６との密着強度よりも高くなる。したがって、コア基板１２の貫通孔１２Ｘの内壁面にシード層を形成する場合と比べて、絶縁層２０の貫通孔２０Ｘの内壁面にはシード層７６が良好に密着される。さらに、貫通孔２０Ｘの内壁面の一部にシード層７６が形成されないといった問題の発生が抑制され、絶縁層２０の貫通孔２０Ｘの内壁面全面にシード層７６が形成される。
続いて、図７（ｂ）に示す工程では、第１配線層３２及び第２配線層３３（図１（ｂ）参照）のパターンに対応した開口部７７Ｘを有するレジスト層７７をシード層７６上に形成する。レジスト層７７としては、例えばドライフィルムレジスト（ＤＦＲ）を用いることができる。また、上記開口部７７Ｘを有するレジスト層７７は、例えばフォトリソグラフィ法により形成することができる。
次いで、シード層７６を給電層とする電解めっき法により、図７（ｃ）に示すように、配線層３０を形成する。具体的には、シード層７６を給電層とする電解めっき法により、ビアホールＶＨ１を含むレジスト層７７の開口部７７Ｘに銅などの金属めっき層を充填して第１配線層３２及び第２配線層３３を形成するとともに、貫通孔２０Ｘ内にめっきスルーホールビアである貫通ビア３１を形成する。
次に、図７（ｃ）に示す工程では、図７（ｂ）に示したレジスト層７７を除去した後に、不要なシード層７６をエッチングにより除去する。以上の図７（ａ）〜図７（ｃ）に示した工程によって、絶縁層２０（第１〜第３絶縁層２１〜２３）上に配線層３０（貫通ビア３１、第１配線層３２及び第２配線層３３）が形成される。すなわち、配線層３０はセミアディティブ法によって形成される。なお、配線層３０は、セミアディティブ法に限らず、例えばサブトラクティブ法等の各種の配線形成方法によって形成することもできる。
続いて、図８（ａ）に示す工程では、第１配線層３２を覆うように第２絶縁層２２上にソルダレジスト層４１を形成した後、フォトリソグラフィ法によりソルダレジスト層４１を露光・現像して開口部４１Ｘを形成する。これにより、ソルダレジスト層４１の開口部４１Ｘから配線パターン３２Ｂの一部が接続パッド３２Ｐとして露出される。また、第２配線層３３を覆うように第３絶縁層２３の下にソルダレジスト層４２を形成した後、フォトリソグラフィ法によりソルダレジスト層４２を露光・現像して開口部４２Ｘを形成する。これにより、ソルダレジスト層４２の開口部４２Ｘから第２配線層３３の一部が外部接続用パッド３３Ｐとして露出される。なお、必要に応じて、接続パッド３２Ｐ及び外部接続用パッド３３Ｐ上に、例えばＮｉ層とＡｕ層をこの順番で積層した金属層を形成するようにしてもよい。この金属層は、例えば無電解めっき法により形成することができる。
次に、図８（ｂ）に示す工程では、外部接続用パッド３３Ｐ上に、外部接続端子５０を形成する。例えば外部接続用パッド３３Ｐ上に、適宜フラックスを塗布した後、外部接続端子５０（ここでは、はんだボール）を搭載し、２４０〜２６０℃程度の温度でリフローして固定する。その後、表面を洗浄してフラックスを除去する。
以上の製造工程により、半導体パッケージ１に相当する構造体を各第１領域Ｒ１（図３参照）上に製造することができる。
（半導体装置の製造方法）
次に、上記半導体装置２の製造方法について説明する。
まず、図８（ｂ）に示すように、半導体パッケージ１の接続パッド３２Ｐにはんだ５１を形成する。このはんだ５１は、例えばはんだペーストの塗布やはんだボールの搭載により形成することができる。続いて、図８（ｃ）に示す工程では、バンプ４を形成した半導体チップ３を、接続パッド３２Ｐ上に位置決めし、はんだ５１とバンプ４を溶融させ、半導体チップ３と接続パッド３２Ｐとを電気的に接続する（フリップチップ接合）。
その後、個々の半導体装置２に対応する領域（第１領域Ｒ１）で切断することにより、図２に示した半導体装置２を多数個得ることができる。なお、各第１領域Ｒ１に半導体パッケージ１に相当する構造体が製造されたときに、個々の半導体パッケージ１に対応する領域で切断して、図１に示した半導体パッケージ１を得るようにしてもよい。この場合には、個片化された半導体パッケージ１の接続パッド３２Ｐ上にはんだ５１を形成し、その後、半導体パッケージ１に半導体チップ３をフリップチップ接合する。
以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）コア基板１２よりも金属膜（例えば、無電解めっき膜）との密着性が高い絶縁層２０でコア基板１２の貫通孔１２Ｘの内壁面を覆うようにした。また、その絶縁層２０に貫通孔１２Ｘよりも小径の貫通孔２０Ｘを形成し、その貫通孔２０Ｘの内壁面を覆うように貫通ビア３１を形成するようにした。ここで、絶縁層２０では無電解めっき膜との密着性を低下させる要因となる無機フィラーの含有量がコア基板１２よりも少量になっており、その無機フィラーの粒径もコア基板１２よりも小さくなっている。これにより、無電解めっき法及び電解めっき法で貫通ビア３１を形成した場合に、ボイド等の欠陥のない高品質な貫通ビア３１を好適に形成することができる。このため、コア基板１２の上下間の電気的な接続信頼性を向上させることができる。
（２）ところで、例えばコア基板１２としてシリコン基板を用いた場合に、コア基板１２の貫通孔１２Ｘ内に貫通ビアを形成する方法としては、コア基板１２の下面１２Ｂに金属板を接着し、その金属板を給電層とした電解めっき法により貫通孔１２Ｘ内に金属めっき層を析出成長させ、貫通孔１２Ｘを金属めっき層で充填させる方法が知られている。しかし、この方法では、コア基板１２の下面１２Ｂに接着した金属板からめっきが成長するため、貫通孔１２Ｘの内壁面と金属めっき層との間には化学的密着がない。
これに対し、本実施形態では、貫通孔２０Ｘの内壁面に無電解めっき膜（シード層７６）を形成した後に、そのシード層７６を給電層とする電解めっき法により、貫通孔２０Ｘ内に貫通ビア３１を形成することができる。このため、貫通ビア３１を貫通孔２０Ｘの内壁面に化学的に密着させることができる。これにより、貫通孔２０Ｘ内から貫通ビア３１が抜けることが好適に抑制されるため、コア基板１２の上下間の電気的な接続信頼性を向上させることができる。
（３）また、上述したコア基板１２としてシリコン基板を用いた場合の方法では、電解めっき後に、化学機械研磨（ＣＭＰ）などにより不要な金属めっき層を除去する必要がある。これに対し、本実施形態では、貫通孔２０Ｘの内壁面に無電解めっき膜（シード層７６）を形成した後に、そのシード層７６を給電層とする電解めっき法により、貫通孔２０Ｘ内に貫通ビア３１を形成することができるため、ＣＭＰなどの処理が不要となる。
（４）さらに、貫通孔２０Ｘの内壁面に形成されたシード層７６を給電層とすることができるため、コア基板１２の下面１２Ｂに形成した金属板から金属めっき層を析出成長させる場合よりも短時間で貫通ビア３１を形成することができる。
（５）ところで、コア基板１２の上面１２Ａ上に形成される第２絶縁層２２には、半導体チップ１１の電極パッド１１Ｐの上面を露出するためのビアホールＶＨ１が形成される。このため、第２絶縁層２２は、電極パッド１１Ｐの損傷を抑制するために薄く形成される場合がある。詳述すると、ビアホールＶＨ１をレーザ加工法により形成する場合には、レーザの出力を高く設定すると、そのレーザによって電極パッド１１Ｐが損傷する。このため、レーザの出力を低く設定しても上記ビアホールＶＨ１が形成可能なように、コア基板１２の上面１２Ａ上に形成される第２絶縁層２２が薄く形成される場合がある。このとき、断面視において、コア基板１２の上面１２Ａと貫通孔１２Ｘの内壁面とがなす角度が９０度に近いと、絶縁層２０の貫通孔２０Ｘをレーザ加工法により形成した場合に、その絶縁層２０からコア基板１２の貫通孔１２Ｘの開口端が露出しやすくなるという問題がある。
これに対し、本実施形態では、コア基板１２の貫通孔１２Ｘを、半導体チップ１１の電極パッド１１Ｐ側のコア基板１２の上面１２Ａからコア基板１２の厚さ方向の中央部に向かうに連れて径が小さくなるテーパ状に形成するようにした。これにより、レーザ加工法により第２絶縁層２２の上面２２Ａ側から絶縁層２０の貫通孔２０Ｘを形成する場合であっても、その貫通孔２０Ｘの内壁面が貫通孔１２Ｘの内壁面に沿って形成されるため、絶縁層２０からコア基板１２の貫通孔１２Ｘの開口端が露出されることを好適に抑制することができる。
（他の実施形態）
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記実施形態では、絶縁層２０の貫通孔２０Ｘ内にめっきスルーホールビアである貫通ビア３１を形成するようにした。これに限らず、例えば図９（ｄ）に示すように、絶縁層２０の貫通孔２０Ｘ内に充填された貫通ビア３１Ａを形成するようにしてもよい。この場合の半導体パッケージ１Ａは以下のように製造することができる。
まず、図９（ａ）に示す工程では、先の図３（ａ）〜図７（ｂ）に示した工程と同様の製造工程により、図７（ｂ）に示した構造体と同様の構造体を形成する。続いて、シード層７６を給電層とする電解めっき法により、図９（ｂ）に示すように、貫通孔２０Ｘに銅などの金属めっき層を充填して貫通ビア３１Ａを形成するとともに、ビアホールＶＨ１を含むレジスト層７７の開口部７７Ｘに銅などの金属めっき層を充填して第１配線層３２及び第２配線層３３を形成する。このとき、貫通ビア３１Ａの一方の端面（ここでは、上端面）は第１配線層３２の配線パターン３２Ｂに電気的に接続され、貫通ビア３１Ａの他方の端面（ここでは、下端面）は第２配線層３３に電気的に接続されている。
次いで、図９（ｃ）に示す工程では、第１配線層３２の配線パターン３２Ｂの一部を接続パッド３２Ｐとして露出させる開口部４１Ｘを有するソルダレジスト層４１を第２絶縁層２２の上面２２Ａ上に形成する。また、第２配線層３３の一部を外部接続用パッド３３Ｐとして露出させる開口部４２Ｘを有するソルダレジスト層４２を第３絶縁層２３の下面２３Ｂ上に形成する。その後、図９（ｄ）に示すように、外部接続用パッド３３Ｐ上に外部接続端子５０を形成することにより、半導体パッケージ１Ａを製造することができる。
・上記実施形態では、コア基板１２の上面１２Ａを被覆する第２絶縁層２２と、コア基板１２の下面１２Ｂを被覆する第３絶縁層２３とを同じ材料で構成するようにした。これに限らず、例えば図１０（ｃ）に示すように、コア基板１２の上面１２Ａを被覆する第２絶縁層２２と、コア基板１２の下面１２Ｂを被覆する第３絶縁層２４とを異なる材料で構成するようにしてもよい。例えば図１０（ｃ）に示した半導体パッケージ１Ｂでは、第２絶縁層２２が補強材の入っていない絶縁層である一方で、第３絶縁層２４が補強材入りの絶縁層である。この第３絶縁層２４は、その他の第２絶縁層２２よりも機械的強度（剛性や硬度等）が高い絶縁層である。このような第３絶縁層２４の材料としては、ガラス、アラミド、ＬＣＰ（Liquid Crystal Polymer）繊維の織布や不織布に、エポキシ系やポリイミド系の熱硬化性樹脂を含浸させた補強材入りの絶縁性樹脂を用いることができる。また、第３絶縁層２４の材料としては、当該第３絶縁層２４の熱膨張係数が上記第２絶縁層２２の熱膨張係数よりも半導体チップ１１の熱膨張係数に近づくように調整された絶縁性樹脂であることが好ましい。換言すると、第３絶縁層２４の材料としては、当該第３絶縁層２４の熱膨張係数が第２絶縁層２２の熱膨張係数よりも低くなるように調整された絶縁性樹脂であることが好ましい。例えば、第３絶縁層２４の熱膨張係数は１８〜３０ｐｐｍ／℃程度に設定されている。なお、第３絶縁層２４中の樹脂部分の材料としては、上記コア基板１２よりも無機フィラーの含有量が少ない樹脂材を用いることができる。
ここで、第３絶縁層２４の厚さは、例えば７０〜１００μｍ程度とすることができる。すなわち、第３絶縁層２４は、第３絶縁層２４として補強材の入っていない絶縁性樹脂を用いた場合の厚さよりも厚く形成されている。このとき、外部接続端子５０側は外部接続用パッド３３Ｐのピッチを接続パッド３２Ｐよりも広くできる等、他の半導体チップ３（図２参照）が搭載される側（ここでは、接続パッド３２Ｐ側）と比べてデザインルールが緩いため、第３絶縁層２４を容易に厚く形成することができる。すなわち、仮に他の半導体チップ３が搭載される側に形成される第２絶縁層２２を厚く形成すると、第２絶縁層２２に形成されるビアホールＶＨ１が深くなり、且つ、開口端における径（ソルダレジスト４１側の径）も大きくなるため、接続パッド３２Ｐの狭ピッチ化に対応することができなくなる。
このように、半導体パッケージ１Ｂでは、コア基板１２の両面に形成される絶縁層の一部を補強材入りの絶縁層（第３絶縁層２４）としたため、その第３絶縁層２４の剛性を高めることができ、半導体パッケージ１Ｂの反りを効果的に抑制することができる。特に、コア基板１２の下面１２Ｂ側に形成される第３絶縁層２４を補強材入りの絶縁層としたため、コア基板１２においてその上面１２Ａ側に偏って半導体チップ１１が埋め込まれていたとしても、上記補強材入りの第３絶縁層２４によって半導体パッケージ１Ｂ全体に生じる反りを効果的に抑制することができる。
次に、上記半導体パッケージ１Ｂの製造方法について説明する。
まず、図１０（ａ）に示す工程では、先の図３（ａ）〜図５（ｂ）に示した工程と同様の製造工程により、半導体チップ１１と、その半導体チップ１１が埋め込まれたコア基板１２とを有するコア部１０を形成する。続いて、キャリア７０にシート状の絶縁層７１が接着された構造体７２と、キャリア７３にシート状の絶縁層７８が接着された構造体７９とを用意する。絶縁層７８の材料としては、例えばガラス、アラミド、ＬＣＰ繊維の織布や不織布等の補強材に未硬化の熱硬化性樹脂を含浸させた樹脂材を用いることができる。絶縁層７８は、Ｂ−ステージ状態のものが使用される。絶縁層７１の厚さは、例えば３５〜７０μｍ程度とすることができ、絶縁層７８の厚さは、例えば７５〜１０５μｍ程度とすることができる。
また、図１０（ａ）に示す工程では、コア基板１２の上面１２Ａ側に上記構造体７２を配置し、コア基板１２の下面１２Ｂ側に上記構造体７９を配置する。このとき、構造体７２は、絶縁層７１が半導体チップ１１の電極パッド１１Ｐと対向するように絶縁層７１を下側に向けた状態で配置される。また、構造体７９は、絶縁層７８がコア基板１２の下面１２Ｂと対向するように絶縁層７８を上側に向けた状態で配置される。そして、コア部１０及び構造体７２，７９を両面側から真空雰囲気で１９０〜２５０℃程度の温度で加熱・加圧する。これにより、絶縁層７１，７８が貫通孔１２Ｘ内に充填されるとともに、絶縁層７１中に電極パッド１１Ｐが圧入される。このとき、絶縁層７８中の樹脂部分（未硬化の熱硬化性樹脂）が貫通孔１２Ｘ内に充填される。また、上記絶縁層７１，７８が硬化して、図１０（ｂ）に示すように、貫通孔１２Ｘ内に充填された第１絶縁層２１Ａが形成され、コア基板１２の上面１２Ａと半導体チップ１１の回路形成面１１Ａと電極パッド１１Ｐと第１絶縁層２１Ａの上面を覆う第２絶縁層２２が形成される。また、コア基板１２の下面１２Ｂと第１絶縁層２１Ａの下面を覆う第３絶縁層２４が形成される。さらに、上記絶縁層７１，７８の硬化に伴って、第１〜第３絶縁層２１Ａ，２２，２４（つまり、絶縁層２０）が半導体チップ１１及びコア基板１２に接着される。その後、キャリア７０，７３をウェットエッチングにより除去する。
次に、図１０（ｃ）に示す工程では、絶縁層２０の所要の箇所に、絶縁層２０を厚さ方向に貫通する貫通孔２０Ｘを形成する。この貫通孔２０Ｘは、例えばレーザ加工法、機械ドリル加工法などにより形成することができる。本工程では、コア基板１２の貫通孔１２Ｘの内壁面が絶縁層２０から露出されないように貫通孔２０Ｘが形成される。その後、図６（ｃ）〜図８（ａ）に示した工程と同様の製造工程により、上記貫通孔２０Ｘ内に形成される貫通ビア３１と、第２絶縁層２２上に積層される第１配線層３２と、第３絶縁層２４の下に形成される第２配線層３３とからなる配線層３０を形成し、ソルダレジスト層４１，４２を形成する。そして、外部接続用パッド３３Ｐ上に外部接続端子５０を形成することにより、半導体パッケージ１Ｂを製造することができる。
・図１０に示した変形例では、補強材入りの第３絶縁層２４を他の第２絶縁層２２よりも厚く形成するようにした。これに限らず、補強材の入っていない第２絶縁層２２及び第３絶縁層２３の厚さを異なる厚さに設定するようにしてもよい。例えばコア基板１２の下面１２Ｂ側に形成された第３絶縁層２３の厚さを、コア基板１２の上面１２Ａ側に形成された第２絶縁層２２の厚さよりも厚くしてもよい。このように第２及び第３絶縁層２２，２３の厚さを設定することにより、コア基板１２においてその上面１２Ａ側に偏って半導体チップ１１が埋め込まれた場合であっても、半導体パッケージ１全体に生じる反りを効果的に抑制することができる。
・図１０に示した変形例では、補強材入りの第３絶縁層２４を他の第２絶縁層２２よりも厚く形成するようにした。これに限らず、例えば図１１や図１２に示した製造方法で製造される半導体パッケージ１Ｃ，１Ｄのように、補強材入りの絶縁層２６，２７をコア基板１２の上面１２Ａ側に形成される第２絶縁層２２と同等の厚さで形成するようにしてもよい。
次に、半導体パッケージ１Ｃの製造方法について説明する。
まず、図１１（ａ）に示す工程では、先の図３（ａ）〜図５（ｂ）に示した工程と同様の製造工程により、半導体チップ１１と、その半導体チップ１１が埋め込まれたコア基板１２とを有するコア部１０を形成する。続いて、キャリア７０にシート状の絶縁層７１が接着された構造体７２と、キャリア７３にシート状の絶縁層８０とシート状の絶縁層８１とが順に積層された構造体８２（つまり、キャリア７３に２層構造の絶縁層が接着された構造体）とを用意する。絶縁層７１，８１の材料としては、コア基板１２よりも無機フィラーの含有量が少ない樹脂材を用いることができる。絶縁層８０の材料としては、例えばガラス、アラミド、ＬＣＰ繊維の織布や不織布等の補強材に未硬化の熱硬化性樹脂を含浸させた樹脂材を用いることができる。絶縁層７１，８０，８１は、Ｂ−ステージ状態のものが使用される。絶縁層７１の厚さは、例えば３５〜７０μｍ程度とすることができ、絶縁層８０の厚さは、例えば３５〜７０μｍ程度とすることができる。また、絶縁層８１の厚さは、絶縁層７１，８１よりも薄く形成することができる。具体的には、絶縁層８１の厚さは、例えば５〜１０μｍ程度とすることができる。
また、図１１（ａ）に示す工程では、コア基板１２の上面１２Ａ側に上記構造体７２を配置し、コア基板１２の下面１２Ｂ側に上記構造体８２を配置する。このとき、構造体７２は、絶縁層７１が半導体チップ１１の電極パッド１１Ｐと対向するように絶縁層７１を下側に向けた状態で配置される。また、構造体８２は、絶縁層８１がコア基板１２の下面１２Ｂと対向するように絶縁層８１を上側に向けた状態で配置される。そして、コア部１０及び構造体７２，８２を両面側から真空雰囲気で１９０〜２５０℃程度の温度で加熱・加圧する。これにより、絶縁層７１，８１が貫通孔１２Ｘ内に充填されるとともに、絶縁層７１中に電極パッド１１Ｐが圧入される。また、上記絶縁層７１，８０，８１が硬化して、図１１（ｂ）に示すように、貫通孔１２Ｘ内に充填された第１絶縁層２１が形成され、コア基板１２の上面１２Ａと半導体チップ１１の回路形成面１１Ａと電極パッド１１Ｐと第１絶縁層２１の上面を覆う第２絶縁層２２が形成される。また、コア基板１２の下面１２Ｂ側には、その下面１２Ｂと第１絶縁層２１の下面を覆う絶縁層２５と、その絶縁層２５を覆う補強材入りの絶縁層２６とが形成される。さらに、上記絶縁層７１，８０，８１の硬化に伴って、絶縁層２１，２２，２５，２６（つまり、絶縁層２０）が半導体チップ１１及びコア基板１２に接着される。その後、キャリア７０，７３をウェットエッチングにより除去する。
このように、コア基板１２の下面１２Ｂに熱圧着する絶縁層を、補強材の入っていない薄い絶縁層２５と補強材入りの絶縁層２６との２層構造とすることにより、第２絶縁層２２と同等の厚さである補強材入りの絶縁層２６をコア基板１２の下面１２Ｂ側に形成することができる。
次に、図１１（ｃ）に示す工程では、絶縁層２０の所要の箇所に、絶縁層２０を厚さ方向に貫通する貫通孔２０Ｘを形成する。その後、図６（ｃ）〜図８（ａ）に示した工程と同様の製造工程により、上記貫通孔２０Ｘ内に形成される貫通ビア３１と、第２絶縁層２２上に積層される第１配線層３２と、絶縁層２６上に積層される第２配線層３３とからなる配線層３０を形成し、ソルダレジスト層４１，４２を形成する。そして、外部接続用パッド３３Ｐ上に外部接続端子５０を形成することにより、半導体パッケージ１Ｃを製造することができる。
次に、半導体パッケージ１Ｄの製造方法について説明する。
まず、図１２（ａ）に示す工程では、先の図３（ａ）〜図５（ｂ）に示した工程と同様の製造工程により、半導体チップ１１と、その半導体チップ１１が埋め込まれたコア基板１２とを有するコア部１０を形成する。続いて、キャリア７３にシート状の絶縁層２７が接着された構造体８３を用意する。絶縁層２７の材料としては、例えばガラス、アラミド、ＬＣＰ繊維の織布や不織布等の補強材に未硬化の熱硬化性樹脂を含浸させた樹脂材を用いることができる。絶縁層２７は、Ｂ−ステージ状態のものが使用される。絶縁層２７の厚さは、例えば３０〜６５μｍ程度とすることができる。次いで、コア基板１２の下面１２Ｂ側に、絶縁層２７がコア基板１２の下面１２Ｂと対向するように絶縁層２７を上側に向けた状態で上記構造体８３を配置する。そして、コア基板１２の下面１２Ｂにシート状の構造体８３を熱圧着によりラミネートする。その後、絶縁層２７を１５０℃程度の温度雰囲気でキュアを行うことにより硬化させる。この絶縁層２７の硬化に伴って、補強材入りの絶縁層２７がコア基板１２の下面１２Ｂに接着される。
また、図１２（ａ）に示す工程では、キャリア７０にシート状の絶縁層７１が接着された構造体７２を用意する。続いて、コア基板１２の上面１２Ａ側に、絶縁層７１が半導体チップ１１の電極パッド１１Ｐと対向するように絶縁層７１を下側に向けた状態で上記構造体７２を配置する。そして、構造体８３の接着されたコア部１０と構造体７２を両面側から真空雰囲気で１９０〜２５０℃程度の温度で加熱・加圧する。これにより、絶縁層７１が貫通孔１２Ｘ内に充填されるとともに、絶縁層７１中に電極パッド１１Ｐが圧入される。また、絶縁層７１が硬化して、図１２（ｂ）に示すように、貫通孔１２Ｘ内に充填された第１絶縁層２１が形成され、コア基板１２の上面１２Ａと半導体チップ１１の回路形成面１１Ａと電極パッド１１Ｐと第１絶縁層２１の上面を覆う第２絶縁層２２が形成される。さらに、上記絶縁層７１の硬化に伴って、絶縁層２１，２２が半導体チップ１１及びコア基板１２に接着される。その後、キャリア７０，７３をウェットエッチングにより除去する。
このように、コア基板１２の下面１２Ｂに形成した補強材入りの絶縁層２７を硬化させた後に、コア基板１２の上面１２Ａ側から補強材の入っていない絶縁層７１により貫通孔１２Ｘを充填することで、第２絶縁層２２と同等の厚さである補強材入りの絶縁層２７をコア基板１２の下面１２Ｂ側に形成することができる。
次に、図１２（ｃ）に示す工程では、絶縁層２０の所要の箇所に、絶縁層２０を厚さ方向に貫通する貫通孔２０Ｘを形成する。その後、図６（ｃ）〜図８（ａ）に示した工程と同様の製造工程により、上記貫通孔２０Ｘ内に形成される貫通ビア３１と、第２絶縁層２２上に積層される第１配線層３２と、絶縁層２７上に積層される第２配線層３３とからなる配線層３０を形成し、ソルダレジスト層４１，４２を形成する。そして、外部接続用パッド３３Ｐ上に外部接続端子５０を形成することにより、半導体パッケージ１Ｄを製造することができる。
・図１３（ｃ）に示されるように、コア基板１２の上面１２Ａ側に形成された第１配線層３２上にｎ層（ｎは１以上の整数、図１３（ｃ）では１層）の層間絶縁層８４と配線層８５とを形成するようにしてもよい。これら層間絶縁層８４及び配線層８５は、例えばビルドアップ工法により形成することができる。詳述すると、図１３（ａ）に示す工程では、先の図９（ａ）及び図９（ｂ）に示した工程と同様の製造工程により、第２絶縁層２２の上面２２Ａ上に第１配線層３２を形成し、第３絶縁層２３の下面２３Ｂ上に第２配線層３３を形成し、貫通孔２０Ｘに充填され、第１配線層３２と第２配線層３３とを電気的に接続する貫通ビア３１を形成する。続いて、第２絶縁層２２の上面２２Ａ上に、第１配線層３２を覆うように層間絶縁層８４を形成する。この層間絶縁層８４は、例えば第２絶縁層２２の上面２２Ａに樹脂フィルムをラミネートした後に、樹脂フィルムを押圧しながら１３０〜１５０℃程度の温度で熱処理して硬化させることにより形成することができる。なお、層間絶縁層８４の材料としては、第２絶縁層２２と同様の材料を用いることができる。すなわち、層間絶縁層８４の材料としては、例えばビルドアップ樹脂を用いることができる。次いで、第１配線層３２の配線パターン３２Ｂの上面が露出されるように、層間絶縁層８４の所定箇所にビアホールＶＨ２を形成する。このビアホールＶＨ２は、例えばＣＯ２レーザやＵＶ−ＹＡＧレーザ等によるレーザ加工法によって形成することができる。なお、層間絶縁層８４が感光性樹脂を用いて形成されている場合には、例えばフォトリソグラフィ法により所要のビアホールＶＨ２を形成するようにしてもよい。
その後、ビアホールＶＨ２をレーザ加工法によって形成した場合には、デスミア処理によりビアホールＶＨ２内の樹脂スミアを除去する。
次に、図１３（ｂ）に示す工程では、ビアホールＶＨ２にビア導体を充填してビア配線８５Ａを形成するとともに、そのビア配線８５Ａを介して第１配線層３２に電気的に接続された配線パターン８５Ｂを層間絶縁層８４上に形成する。これらビア配線８５Ａ及び配線パターン８５Ｂからなる配線層８５は、例えばセミアディティブ法やサブトラクティブ法などの各種の配線形成方法を用いて形成することができる。
続いて、図１３（ｃ）に示す工程では、第１配線層３２上に積層されたｎ層の配線層のうち最外層の配線層（ここでは、配線層８５）の配線パターン８５Ｂの一部を接続パッド８５Ｐとして露出させる開口部４１Ｘを有するソルダレジスト層４１Ａを層間絶縁層８４上に形成する。また、第２配線層３３の一部を外部接続用パッド３３Ｐとして露出させる開口部４２Ｘを有するソルダレジスト層４２を第３絶縁層２３の下面２３Ｂ上に形成する。その後、外部接続用パッド３３Ｐ上に外部接続端子５０を形成することにより、半導体パッケージ１Ｅを製造することができる。
なお、ｎ層の層間絶縁層のうち１又は複数の層間絶縁層を補強材入りの絶縁層としてもよい。また、上記変形例では、貫通孔２０Ｘ内を充填する貫通ビア３１Ａを形成するようにしたが、貫通孔２０Ｘ内にめっきスルーホールビアである貫通ビア３１を形成するようにしてもよい。
・同様に、コア基板１２の下面１２Ｂ側に形成された第２配線層３３上にｍ層（ｍは１以上の整数）の層間絶縁層と配線層とを形成するようにしてもよい。このとき、ｍ層の層間絶縁層のうち１又は複数の層間絶縁層を補強材入りの絶縁層としてもよい。
・上記実施形態では、貫通孔１２Ｘ，２０Ｘを断面視略逆台形状に形成するようにしたが、貫通孔１２Ｘ，２０Ｘの断面形状は特に限定されない。例えば図１４（ａ）に示すように、貫通孔１２Ｘ，２０Ｘの断面形状を、それら貫通孔１２Ｘ，２０Ｘの厚さ方向の中途部が最狭部Ａ１（内径が最も狭くなる部分）となる鼓状に形成するようにしてもよい。具体的には、貫通孔１２Ｘの断面形状は、コア基板１２の厚さ方向の中途位置から両開口端に向かうに連れて開口径が大きくなる鼓形状に形成されている。また、貫通孔２０Ｘの断面形状は、絶縁層２０の厚さ方向の中途位置から両開口端に向かうに連れて開口径が大きくなる鼓形状に形成されている。このように貫通孔２０Ｘを断面視略鼓状に形成すると、貫通孔２０Ｘを充填する貫通ビア３１Ａを形成する際に、貫通孔２０Ｘ内にボイド等の欠陥のない金属めっき層を好適に形成することができる。詳述すると、電解めっき法により貫通孔２０Ｘ内に金属めっき層を充填する際に、貫通孔２０Ｘが断面視略鼓状に形成されていると、貫通孔２０Ｘを厚さ方向の中途部（最狭部Ａ１）から閉塞させることができる。さらに、その閉塞された部分から上方側及び下方側に向かって金属めっき層が充填されるため、貫通孔２０Ｘ内にボイド等の欠陥のない金属めっき層（つまり、貫通ビア３１Ａ）を形成することができる。この結果、貫通ビア３１Ａを介して電気的に接続される第１配線層３２と第２配線層３３との間の電気的な接続信頼性を向上させることができる。なお、このような形状の貫通孔１２Ｘ，２０Ｘは、例えば図１５に示した製造方法により形成することができる。
まず、図１５（ａ）に示した工程では、半導体チップ１１が埋め込まれたコア基板１２の下面１２Ｂに金属板８６を接着した状態で、レーザ加工法によりコア基板１２の上面１２Ａ側から貫通孔１２Ｘを形成する。このとき、コア基板１２の上面１２Ａ側からのレーザが金属板８６で反射し、その反射したレーザによって下面１２Ｂ側のコア基板１２が除去される。これにより、コア基板１２の厚さ方向の中途部に最狭部が形成される断面視略鼓状の貫通孔１２Ｘを形成することができる。なお、レーザ加工法により、コア基板１２の上下両面側から貫通孔１２Ｘを形成した場合にも、断面視略鼓状の貫通孔１２Ｘを形成することができる。
次に、図１５（ｂ）に示した工程では、図１５（ａ）に示した金属板８６をウェットエッチング等により除去する。続いて、図６（ａ）及び図６（ｂ）に示した工程と同様の製造工程により、貫通孔１２Ｘの内壁面を含むコア部１０の表面全面を覆う絶縁層２０を形成する。
続いて、図１５（ｃ）に示した工程では、第３絶縁層２３の下面２３Ｂに金属板８７を接着した状態で、レーザ加工法により第２絶縁層２２の上面２２Ａ側から貫通孔２０Ｘを形成する。このとき、第２絶縁層２２の上面２２Ａ側からのレーザが金属板８７で反射し、その反射したレーザによって第３絶縁層２３の下面２３Ｂ側の絶縁層２０が除去される。これにより、絶縁層２０の厚さ方向の中途部に最狭部Ａ１が形成される断面視略鼓状の貫通孔２０Ｘを形成することができる。なお、このように形成された貫通孔２０Ｘは、図１４（ａ）に示すように、第２絶縁層２２の上面２２Ａ側の開口端の直径Φ１が第３絶縁層２３の下面２３Ｂ側の開口端の直径Φ２よりも大きくなる。
・あるいは、図１４（ｂ）に示すように、貫通孔１２Ｘ，２０Ｘを断面視略矩形状（ストレート形状）に形成するようにしてもよい。
・上記実施形態では、貫通孔１２Ｘの断面形状と貫通孔２０Ｘの断面形状とを同様な形状にした。すなわち、貫通孔１２Ｘを断面視略逆台形状に形成し、貫通孔２０Ｘを断面視略逆台形状に形成するようにした。これに限らず、貫通孔１２Ｘの断面形状と貫通孔２０Ｘの断面形状とを異なる形状にしてもよい。例えば図１４（ｃ）に示すように、貫通孔１２Ｘを断面視略矩形状に形成し、貫通孔２０Ｘを断面視略鼓状に形成するようにしてもよい。
・上記実施形態では、コア基板１２の上面１２Ａを上面としたときに、貫通孔１２Ｘ，２０Ｘの断面形状を略逆台形状に形成するようにした。これに限らず、例えば図１６に示す半導体パッケージ１Ｆのように、コア基板１２の第１の面１２Ａを上面としたときに、貫通孔１２Ｘ，２０Ｘの断面形状を略台形状に形成するようにしてもよい。すなわち、貫通孔１２Ｘを、半導体チップ１１の回路形成面１１Ａと略面一に形成されたコア基板１２の上面１２Ａ側から下面１２Ｂ側に向かうに連れて径が大きくなるテーパ状に形成するようにしてもよい。また、貫通孔２０Ｘを、第２絶縁層２２の上面２２Ａ側から第３絶縁層２３の下面２３Ｂ側に向かうに連れて径が大きくなるテーパ状に形成するようにしてもよい。
・上記実施形態では、図１７（ａ）に示すように、コア基板１２の１つの貫通孔１２Ｘの内部空間に絶縁層２０の１つの貫通孔２０Ｘを形成するようにした。これに限らず、例えば図１７（ｂ）に示すように、コア基板１２の１つの貫通孔１２Ｘの内部空間に絶縁層２０の複数（ここでは、４つ）の貫通孔２０Ｘを形成するようにしてもよい。これによれば、貫通孔１２Ｘの内部空間においては、隣接する貫通孔２０Ｘ間に絶縁層２０のみが形成されていればよいため、貫通孔２０Ｘを密集して形成することができ、貫通孔２０Ｘの狭ピッチ化を容易に行うことができる。なお、この場合の貫通孔１２Ｘの直径は、例えば２５０〜３５０μｍ程度とすることができる。
・上記実施形態における貫通孔１２Ｘ，２０Ｘの平面形状は、円形状に限らず、例えば矩形状や五角形状などの多角形状であってもよいし、楕円状や半円状であってもよい。
・上記実施形態では、半導体パッケージ１（コア基板１２や絶縁層２０）の外形をなす四辺の各辺に沿って複数の貫通孔１２Ｘ，２０Ｘを形成するようにしたが、貫通孔１２Ｘ，２０Ｘの平面配置は特に限定されない。例えば、半導体パッケージ１（コア基板１２や絶縁層２０）の外形をなす四辺のうちの任意の一つの辺側にのみ貫通孔１２Ｘ，２０Ｘを集中させて配置するようにしてもよい。
・上記実施形態における第３絶縁層２３を省略するようにしてもよい。この場合には、コア基板１２の下面１２Ｂ上に第２配線層３３が形成される。
・上記実施形態では、外部接続用パッド３３Ｐにマザーボード等に実装する際に使用される外部接続端子５０を接続するようにした。これに限らず、外部接続用パッド３３Ｐを、接続パッド３２Ｐと同様に、他の半導体チップや他の半導体パッケージと電気的に接続されるパッドとして利用するようにしてもよい。
・上記実施形態における半導体パッケージ１から外部接続端子５０を省略するようにしてもよい。
・上記実施形態では、半導体チップ１１の回路形成面１１Ａ及びその回路形成面１１Ａに形成された電極パッド１１Ｐがコア基板１２から露出されるようにした。これに限らず、例えば半導体チップ１１の回路形成面１１Ａをコア基板１２に埋め込むようにし、電極パッド１１Ｐの上面のみをコア基板１２から露出させるようにしてもよい。この場合には、電極パッド１１Ｐの上面とコア基板１２の上面１２Ａとが略面一になるように形成される。このとき、コア基板１２の上面１２Ａを被覆する第２絶縁層２２と、コア基板１２の下面１２Ｂを被覆する絶縁層２３とを省略するようにしてもよい。この場合には、配線パターン３２Ｂがコア基板１２の上面１２Ａ上に形成され、その配線パターン３２Ｂがビア配線３２Ａ等を介さずに電極パッド１１Ｐの上面に直接接続される。また、第２配線層３３はコア基板１２の下面１２Ｂ上に形成される。
・上記実施形態では、多数個取りの製造方法に具体化したが、単数個取り（一個取り）の製造方法に具体化してもよい。
・上記実施形態におけるコア基板１２の材料としては、例えば窒化アルミニウムやアルミナ等のセラミック材、シリコンやガラス等を用いることもできる。この場合であっても、コア基板１２の貫通孔１２Ｘの内壁面を覆う絶縁層２０（第１絶縁層２１）の材料として上記実施形態と同様の材料を用いることにより、その絶縁層２０はコア基板１２よりも金属膜（例えば、無電解めっき膜）と密着性が高い絶縁層となる。
・上記実施形態では、半導体パッケージ１上に半導体チップ３を搭載するようにしたが、半導体チップ３の代わりに、例えばチップ抵抗、チップコンデンサや水晶振動子等の電子部品を半導体パッケージ１上に搭載するようにしてもよい。
・あるいは、半導体パッケージ１上に別の半導体パッケージを積み重ねる構造を有するパッケージ（Package on Package：ＰＯＰ）などにも、本発明を適用することが可能である。
１，１Ａ〜１Ｆ 半導体パッケージ
２ 半導体装置
３ 半導体チップ（第２半導体チップ）
１０ コア部
１１ 半導体チップ（第１半導体チップ）
１１Ｐ 電極パッド
１２ コア基板
１２Ｘ 貫通孔（第１貫通孔）
２０ 絶縁層
２０Ｘ 貫通孔（第２貫通孔）
２１ 第１絶縁層
２２ 第２絶縁層
２３，２４ 第３絶縁層
２５，２６，２７ 絶縁層（第３絶縁層）
３０ 配線層
３１，３１Ａ 貫通ビア
３２ 第１配線層
３２Ｐ，８５Ｐ 接続パッド
３３ 第２配線層
３３Ｐ 外部接続用パッド（外部接続用のパッド）
４１，４１Ａ ソルダレジスト層（第１ソルダレジスト層）
４２ ソルダレジスト層（第２ソルダレジスト層）
５０ 外部接続端子
７１ 絶縁層（第１樹脂）
７４，７８，８０，８１ 絶縁層（第２樹脂）

Claims (9)

  1. 電極パッドが形成された第１主面と、該第１主面と反対側の第２主面と、側面とを有する半導体チップと、
    前記半導体チップの前記第２主面及び前記側面が埋め込まれ、前記半導体チップの第１主面側の第１の面から該第１の面と反対側の第２の面までを貫通した第１貫通孔を有するコア基板と、
    前記第１貫通孔の内壁面を覆うように形成され、厚さ方向に貫通した第２貫通孔を有する第１絶縁層と、
    前記第１の面を被覆する第２絶縁層と、
    前記第２の面を被覆する第３絶縁層と、
    前記第２絶縁層上に積層され、前記電極パッドと電気的に接続された第１配線層と、
    前記第３絶縁層上に積層された第２配線層と、
    前記第２貫通孔の内壁面を覆うように形成され、前記第１絶縁層と前記第２絶縁層と前記第３絶縁層とを貫通して形成され、前記第１配線層と前記第２配線層とを電気的に接続する貫通ビアと、を有し、
    前記第１絶縁層及び前記第２絶縁層及び前記第３絶縁層は、前記コア基板よりも金属との密着性が高く、
    前記第１貫通孔は、前記第１の面側から前記コア基板の厚さ方向の中途位置に向かうに連れて開口径が小さくなるテーパ状に形成され、
    前記第２貫通孔は、前記第２絶縁層側から前記第１絶縁層の厚さ方向の中途位置に向かうに連れて開口径が小さくなるテーパ状に形成されていることを特徴とする半導体装置。
  2. 前記第１貫通孔は、前記第２の面側から前記コア基板の厚さ方向の中途位置に向かうに連れて開口径が小さくなるテーパ状に形成されて、前記コア基板の厚さ方向の中途位置から両開口端に向かうに連れて開口径が大きくなる鼓形状に形成され、
    前記第２貫通孔は、前記第３絶縁層側から前記第１絶縁層の厚さ方向の中途位置に向かうに連れて開口径が小さくなるテーパ状に形成されて、前記第１絶縁層の厚さ方向の中途位置から両開口端に向かうに連れて開口径が大きくなる鼓形状に形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第３絶縁層の厚さは、前記第２絶縁層の厚さよりも厚いことを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第３絶縁層は、補強材入りの絶縁性樹脂からなることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記半導体チップは、前記コア基板の厚さ方向において前記第１の面側に偏って配置されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
  6. 前記コア基板の前記第１の面側又は前記第２の面側に形成された最外層の配線層と電気的に接続された接続パッドを有し、
    前記接続パッドと電気的に接続された電子部品が搭載されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
  7. 前記半導体チップを第１半導体チップとしたときに、前記コア基板の前記第１の面側に形成された接続パッドには前記電子部品である第２半導体チップが搭載されていることを特徴とする請求項６に記載の半導体装置。
  8. 電極パッドが形成された第１主面と、該第１主面と反対側の第２主面と、側面とを有する半導体チップの前記第２主面及び前記側面が埋め込まれたコア基板に、該コア基板を厚さ方向に貫通する第１貫通孔を形成する工程と、
    前記コア基板よりも金属との密着性が高い第１絶縁層を前記第１貫通孔内に形成する工程と、
    前記第１絶縁層に、前記第１貫通孔の内壁面が露出しないように前記第１絶縁層を厚さ方向に貫通する第２貫通孔を形成する工程と、
    無電解めっき法及び電解めっき法により、前記第２貫通孔の内壁面を覆うように前記コ
    ア基板の上下間の電気的接続を行う貫通ビアを形成する工程と、
    を有し、
    前記第１絶縁層を形成する工程では、
    前記第１貫通孔の形成されたコア基板の第１の面に半硬化状態の第１樹脂が配置され、前記コア基板の第２の面に半硬化状態の第２樹脂が配置され、加熱及び加圧によって前記第１樹脂及び前記第２樹脂が前記第１貫通孔に充填されて前記第１絶縁層が形成されるとともに、前記第１樹脂により前記第１の面を被覆する第２絶縁層が形成され、前記第２樹脂により前記第２の面を被覆する第３絶縁層が形成されることを特徴とする半導体パッケージの製造方法。
  9. 前記第１貫通孔は、レーザ加工法により前記第１の面側から形成され、
    前記第２貫通孔は、レーザ加工法により前記第２絶縁層側から形成されることを特徴とする請求項８に記載の半導体パッケージの製造方法。
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