TWI754839B - 封裝結構及其形成方法 - Google Patents

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TWI754839B
TWI754839B TW108134818A TW108134818A TWI754839B TW I754839 B TWI754839 B TW I754839B TW 108134818 A TW108134818 A TW 108134818A TW 108134818 A TW108134818 A TW 108134818A TW I754839 B TWI754839 B TW I754839B
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蔡柏豪
游明志
林柏堯
許佳桂
鄭心圃
莊博堯
林孟良
洪士庭
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台灣積體電路製造股份有限公司
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    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13164—Palladium [Pd] as principal constituent
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
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    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73151—Location prior to the connecting process on different surfaces
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81385—Shape, e.g. interlocking features
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81909—Post-treatment of the bump connector or bonding area
    • H01L2224/81948—Thermal treatments, e.g. annealing, controlled cooling
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83193—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
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Abstract

本發明實施例包括形成具有補強結構的中介層，所述補強結構設置於所述中介層的核心層中。所述中介層可透過導電連接件連接至封裝裝置。補強結構為封裝裝置提供剛性和散熱性能。一些實施例可包括中介層，所述中介層在其上部核心層中具有開口至凹陷接合墊。一些實施例也可利用中介層和封裝裝置之間的連接件，其中連接至中介層的軟焊材料圍繞著連接至封裝裝置的金屬柱。

Description

封裝結構及其形成方法
本發明係有關於封裝結構，且特別是有關於堆疊式封裝結構及其形成方法。
由於各種電子元件（例如：電晶體、二極體、電阻器、電容器等）的積體密度的不斷提高，半導體工業已歷經快速的發展。在大多數情況下，積體密度的提高是由於最小部件（feature）尺寸迭代的減少所致，這使得更多元件能夠整合至一給定區域中。隨著對微縮化電子裝置的需求增長，產生了對更小和更有創意的半導體晶粒封裝技術的需求。這種封裝系統的一個例子為堆疊式封裝（Package-on-Package；PoP）技術。在堆疊式封裝（PoP）裝置中，頂部半導體封裝堆疊在底部半導體封裝的頂部上，以提供高水平的整合度（integration）和元件密度。堆疊式封裝技術一般能夠在印刷電路板（printed circuit board；PCB）上生產出具有增強功能和小覆蓋區（footprints）的半導體裝置。
根據本發明的一實施例，提供一種封裝結構的形成方法，包括：形成開口於中介層（interposer）的核心層中；形成補強結構（reinforcing structure）於所述開口中，所述補強結構從所述中介層的第一表面延伸至所述中介層的第二表面，其中所述補強結構與所述中介層的複數個導電部件電性隔離；形成第一連接件於所述中介層上及所述中介層的第一表面上；將所述中介層的複數個第一連接件接合至第一封裝裝置的複數個第二連接件；以及在所述中介層和所述第一封裝裝置之間形成模塑化合物。
根據本發明的另一實施例，提供一種封裝結構的形成方法，包括：將第一封裝元件的複數個第一連接件對準第二封裝元件的複數個第二連接件，所述第一連接件包括軟焊材料，每一個第二連接件包括從金屬台階突出的金屬柱；使所述第一連接件接觸所述第二連接件；以及回焊所述軟焊材料，使所述軟焊材料流動以圍繞每一個金屬柱並接觸每一個金屬台階，其中圍繞所述金屬柱的一部分軟焊材料位於金屬台階的橫向範圍（lateral extents）內。
又根據本發明的另一實施例，提供一種封裝結構，包括：第一裝置封裝體和中介層。所述第一裝置封裝體包括：具有主動側的積體電路晶粒，所述主動側朝下；重分佈結構，耦合至所述積體電路晶粒的一個或多個接觸；以及複數個第一接觸，設置於所述重分佈結構的上表面上。所述中介層包括：基板核心層；一個或多個金屬導孔（vias），設置於所述基板核心層中；一個或多個補強結構，設置於所述基板核心層中，所述一個或多個補強結構為電性去耦的（electrically decoupled）；以及複數個第二接觸，設置於所述中介層的下表面上，所述第一接觸耦合至相應的第二接觸。
以下揭示提供許多不同的實施例或是例子來實行本發明實施例之不同部件。以下描述具體的元件及其排列的例子以簡化本發明實施例。當然這些僅是例子且不該以此限定本發明實施例的範圍。例如，在描述中提及第一個部件形成於第二個部件“之上”或“上”時，其可能包括第一個部件與第二個部件直接接觸的實施例，也可能包括兩者之間有其他部件形成而沒有直接接觸的實施例。另外，本發明可能在不同實施例中重複參照符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間的關係。
此外，其中用到與空間相關的用詞，例如：“在…下方”、“下方”、“較低的”、“上方”、“較高的”及其類似的用詞係為了便於描述圖式中所示的一個元件或部件與另一個元件或部件之間的關係。這些空間關係詞係用以涵蓋圖式所描繪的方位之外的使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位（旋轉90度或其他方位），則其中使用的空間相關形容詞也可相同地照著解釋。
一些實施例包括扇出式（fan-out）底部封裝，所述扇出式底部封裝包括晶粒並且具有與其連接的中介層（interposer）。中介層可包括穿過中介層的核心層而設置的補強結構。補強結構可幫助提供支撐、剛性和散熱性能（thermal dissipation）。由於具有補強結構的中介層所提供之額外剛性，可降低封裝處理的風險。同時，使用中介層所提供的支撐，得以更加地控制封裝翹曲，從而提供更好的動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）或表面安裝技術（surface mount technology，SMT）接合窗口。在一些實施例中，中介層可具有設置於其中的空腔（cavity）或穿孔（through hole），所述空腔或穿孔對準扇出式底部封裝的晶粒，其中晶粒至少部分地設置於空腔或穿孔中以減少封裝的整體厚度。在一些實施例中，可在中介層和扇出式底部封裝的晶粒之間使用黏著劑。
在一些實施例中，中介層可具有設置於第一核心層之上的第二核心層，其中凹陷接合墊設置於第一核心層和第二核心層之間。凹陷接合墊經由第二核心層暴露，為連接件提供深凹槽到上覆（overlying）裝置或封裝，從而降低整體的封裝高度。凹陷接合墊也為上覆裝置提供了良好的對準。在一些實施例中，中介層可具有第二核心層和設置於一個或兩個核心層中的補強結構。在一些實施例中，中介層可具有設置於其中的空腔或穿孔，所述空腔或穿孔對準扇出式底部封裝的晶粒，其中晶粒至少部分地設置於空腔或穿孔內。
在一些實施例中，可在扇出式底部封裝和上覆頂部封裝之間使用階梯式（stepped）接合墊，像是中介層或第二裝置。階梯式接合墊提供增強且堅固的接合可靠性，否則可能因上覆頂部封裝的翹曲而遭受破裂。階梯式接合墊也支持精細間距（fine pitch）製程以減少連接件之間的間距。階梯式接合墊也在扇出式底部封裝和上覆頂部封裝之間提供經控制的接合間隙（standoff）。階梯式接合墊也為接合上覆頂部封裝提供良好的自對準。階梯式接合墊可與本文所述的任何其他實施例一起使用，包括本文所討論的任何中介層。階梯式接合墊可用在不包含中介層的實施例中，但是上覆封裝是接合到扇出式底部封裝的裝置封裝體。
將配合所附圖式的描述詳細討論這些實施例。然而，應理解的是，本文詳細討論的每一個實施例的部件可以任何合適的方式組合，即使在沒有明確揭露這種組合的情況下也是如此。
第1圖到第30圖根據一些實施例顯示出中介層基板100（第1圖到第13圖）或中介層基板200（第14圖到第30圖）的形成製程之中間步驟剖面圖。中介層基板100包括如下進一步所述之一個核心層，而中介層基板200包括如下進一步所述多於一個的核心層。儘管如第1圖到第13圖顯示出一個中介層基板100的形成，且如第14圖到第30圖顯示出一個中介層基板200的形成，應理解的是，可以使用相同的晶圓或基板同時形成多個中介層基板100或多個中介層基板200，並且可隨後將其單一化（singulated）以形成獨立的中介層基板100或中介層基板200。
第1圖到第13圖顯示出中介層基板100的形成製程之中間步驟剖面圖。在第1圖中，提供載體基板102，並且形成釋放層（release layer）104於載體基板102上。載體基板102可為玻璃載體基板、陶瓷載體基板、或其類似物。載體基板102可為晶圓，使得多個封裝可同時形成於載體基板102上。釋放層104可由以聚合物為基底（polymer-based）的材料形成，釋放層104可隨著載體基板102自後續步驟將形成的上覆結構一起被移除。在一些實施例中，釋放層104是環氧基（epoxy-based）熱釋放材料，像是光-熱轉換（light-to-heat-conversion，LTHC）釋放塗層，當加熱時將失去其黏著性。在其它實施例中，釋放層104可為紫外光（ultra-violet，UV）膠，當暴露於紫外光時將失去其黏著性。釋放層104可如液體一般地被點膠（dispensed）並固化、可為積層到載體基板102上的積層膜、或可為其類似物。釋放層104的頂表面可為平坦的（leveled）。
可形成導電層105於釋放層104之上。導電層105可為銅、鈦、鎳、鋁、前述之組合、或其類似材料的一層或多層，且可使用任何合適的製程來形成導電層105，例如透過鋪箔（foil）、化學氣相沉積（chemical vapor deposition，CVD）、物理氣相沉積（physical vapor deposition，PVD）等等。
現在參照第2圖，可以使用可接受的微影技術來圖案化導電層105以形成導線106的導電圖案。舉例而言，可將光阻沉積於導電層105之上，顯影光阻以曝光導電圖案的負型（negative）圖案，並且透過可接受的蝕刻技術將導電層105的曝光部分移除。導線106的導電圖案可在隨後形成的中介層核心層的表面之上佈線（route）信號、電源、及/或接地線，例如，從一個導孔（via）穿過核心層到核心層中的另一個導孔。
在一些實施例中，可以多次重複導線106的導電圖案形成製程以形成重分佈結構，例如以下參照第32圖所討論的重分佈結構306。在這樣的實施例中，介電層可用於分離導線106的不同層，如以下參照重分佈結構306所討論的。
參照第3圖，形成一個或多個基板核心於導線106之上。為了參照方便，這些都統一稱為基板核心110。基板核心110可由預浸漬的複合纖維（“預浸材”）、絕緣膜或積層膜（build-up film）、紙、玻璃纖維、非織物玻璃纖維、矽、或其類似材料形成。在一些實施例中，基板核心110是由包括玻璃纖維和樹脂的預浸材所形成。在一些實施例中，基板核心110可以是覆銅（copper-clad）環氧樹脂浸漬的玻璃布積層板、覆銅聚醯亞胺浸漬的玻璃布積層板、或其類似材料。基板核心110可具有介於約20 µm至約200 µm的厚度T1 ，例如約100 µm，但也可考量並可使用其他厚度。基板核心110可由數個不同的層製成。
可形成導電層112於基板核心110之上。導電層112可為銅、鈦、鎳、鋁、前述之組合、或其類似材料的一層或多層，並且可使用任何合適的製程來形成導電層112，例如透過金屬箔積層（metal foil lamination）、化學氣相沉積（CVD）、物理氣相沉積（PVD）等等。在一些實施例中，導電層112可為熱積層至（thermally laminated to）基板核心110的箔。
在第4圖中，穿過導電層112形成開口114至基板核心110中。在一些實施例中，透過雷射鑽孔形成開口114。也可使用其他製程來形成開口114，例如使用鑽頭的機械鑽孔。可使用任何其他合適的製程來形成開口114。開口114可具有任何俯視圖形狀，例如：多邊形、圓形、或其類似形狀。接著可進行清洗製程以清洗開口114附近的區域，所述區域可能塗抹有基板核心110經移除的材料。開口114可具有介於約50 µm至約250 µm的寬度W1 ，例如約100 µm，但也可考量並可使用其他數值。在一些實施例中，可以規則圖案來形成開口114，其具有介於約100 µm至約300 µm的間距P1 ，例如約230 µm，但也可考量並可使用其他數值。在一些實施例中，開口114的寬度W1 在基板核心110的不同部分中可以是不同的。舉例而言，第9圖顯示出由相應的不規則開口114產生的不規則補強結構122。在一些實施例中，開口114的圖案對於後續形成的補強結構與導電通孔（conductive vias）來說可以是不同的。在一些實施例中，開口114對於後續形成的補強結構與導電通孔來說可以是隨機的。
在第5圖中，導電通孔116形成於一些開口114中，且補強結構120形成於剩餘的開口114中。同時，導電層112用來在基板核心110上形成導線113。
關於導電通孔116和導線113，導電通孔116可由像是銅、鈦、鎢、鋁、或其類似材料的導電材料形成。在一些實施例中，導電通孔116和導線113可由相同材料或不同的材料形成，並且可透過相同製程或不同的製程形成。在其他實施例中，透過第一製程形成導電通孔116，而透過第二製程形成導線113。
關於補強結構120，在一些實施例中，可利用與導電通孔116相同或不同的製程來形成補強結構120。在利用與導電通孔116相同的製程形成補強結構120的實施例中，補強結構120和導電通孔116可由相同的導電材料形成，然而，補強結構120的導電材料是非耦合的（uncoupled）而且是電浮置的（electrically floats）。在利用與導電通孔116不同的製程形成補強結構120的實施例中，可使用與導電通孔116相同或不同的材料來形成補強結構120。在這樣的實施例中，可以先形成導電通孔116或補強結構120中的任何一個。
關於導電通孔116和導線113的形成，可透過任何合適的製程來形成導電通孔116和導線113。舉例而言，在一些實施例中，遮蔽隨後將成為補強結構120的開口114，而暴露出將成為導電通孔116的開口114。
在分開形成導電通孔116和導線113的製程中，可在暴露的開口114中形成種子層（未繪示）。可使用鍍覆製程（像是電鍍或無電電鍍）將導電材料沉積於開口114中，從而形成導電通孔116。為了形成導線113，可形成光阻於導電層112之上，並用導線113的反向圖像（inverse image）進行圖案化，以曝光導電層112不包含在導線113圖案中的部分。接著，可例如透過合適的蝕刻製程（像是透過濕蝕刻或乾蝕刻）來移除導電層112的曝光部分以形成導線113。可以透過可接受的灰化或剝離製程來移除光阻，例如使用氧電漿或其類似製程。可以在形成導電通孔116之前或之後形成導線113。在第5圖中放大顯示由這種製程產生的示例結構（左側之放大圖）。
在導電通孔116和導線113由相同製程所形成的製程中，在暴露的開口114中形成的種子層（未繪示）也可延伸於導電層112將成為導線113的部分之上。可形成光阻於導電層112和種子層之上，並用導線113的圖像進行圖案化，以曝光種子層包含在導線113圖案中的部分。可使用鍍覆製程將導電材料沉積於位於開口114中的種子層上以形成導電通孔116，其透過光阻曝光以形成導電材料112p。在鍍覆之後，可以透過可接受的灰化或剝離製程來移除光阻，例如使用氧電漿或其類似製程。然後，可移除種子層的曝光部分，接著移除導電層112的曝光部分。可以透過可接受的蝕刻製程來移除種子層和部分的導電層112，例如透過濕蝕刻或乾蝕刻。在第5圖中放大顯示由這種製程產生的示例結構（右側之放大圖）。
可透過旋塗或與其類似的方法來形成以上使用的光阻，並且可將其曝光以進行圖案化。如上所述，根據所使用的製程，光阻的圖案對應於導線113的導電圖案或導線113的反向導電圖案。
在一些實施例中，可多次重複導線113的形成製程以形成重分佈結構，例如以下參照第32圖所討論的重分佈結構306。在這樣的實施例中，介電層可用以分離導線113的不同層，如以下參照重分佈結構306所討論的。
現在參照補強結構120，形成補強結構120於一些開口114中。在一些實施例中，補強結構120可由具有高導熱率的材料形成，例如介於約10 W/m·K至475 W/m·K，例如約400 W/m·K，但可考量並使用其他數值。在一些實施例中，補強結構120可由具有高剛性（楊氏模數）的材料形成，例如介於約10 GPa至約380 GPa，例如約120 GPa，但可考量並使用其他數值。在一些實施例中，補強結構120可由具有與基板核心110類似的熱膨脹係數（coefficient of thermal expansion，CTE）的材料形成，例如介於約20（parts per million per degree Celsius，PPM/℃）至約100 PPM/℃，例如約30 PPM/℃，但可考量並使用其他數值。可選擇具有高導熱率、高剛度、和特定熱膨脹係數（CTE）這三種中的一種或多種特性的補強結構120。
在一些實施例中，補強結構120的材料可為金屬材料，例如：銅、鈦、鎢、鋁、或其類似材料。在一些實施例中，補強結構120可由陶瓷形成，例如：氧化鋁、氧化鋯、或其類似材料。在其他實施例中，補強結構120可由聚合物材料、石墨材料、矽材料、或金屬或非金屬導電膜形成。在一些實施例中，補強結構120可由複合材料或前述之任何組合形成。
補強結構120改善了散熱性能並同時減少了翹曲。具有較大楊氏模數的補強結構120可增加基板核心110的強度。通常，基板核心110中補強結構120的密度越大，在後續熱製程中發生的翹曲越少。當補強結構120具有較大的楊氏模數和較高的熱導率時，熱量就會透過補強結構120從發熱元件散出，比起周圍的基板核心110材料，補強結構120較不易受到應力。
補強結構120可以是電浮置的，而不電耦合至任何其他的連接件。在俯視圖中，補強結構120可以具有不同的形狀和尺寸（參照如第9圖所示之補強結構122），並且可有序地（in a pattern）或隨機地佈局。
在其他實施例中，用不同的製程形成導電通孔116。根據補強結構120的材料，可使用任何合適的製程來形成補強結構120。舉例而言，可透過與上述關於導電通孔116類似的方式來形成金屬。可藉由使用微影來形成其他材料以遮蔽（mask）其他開口114或導電通孔116，並暴露出用以形成相應補強結構120的開口114。可例如透過旋塗或積層來形成光阻，接著透過曝光於合適的光源來進行圖案化以將用於補強結構120的開口114暴露出來。在暴露出開口114之後，可透過電鍍或無電鍍金屬材料等來形成補強結構120。在形成補強結構120之後，可透過濕式及/或乾式製程（例如透過灰化技術）來移除光阻。在另一個例子中，補強結構120是由陶瓷形成，可使用化學氣相沉積（CVD）製程沉積所述陶瓷。在另一個例子中，在補強結構120是由聚合物形成的情況下，可使用旋塗或點膠（dispensing）技術沉積聚合物並將其固化。可考量並使用其他沉積方法。
在一些實施例中，可使用移除製程（例如平坦化製程）來移除補強結構120的部分材料，例如使補強結構120的頂部與中介層基板100的另一層齊平。在補強結構120於形成導電層112之前形成的實施例中，補強結構120的頂部可與基板核心110的頂部齊平。在其他實施例中，補強結構的頂部可與導線113的頂部或導電通孔116的頂部齊平。在一些實施例中，可使用相同的移除製程或另外的（separate）移除製程（例如平坦化製程）來使導線113的頂部與導電通孔116的頂部齊平。
在第6圖中，移除載體基板102。載體基板102可從基板核心110分開或“脫膠”（de-bonded）。在一些實施例中，脫膠包括將像是雷射光或UV光的光投射在釋放層104上，使得釋放層104在光的熱量下分解，並且可將載體基板102移除。
阻焊層（solder resist layers）124形成於基板核心110的相對兩側之上、導線106和導線113上。阻焊層124保護基板核心110的區域免受外部損壞。在一些實施例中，透過沉積感光介電層、用光學圖案曝光感光材料、以及顯影曝光層以形成開口124o來形成阻焊層124。在一些實施例中，透過沉積非感光介電層（例如：氧化矽、或氮化矽、或其類似材料），並且利用可接受的微影和蝕刻技術對介電層進行圖案化以形成開口124o來形成阻焊層124。開口124o暴露出其下方部分的導線113和導線106，其可在後續製程中用做連接墊或凸塊下金屬層（underbump metallizations）。開口124o可為漸細的（tapered），在開口124o的最深部分具有較小的寬度W2 ，而在開口124o的最淺部分具有較大的寬度W3 。寬度W2 可介於約55 µm至約320 µm，例如約180 µm，但可考量並使用其他尺寸。寬度W3 可介於約70 µm至約350 µm，例如約210 µm，但可考量並使用其他尺寸。每一個阻焊層的厚度T2 可介於約5 µm至約50 µm，例如約25 µm，但可考量並使用其他厚度。中介層基板100的整體厚度T3 可介於約50 µm至約300 µm，例如約100 µm，但可考量並使用其他厚度。
在第7圖中，導電連接件126形成於開口124o中（參照第6圖）。導電連接件126可接觸導線106的暴露部分。導電連接件126可為球柵陣列（ball grid array，BGA）連接件、焊球（solder ball）、金屬柱、控制塌陷晶片連接（controlled collapse chip connection，C4）凸塊、微凸塊、無電鍍鎳-無電鍍鈀-浸金技術（electroless nickel-electroless palladium-immersion gold technique，ENEPIG）形成的凸塊、或其類似物。導電連接件126可包括導電材料，例如：軟焊料、銅、鋁、金、鎳、銀、鈀、錫、其類似材料、或前述之組合。在一些實施例中，導電連接件126是共晶連接件，所述共晶連接件是先透過像是蒸鍍、電鍍、印刷、軟焊料轉移（solder transfer）、球放置、或其類似方法等常用方法形成共晶材料層（像是軟焊料）而形成的。一旦在結構上形成了軟焊料層，就可以進行回焊以將材料塑形為所需的凸塊形狀。在另一實施例中，導電連接件126包括透過印刷、電鍍、無電電鍍、化學氣相沉積（CVD）、物理氣相沉積（PVD）等方法形成的金屬柱（例如銅柱）。金屬柱可以是無軟焊料的（solder free）並且具有大抵上垂直的側壁。
第8圖和第9圖根據各個實施例顯示穿過中介層基板100的基板核心110的水平剖面圖。在第8圖所示之中介層基板100的實施例中，補強結構120形成於整個中介層基板100的各個位置。補強結構120可與導電通孔116具有大約相同的尺寸或不同的尺寸。可透過與導電通孔116的圖案相同或不同的圖案來形成補強結構120。在一些實施例中，補強結構120可以隨機分佈。第9圖中所示之中介層基板100的實施例顯示出具有不規則形狀的補強結構122，且所述補強結構122的面積介於其他補強結構120面積的約2倍至100倍，雖然所述面積也可小於補強結構120面積的2倍或大於補強結構120面積的100倍。補強結構122可被定位並設計成對應於連接之封裝中的特定裝置或熱點，並可幫助熱量從連接之封裝散出。
第8圖和第9圖都具有線A-A的繪示，線A-A顯示出第7圖的剖面。在第8圖和第9圖所示的俯視圖中，所有補強結構120和補強結構122的總面積可介於中介層基板100的總面積的約5％至約80％。所有補強結構120和補強結構122的總體積可介於中介層基板100的基板核心110體積的約5％至約80％。
第10圖顯示出中介層基板100的俯視圖、中間視圖、和底視圖。如第10圖所示，導電通孔116可位於中介層基板100的周邊區域中，且導線113可提供從一個導電通孔116到另一個導電通孔116的佈線（routing）。可穿過基板核心110的中間形成補強結構120及/或122。
第11圖根據一些實施例顯示出具有空腔130設置於其中的中介層基板100。可在形成導電連接件126之前或之後透過移除部分的基板核心110和阻焊層124來形成空腔130。可透過具有電腦數值控制（computer numeric control，CNC）的機械鑽孔製程來完成材料的移除以形成空腔130。在這樣的實施例中，透過機械鑽頭移除材料，鑽頭的位置由電腦或控制器操控。也可透過其他製程完成移除，例如：雷射切割製程、雷射鑽孔製程等等。材料的剩餘部分形成中介層基板100。空腔130可具有介於約20 µm至約270 µm的高度H1 ，例如約50 µm，但也可考量並使用其他高度。在這樣的實施例中，補強結構120及/或122可設置於中介層基板100的薄部分中及/或中介層基板100的周邊部分中。因此，當形成空腔130時，一些這樣的補強結構120及/或122同樣可被薄化。空腔130可形成於中介層基板100的位置中，使其對準底部扇出式封裝的安裝裝置（將於下文進一步詳細討論），以減少中介層基板100連接至底部扇出式封裝時所形成之封裝的整體厚度。
第12圖根據一些實施例顯示出具有環形形狀，且具有穿孔140設置於其中的中介層基板100。在一些實施例中，空腔130可完全穿過基板核心110和阻焊層124而形成，以形成穿孔140。在這樣的實施例中，補強結構120及/或122可設置於中介層基板100的周邊部分中。穿孔140可形成於中介層基板100的位置中，使其對準底部扇出式封裝的安裝裝置（將於下文進一步詳細討論），以減少中介層基板100連接至底部扇出式封裝時所形成之封裝的整體厚度。
第13圖根據一些實施例顯示出如第12圖所示穿過環形中介層基板100的基板核心110的水平剖面圖。第12圖顯示沿線A-A的剖面。補強結構120形成於整個中介層基板100的各個位置。補強結構120可與導電通孔116具有大約相同的尺寸或不同的尺寸。可透過與導電通孔116的圖案相同或不同的圖案來形成補強結構120。在一些實施例中，補強結構120可以隨機分佈。儘管未顯示在此視圖中，但是可包括補強結構122（參照第9圖）。所有補強結構120及/或補強結構122的總面積可介於中介層基板100的總面積的約5％至約80％。所有補強結構120和補強結構122的總體積可介於中介層基板100的基板核心110的體積的約5％至約80％。
第14圖到第30圖顯示出中介層基板200的各個實施例，其包括一個或多個額外的基板核心210層。第14圖根據一些實施例顯示出形成於基板核心110（又稱為第一基板核心）導線113之上的第二基板核心210。在形成第5圖的導電通孔116和導線113之後，可將第二基板核心210積層至（laminated to）第一基板核心110和導線113。可使用類似於上述那些關於基板核心110所討論的材料和製程來形成第二基板核心210，在此不再重複。可形成導線212於第二基板核心210之上。可先使用類似於上述那些關於導電層112所討論的製程和材料來形成導電層，接著使用類似於上述那些在圖案化導線113所討論的製程和材料來圖案化導電層以產生導線212，在此不再重複。如第14圖所示，在一些實施例中，基板核心110和基板核心210都不具有設置於其中的補強結構。在一些實施例中，可多次重複導線212的形成製程以形成重分佈結構，例如以下參照第32圖所討論的重分佈結構306。在這樣的實施例中，介電層可用以分離導線212的不同層，如以下關於重分佈結構306所討論的。
第15圖根據一些實施例顯示出形成於基板核心110和導線113之上的第二基板核心210。在形成第5圖的導電通孔116、導線113、和補強結構120之後，可將第二基板核心210積層至第一基板核心110和導線113。可透過類似於關於第14圖的第二基板核心210所討論的方式來形成第二基板核心210和導線212。如第15圖所示，在一些實施例中，可在基板核心110中放置補強結構120之後再於基板核心110上形成基板核心210，但基板核心210不具有補強結構。
第16圖根據一些實施例顯示出形成於基板核心110和導線113之上的第二基板核心210。在形成第5圖的導電通孔116、導線113、和補強結構120之後，可將第二基板核心210積層至第一基板核心110和導線113。在一些實施例中，可形成補強結構220於第二基板核心210內。在一些實施例中，一些或所有的補強結構220可對準相應的補強結構120，而在其他實施例中，補強結構220皆不對準補強結構120。在一些實施例中，補強結構220可包括類似於上述討論的補強結構122的不規則形狀補強結構。可以使用類似於上述那些在形成補強結構120及/或122所討論的製程和材料來形成補強結構220，在此不再重複。
第17圖到第21圖示顯示出完成中介層基板200的各個中間製程。儘管第17圖到第21圖是基於第14圖所示的中介層基板200顯示的，應理解的是，這些製程也可應用於與第15圖和第16圖中所示的中介層基板200一致的實施例。
第17圖顯示出在第二基板核心210中形成凹陷250以暴露出對應於一部分導線113的凹陷接合墊113p後之第14圖的中介層基板。在一些實施例中，透過雷射鑽孔形成凹陷250。也可使用其他製程來形成凹陷250，例如使用鑽頭的機械鑽孔。可使用任何其他合適的製程來形成凹陷250。凹陷250可具有任何俯視形狀，例如：多邊形、圓形等等。接著，可進行清洗製程以清洗凹陷250附近的區域，所述區域可能塗抹有基板核心210移除的材料。凹陷250可具有介於約70 µm至約350 µm的寬度W4 ，例如約210 µm，但也可考量並使用其他數值。在一些實施例中，可以規則圖案來形成凹陷250，且具有介於70 µm至約400 µm的間距P4 ，例如約260 µm，但也可考量並使用其他數值。在一些實施例中，凹陷250頂部的寬度W4 可以比凹陷250底部的寬度W5 寬，且凹陷250具有漸細（tapered）形狀。寬度W5 可介於約55 µm至約320 µm，例如約180 µm。凹陷250可具有介於約 20 µm至約300 µm的高度H4 ，例如約30 µm，但也可考量並使用其他數值。
在第18圖中，移除載體基板102。載體基板102可自基板核心110分開（或“脫膠”）。在一些實施例中，脫膠包括將像是雷射光或UV光的光投射在釋放層104上，使得釋放層104在光的熱量下分解，並且可將載體基板102移除。在一些實施例中，可以用類似於上述關於基板核心210所討論的方式添加額外的基板核心層，利用與上述討論一致的方式將導線、導孔、和補強結構設置於其中，且最頂部的基板核心具有凹陷250形成於其中。
在第19圖中，阻焊層124形成於基板核心110和基板核心210的相對兩側之上、導線106和導線212上。阻焊層124保護基板核心110和基板核心210的區域免受外部損壞。可使用類似於上述那些關於第6圖所討論的製程和材料來形成阻焊層124，在此不再重複。可以用類似於上述討論的方式在阻焊層124中製造開口。每一個阻焊層的厚度T4 可介於約5 µm至約50 µm，例如約25 µm，但可考量並使用其他厚度。中介層基板200的整體厚度T5 可介於約30 µm至約1500 µm，例如約200 µm，但可考量並使用其他厚度。
在第20圖中，可選擇性形成金屬襯層260，金屬襯層260內襯於第二基板核心210的凹陷250內以提供凸塊下金屬層。在一些實施例中，可在仍與載體基板102連接，且在形成阻焊層124之前形成金屬襯層260，例如，在形成第17圖的凹陷250之後。在其他實施例中，可在形成阻焊層124之後形成金屬襯層260。金屬襯層260可為銅、鈦、鎳、鋁、前述之組合、與前述類似的材料的一層或多層，且可使用任何合適的製程來形成金屬襯層260，例如透過鋪箔、化學氣相沉積（CVD）、物理氣相沉積（PVD）等等。應理解的是，金屬襯層260是可選的，即使在以下討論之包括中介層基板200圖式中都有描述它。
在一些實施例中，為了形成金屬襯層260，可先形成種子層（未繪示）於基板核心210之上。接下來，形成光阻（未繪示）於種子層之上並將其圖案化以暴露出凹陷250。然後，可形成金屬襯層260於凹陷250中。在形成金屬襯層260之後，可透過像是灰化來移除光阻，並且可透過像是濕蝕刻或乾蝕刻來移除種子層現在的暴露部分。
在一些實施例中，為了形成金屬襯層260，可形成金屬層於基板核心210之上，並沉積光阻（未繪示）於金屬層之上。可圖案化光阻以曝光金屬層不被保留的部分，並且可透過像是濕蝕刻或乾蝕刻來移除那些部分。可透過像是灰化來移除光阻，且金屬層的剩餘部分可成為金屬襯層260。
在第21圖中，形成導電連接件126於阻焊層124中的開口中。可使用類似於上述那些關於第7圖的導電連接件126所討論的製程和材料來形成導電連接件126。
第22圖到第25圖根據一些實施例顯示出具有空腔230（第22圖到第24圖）或具有穿孔240（第25圖）設置於其中的中介層基板200。可使用上述關於空腔130和穿孔140所討論的任何製程來形成空腔230或穿孔240，故不再重複。空腔230可具有介於約20 µm至約1470 µm的高度H2 ，但也可考量並可使用其他高度。第22圖顯示出空腔230被形成為使得移除部分的高度H2 對應於基板核心110的厚度的實施例。第23圖顯示出空腔230被形成為使得移除部分的高度H2 小於基板核心110的厚度的實施例。第24圖顯示出空腔230被形成為使得移除部分的高度H2 大於基板核心110的厚度且延伸至（但未完全穿過）第二基板核心210的實施例。第25圖顯示出了穿孔240完全延伸穿過基板核心110和第二基板核心210的實施例。
第26圖顯示出具有補強結構120和補強結構220設置於其中的中介層基板200，其可遵循如第16圖所示的中間製程。應理解的是，補強結構220是可選的，如上述所討論的。
第27圖到第30圖根據一些實施例顯示出具有空腔230（第27圖到第29圖）或具有穿孔240（第30圖）設置於其中的中介層基板200。可使用上述關於空腔130和穿孔140所討論的任何製程來形成空腔230或穿孔240，故不再重複。第27圖到第30圖所示的實施例具有補強結構120（及/或補強結構122）及/或補強結構220設置於其各自的基板核心內。
第27圖顯示出空腔230被形成為使得移除部分的高度H2 對應於基板核心110的厚度的實施例。補強結構120可設置於基板核心110的周邊部分中，並且補強結構220可設置於第二基板核心210對準空腔230的部分中及/或設置於空腔230周圍第二基板核心210的周邊部分中。
第28圖顯示出空腔230被形成為使得移除部分的高度H2 小於基板核心110的厚度的實施例。補強結構120可設置於基板核心110的周邊部分中及/或基板核心110對準空腔230的部分中，並且透過形成空腔230的製程而薄化補強結構120。補強結構220可設置於第二基板核心210對準空腔230的部分中及/或設置於空腔230周圍第二基板核心210的周邊部分中。
第29圖顯示出空腔230被形成為使得移除部分的高度H2 大於基板核心110的厚度且延伸至（但未完全穿過）第二基板核心210的實施例。補強結構120可設置於基板核心110的周邊部分中。補強結構220可設置於圍繞空腔230的第二基板核心210的周邊部分中及/或可設置於第二基板核心210對準空腔230的部分中，並且可透過形成空腔230的製程而薄化補強結構220。
第30圖顯示出了穿孔240完全延伸穿過基板核心110和第二基板核心210的實施例。補強結構120可設置於基板核心110的周邊部分中，並且補強結構220可設置於第二基板核心210的周邊部分中。
第31圖到第79圖根據一些實施例顯示出以其他裝置封裝中介層基板100或中介層基板200以形成各種封裝元件的製程之中間步驟剖面圖。封裝元件可包括多個區域，並且在每一個區域中封裝一個中介層基板100或中介層基板200。顯示出封裝元件的一個區域。
第31圖到第42圖根據一些實施例顯示出底部扇出式封裝300之形成製程中各個中間步驟的剖面圖。底部扇出式封裝300的形成可用於以下討論的任何實施例中。在第31圖中，提供載體基板302，並且在載體基板302上形成釋放層304。載體基板302可類似於載體基板102的任何候選物，且釋放層304可類似於釋放層104的任何候選物，每一個都已參照第1圖進行討論。釋放層304的頂表面可為平坦的且可具有高度的共面性（coplanarity）。
在第32圖中，形成第一重分佈結構306於釋放層304上。第一重分佈結構306包括介電層308、312、316、和320；以及金屬化圖案310、314、和318。金屬化圖案也可稱為重分佈層或重分佈線。第一重分配結構306做為一示例。可以在第一重分佈結構306中形成更多或更少的介電層和金屬化圖案。如果要形成更少的介電層和金屬化圖案，則可省略以下討論的步驟和製程。如果要形成更多的介電層和金屬化圖案，則可重複以下討論的步驟和製程。
做為形成第一重分佈結構306的示例，沉積介電層308於釋放層304上。在一些實施例中，介電層308是由感光材料形成，例如：聚苯並噁唑（polybenzoxazole，PBO）、聚醯亞胺、苯並環丁烯（benzocyclobutene，BCB）、或其類似材料，可使用微影罩幕將其圖案化。可以透過旋塗、積層、化學氣相沉積（CVD）、其類似方法、或前述之組合來形成介電層308。接著，圖案化介電層308。圖案化（pattering）形成開口以暴露出釋放層304的一部分。可以透過可接受的製程進行圖案化，例如透過在介電層308為感光材料時將介電層308曝光或者透過使用例如非等向性（anisotropic）蝕刻進行蝕刻。如果介電層308是感光材料，則可在曝光之後顯影介電層308。
接著，形成金屬化圖案310。金屬化圖案310包括位於介電層308的主表面上並沿著介電層308的主表面延伸的導線。金屬化圖案310更包括延伸穿過介電層308的導電通孔。為了形成金屬化圖案310，在介電層308之上和延伸穿過介電層308的開口中形成種子層。在一些實施例中，種子層為金屬層，其可為單層或複合層，所述複合層包括由不同材料形成的複數個子層。在一些實施例中，種子層包括鈦層和位於鈦層之上的銅層。可使用例如物理氣相沉積（PVD）或其類似方法形成種子層。接著，在種子層上形成光阻並將其圖案化。可透過旋塗或其類似方法形成光阻，並且可將其曝光以進行圖案化。光阻的圖案對應於金屬化圖案310。圖案化形成穿過光阻的開口以暴露出種子層。接著，形成導電材料於光阻的開口中和種子層的暴露部分上。可透過鍍覆來形成導電材料，例如：電鍍或無電電鍍、或其類似方法。導電材料可包括金屬，例如：銅、鈦、鎢、鋁、或其類似材料。導電材料和其下方的種子層部分組合形成金屬化圖案310。將光阻和其上方未形成導電材料的種子層部分移除。可以透過可接受的灰化或剝離製程來移除光阻，例如使用氧電漿或其類似製程。一旦移除光阻，就可以例如透過可接受的蝕刻製程（像是透過濕蝕刻或乾蝕刻）來移除種子層的暴露部分。
沉積介電層312於金屬化圖案310和介電層308上。可使用與介電層308類似的方式來形成介電層312，且可使用與介電層308相同的材料來形成介電層312。
接著，形成金屬化圖案314。金屬化圖案314包括位於介電層312的主表面上並沿著介電層312的主表面延伸的導線。金屬化圖案314更包括延伸穿過介電層312的導電通孔，物理性或電性連接至金屬化圖案310。可使用與金屬化圖案310類似的方式來形成金屬化圖案314，且可使用與金屬化圖案310相同的材料來形成金屬化圖案314。金屬化圖案314的導電通孔比金屬化圖案310的導電通孔具有更小的寬度。如此一來，當圖案化用於金屬化圖案314的介電層312時，介電層312中開口的寬度小於介電層308中開口的寬度。
沉積介電層316於金屬化圖案314和介電層312上。可使用與介電層308類似的方式來形成介電層316，且可使用與介電層308相同的材料來形成介電層316。
接著，形成金屬化圖案318。金屬化圖案318包括位於介電層316的主表面上並沿著介電層316的主表面延伸的導線。金屬化圖案318更包括延伸穿過介電層316的導電通孔，物理性或電性連接至金屬化圖案314。可使用與金屬化圖案310類似的方式來形成金屬化圖案318，且可使用與金屬化圖案310相同的材料來形成金屬化圖案318。金屬化圖案318的導電通孔比金屬化圖案310的導電通孔具有更小的寬度。如此一來，當圖案化用於金屬化圖案314的介電層316時，介電層316中開口的寬度小於介電層308中開口的寬度。
沉積介電層320於金屬化圖案318和介電層316上。可使用與介電層308類似的方式來形成介電層320，且可使用與介電層308相同的材料來形成介電層320。
在第33圖中，形成凸塊下金屬（UBM）322於介電層320上並延伸穿過介電層320。做為形成凸塊下金屬（UBM）的示例，可圖案化介電層320以形成暴露出部分金屬化圖案318的開口。可以透過可接受的製程進行圖案化，例如透過在介電層320為感光材料時將介電層320曝光或者透過使用例如非等向性蝕刻進行蝕刻。如果介電層320是感光材料，則可在曝光之後顯影介電層320。在一些實施例中，凸塊下金屬（UBM）322的開口可以比金屬化圖案310、314、和318的導電通孔部分的開口寬。在一些實施例中，凸塊下金屬（UBM）322的開口可以比金屬化圖案310、314、和318的導電通孔部分的開口窄或約為相同寬度。形成種子層於介電層320之上和開口中。在一些實施例中，種子層為金屬層，其可為單層或複合層，所述複合層包括由不同材料形成的複數個子層。在一些實施例中，種子層包括鈦層和位於鈦層之上的銅層。可使用例如物理氣相沉積（PVD）或其類似方法來形成種子層。接著，在種子層上形成光阻並將其圖案化。可透過旋塗或其類似方法來形成光阻，並且可將其曝光以進行圖案化。光阻的圖案對應於凸塊下金屬（UBM）322。圖案化形成穿過光阻的開口以暴露出種子層。形成導電材料於光阻的開口中和種子層的暴露部分上。可透過鍍覆來形成導電材料，例如：電鍍或無電電鍍、或其類似方法。導電材料可包括金屬，例如：銅、鎳、鈦、鎢、鋁、或其類似材料。接著，將光阻和其上方未形成導電材料的種子層部分移除。可以透過可接受的灰化或剝離製程來移除光阻，例如使用氧電漿或其類似製程。一旦移除光阻，就可以例如透過可接受的蝕刻製程（像是透過濕蝕刻或乾蝕刻）來移除種子層的暴露部分。種子層和導電材料的剩餘部分形成凸塊下金屬（UBM）322。在形成不同的凸塊下金屬（UBM）322的實施例中，可使用更多的光阻和圖案化步驟。
凸塊下金屬（UBM）322可能不全都具有相同的寬度。在一些實施例中，第一重分佈結構306的第一區域306A中的凸塊下金屬（UBM）322的第一子集具有第一寬度W6 ，並且第一重分佈結構306的第二區域306B中的凸塊下金屬（UBM）322的第二子集具有第二寬度W7 。第一寬度W6 可不同於第二寬度W7 ，而且在一些實施例中，第一寬度W6 大於第二寬度W7 。寬度W6 可介於約100 µm至約250µm，例如約170 µm，但也可考量或可使用其他數值。寬度W7 可介於約30µm至約70µm，例如約48 µm，但也可考量或可使用其他數值。
在第34圖中，根據一些實施例，第一區域306A的一些或所有凸塊下金屬（UBM）322可以替代地形成為導電柱322p。可透過光阻連續鍍覆第一區域306A的凸塊下金屬（UBM）322形成導電柱322p直到導電柱322p達到期望的高度H8 ，例如介於約10 µm至約150 µm，例如約60 µm，但也可考量或可使用其他數值。在一些實施例中，導電柱的寬度W8 可對應於經圖案化以暴露出部分的金屬化圖案318的介電層320中的開口。在一些實施例中，寬度W8 可以比介電層320中的開口更寬或更窄。寬度W8 可介於約80 µm至約230 µm，例如約150 µm，但也可考量或可使用其他數值。
在第35圖中，根據一些實施例，第一區域306A的一些或全部凸塊下金屬（UBM）322可具有設置於其上的導電柱322p。在形成凸塊下金屬（UBM）322之後，可透過旋塗或其類似方法來形成另一個光阻並將其曝光以進行圖案化。光阻的圖案對應於用於導電柱322p的圖案。圖案化形成光阻中的開口以暴露出凸塊下金屬（UBM）322。可透過鍍覆來形成導電柱322p的導電材料，例如：電鍍或無電電鍍、或其類似方法，直到導電柱322p達到期望的高度H9 ，例如介於約10 µm至約150 µm，例如約60 µm，但也可考量或可使用其他數值。導電柱的寬度W9 對應於光阻圖案的開口寬度。寬度W9 可介於約80 µm至約230 µm，例如約150 µm，但也可考量或可使用其他數值。導電材料可包括金屬，例如：銅、鈦、鎢、鋁、或其類似材料。接著，移除光阻。可以透過可接受的灰化或剝離（stripping）製程來移除光阻，例如使用氧電漿或其類似製程。所得到的結構可具有圍繞導電柱322p基部的凸塊下金屬（UBM）322的肩部322s。
儘管其餘圖式顯示出配置為如第35圖所述的導電柱322p，應理解的是，除非特別提及，可以適當地替換成配置為如第34圖所述的導電柱322p（亦即，沒有UBM 322）。
第36圖到第45圖根據一些實施例顯示出包括扇出式底部封裝和中介層之封裝結構的形成製程之各個中間步驟。在第36圖中，放置積體電路晶粒324於第一重分佈結構306之上。積體電路晶粒324可為邏輯晶粒（例如：中央處理單元、微控制器等）、記憶體晶粒（例如：動態隨機存取記憶體（DRAM）晶粒、靜態隨機存取記憶體（static random access memory，SRAM）晶粒等）、電源管理晶粒（例如：電源管理積體電路（power management integrated circuit，PMIC）晶粒）、射頻（radio frequency，RF）晶粒、傳感器晶粒、微機電系統（micro-electro-mechanical-system，MEMS）晶粒、信號處理晶粒（例如，數位信號處理（digital signal processing，DSP）晶粒）、前端晶粒（例如，類比前端（analog front-end，AFE）晶粒）、其類似材料、或前述之組合（例如，單晶片系統（system-on-chip，SoC））。
積體電路晶粒324包括半導體基板，具有像是電晶體、二極體、電容器、電阻器等裝置形成於半導體基板中及/或上。可透過內連接（interconnect）結構使裝置內連接以形成積體電路，所述內連接結構是由例如半導體基板上的一個或多個介電層中的金屬化圖案所形成。積體電路晶粒324更包括墊（pads）326，例如鋁墊，外部連接形成於墊326。墊326位於可稱為積體電路晶粒324的相應主動側上，並且可位於內連接結構的最上層中。因為積體電路晶粒324的主動側面向第一重分佈結構306，所以第一重分佈結構306也可稱為前側重分佈結構。而且，由於積體電路晶粒324的主動側面向下朝向第一重分佈結構306，因此所形成的封裝也可稱為底部扇出式封裝。可形成導電連接件328於墊326上。導電連接件328可包括導電材料，例如：軟焊料、銅、鋁、金、鎳、銀、鈀、錫、其類似材料、或前述之組合。在一些實施例中，導電連接件328為軟焊料連接件。
可使用例如拾取和放置（pick-and-place）工具來對準和放置積體電路晶粒324。將積體電路晶粒324放置於重分佈結構306上，使得導電連接件328在第二區域306B中對準凸塊下金屬（UBM）322。在放置積體電路晶粒324之後，回焊導電連接件328以在對應的凸塊下金屬（UBM）322和墊326之間形成接合，將積體電路晶粒324物理性及電性連接至第一重分佈結構306。
可形成底部填充物（underfill）330於積體電路晶粒324和第一重分佈結構306之間，圍繞導電連接件328。如此一來，可保護導電連接件328免受機械力。可在積體電路晶粒324連接之後透過毛細管流動製程形成底部填充物330，或者可在積體電路晶粒324連接之前透過合適的沉積方法來形成底部填充物330。
在第37圖中，根據一些實施例，中介層基板100（參照例如第7圖）對準導電柱322p，以將導電連接件126耦合至相應的導電柱322p。可使用例如拾取-放置工具來對準並放置中介層基板100。將中介層基板100放置於重分佈結構306上，使得導電連接件126在第一區域306A中對準凸塊下金屬（UBM）322及/或導電柱322p。
在第38圖中，在放置中介層基板100之後，回焊導電連接件126以在相應的導電柱322p和導線106之間形成接合，將中介層基板100物理性和電性連接至第一重分佈結構306。形成封裝膠334於各個元件上。封裝膠334可為模塑化合物、環氧樹脂、或其類似材料，並且可透過壓縮模製（compression molding）、轉移模製（transfer molding）、或其類似方法施加。可形成封裝膠334於第一重分佈結構306之上，以埋住或覆蓋積體電路晶粒324，並且填充中介層基板100和重分佈結構306之間的空間。接著，使封裝膠334固化。在一些實施例中，例如在省略底部填充物330的實施例中，封裝膠334也形成於第一重分佈結構306和積體電路晶粒324之間。
在一些實施例中，例如第39圖所示，可回焊導電連接件126以形成於導電柱322p周圍。在放置積體電路晶粒324之後，回焊導電連接件126以在相應的導電柱322p和導線106之間形成接合，將中介層基板100物理性和電性連接至第一重分佈結構306。在這樣的實施例中，可用一定量的材料來形成導電連接件126，使得材料沿著導電柱322p的整個長度向下延伸並接觸凸塊下金屬（UBM）322的肩部322s部分，從而使導電柱322p埋入導電連接件126的材料中。凸塊下金屬（UBM）322的肩部322s部分也可稱為“台階（step）”。以虛線繪製的框在第40圖中被放大。
在第40圖中，根據一些實施例，提供了第39圖中連接件的放大視圖。如第39圖所示，在回焊之後，導電連接件126的材料沿著導電柱322p向下延伸，覆蓋導電柱322p的頂部和側壁。導電連接件126的材料延伸至凸塊下金屬（UBM）322的肩部322s，其圍繞導電柱322p。導電連接件126的材料形成於凸塊下金屬（UBM）322的橫向範圍內。當回焊導電連接件126的材料時，導電柱322p做為材料流動的模板，在導電柱322p的側壁上形成大抵上均勻的材料層。凸塊下金屬（UBM）322的肩部322s或台階做為模板以定義回焊導電連接件126的外部寬度限制。導電柱322p具有寬度D1 和高度D2 ，其中寬度D1 可介於約80 µm至約230 µm，高度D2 可介於約10 µm至約150 µm。導電連接件126可具有圍繞導電柱322p的寬度D3 ，其可介於約100 µm至約250 µm，其中D3 大於D1 。在一些實施例中，導電柱322p上方的寬度D4 可以等於圍繞導電柱322p的寬度D3 ，從而產生等於D4 /D3 等於1的比率。在一些實施例中，D4 可以小於或大於D3 ，其中D4 /D3 的比率介於約0.8至約1.4之間。回焊後的導電連接件126的高度D5 對應於中介層基板100的基板核心110和重分佈結構306之間的空間，並且可介於約80 µm至約180 µm。應理解的是，這些尺寸是示例，並且可適當地使用其他尺寸。
由於導電柱322p經由導電連接件126的材料封裝，所形成之穩固的接合可以更好地承受由不同形式的結構（例如中介層基板100與重分佈結構306）之間熱膨脹係數（CTE）失配引起的翹曲應力。抵抗翹曲應力可減少接合失效（joint failure）並減少翹曲。由於導電柱322p和肩部322s做為控制回焊的模板，在導電柱322p與導電連接件126之間形成接合的製程也具有降低與其他連接件橋接之風險的優點。所述製程能夠實現精細間距接合，也能實現良好的自對準。堅固的接合提供高接合率和接合可靠性。同時，所述製程使用導電柱322p提供受控的接合間隙（standoff ）。
在第41圖中，移除載體基板302。載體基板302可從重分佈結構306分開（或“脫膠”）。在一些實施例中，脫膠包括將像是雷射光或UV光的光投射在釋放層304上，使得釋放層304在光的熱量下分解，並且可將載體基板302移除。然後將結構倒置（flipped over ）並放在膠帶（tape）上。脫層暴露出重分佈結構306的金屬化圖案310。
在第42圖中，形成導電連接件352於重分佈結構306之上。導電連接件118接觸金屬化圖案310的暴露部分。在一些實施例中，可在金屬化圖案310上使用鈍化層並將其圖案化以在形成導電連接件352之前暴露出金屬化圖案310的一部分。在一些實施例中，可形成凸塊下金屬（UBM）於金屬化圖案310的暴露部分之上。在這樣的實施例中，可使用與凸塊下金屬（UBM）322類似的製程和材料來形成凸塊下金屬。導電連接件352可以是球柵陣列（BGA）連接件、焊球、金屬柱、控制塌陷晶片連接（C4）凸塊、微凸塊、無電鍍鎳-無電鍍鈀-浸金技術（ENEPIG）形成的凸塊、或其類似物。導電連接件352可包括導電材料，例如：軟焊料、銅、鋁、金、鎳、銀、鈀、錫、其類似材料、或前述之組合。在一些實施例中，導電連接件352是軟焊料連接件，所述軟焊料連接件是先透過像是蒸鍍、電鍍、印刷、焊料轉移、球放置、或其類似方法等常用方法形成軟焊料層而形成的。一旦在結構上形成了軟焊料層，就可以進行回焊以將材料塑形為所需的凸塊形狀。在另一實施例中，導電連接件352包括透過印刷、電鍍、無電電鍍、化學氣相沉積（CVD）、物理氣相沉積（PVD）等方法所形成的金屬柱（例如銅柱）。金屬柱可以是無軟焊料的並且具有大抵上垂直的側壁。在形成導電連接件352之後，可將結構倒置並放置在膠帶上或透過導電連接件352固定。在一些實施例中，在形成導電連接件352（未繪示）之後，可將底部扇出式封裝300直接單一化（singulated）為膠帶上的晶粒。
在第43圖中，可將裝置500安裝到中介層基板100以形成3D封裝體600。裝置500可包括積體電路晶粒或另一個中介層。裝置500可包括可選的重分佈結構506和裝置基板510。可使用類似於上述那些關於重分佈結構306所討論的材料和製程來形成重分佈結構506。裝置基板510可包括積體電路晶粒，包括天線、記憶體晶粒、射頻晶粒（RF die）、被動裝置、前述之組合、或其類似物。積體電路晶粒可包括半導體基板，具有像是電晶體、二極體、電容器、電阻器等裝置形成於半導體基板中及/或上。可透過內連接結構使裝置內連接以形成積體電路，所述內連接結構由例如半導體基板上的一個或多個介電層中的金屬化圖案形成。裝置500可包括形成在重分佈結構506上的導電連接件536。導電連接件536可由導電材料形成，例如：軟焊料、銅、鋁、金、鎳、銀、鈀、錫、其類似材料、或前述之組合。透過阻焊層124將導電連接件536耦合到導線113的暴露部分，可將裝置500安裝到中介層基板100。在一些實施例中，回焊導電連接件536以將裝置500連接至導線113。
在第44圖中，可使用導電連接件352將封裝體600（參照例如第43圖）安裝到封裝基板650以形成3D封裝體700。封裝基板650可由像是矽、鍺、金剛石（diamond）、或其類似材料的半導體材料製成。或者，也可使用像是矽鍺、碳化矽、砷化鎵、砷化銦、磷化銦、碳化矽鍺、磷化鎵砷、磷化鎵銦、前述之組合、及其類似材料的化合物材料。另外，封裝基板650可以是絕緣體上覆矽（silicon-on-insulator，SOI）基板。通常，絕緣體上覆矽（SOI）基板包括半導體材料層，例如：磊晶矽、鍺、矽鍺、絕緣體上覆矽（SOI）、絕緣體上覆矽鍺（silicon-germanium-on-insulator，SGOI）、或前述之組合。在一個替代實施例中，封裝基板650是基於絕緣核心，例如玻璃纖維增強的樹脂核心。一種示例性核心材料是玻璃纖維樹脂，例如FR4。核心材料的替代物包括雙馬來亞醯胺-三嗪（bismaleimide-triazine，BT）樹脂、或者其他印刷電路板（PCB）材料或膜。像是Ajinomoto積層膜（Ajinomoto Build-up Film，ABF）、多層核心（multi-layer core，MLC）基板、或其他積層的積層膜可用於封裝基板650。
封裝基板650可包括主動和被動裝置（未繪示）。如本技術領域具有通常知識者可理解的，可使用各式各樣的裝置（例如：電晶體、電容器、電阻器、前述之組合、或其類似裝置）來產生封裝基板650在結構和功能上的設計需求。可使用任何合適的方法來形成裝置。
封裝基板650也可包括金屬化層和導孔（未繪示）以及位於金屬化層和導孔之上的接合墊664。可在主動和被動裝置之上形成金屬化層，並將其設計為連接各個裝置以形成功能電路。金屬化層可由交替的介電層（例如，低介電常數（low-k）介電材料）和導電材料（例如，銅）形成，其中導孔內連接導電材料層，可透過任何合適的製程（例如：沉積、鑲嵌、雙鑲嵌、或其類似製程）來形成金屬化層。在一些實施例中，封裝基板650大抵上沒有主動和被動裝置。
在一些實施例中，回焊導電連接件352以將封裝體600（第43圖）連接到封裝基板650的接合墊664。導電連接件352將封裝基板650（包括封裝基板650中的金屬化層）電性及/或物理性耦合至封裝300的重分佈結構306。在一些實施例中，在將被動裝置（例如，表面安裝裝置（surface mount devices，SMD），未繪示）安裝至封裝基板650上之前，可將其連接至封裝300（例如，接合至重分佈結構306的表面）。在這樣的實施例中，被動裝置可與導電連接件352接合至封裝300的相同表面。
在一些實施例中，底部填充物（未繪示）可形成於封裝300和封裝基板650之間並且圍繞導電連接件352。可在封裝體600（第43圖）連接之後透過毛細管流動製程形成底部填充物，或者可在封裝體600連接之前透過合適的沉積方法來形成底部填充物。
也可包括其他部件和製程。例如，可包括測試結構以幫助3D封裝或3DIC裝置的驗證測試。測試結構可包括，例如形成於重分佈層中或基板上的測試墊，其允許測試3D封裝或3DIC、探針及/或探針卡的使用、或其類似物。可在中間結構以及最終結構上進行驗證測試。另外，此處揭露的結構和方法可與測試方法結合使用，所述測試方法結合已知良好晶粒的中間驗證以增加產量並降低成本。
第45圖顯示出了封裝體700，其類似於第44圖的封裝體700，除了封裝300係如上述關於第39圖所討論的那樣形成，亦即具有導電連接件126沿著導電柱322p向下延伸並接觸肩部322s。
第46圖到第47圖根據一些實施例顯示出封裝的視圖，所述封裝包括在沒有中介層的情況下連接在一起的扇出式底部封裝和第二裝置，但是所述封裝使用了圍繞金屬柱的連接件。第46圖顯示出封裝體700’，其類似於第45圖的封裝體700，除了不包括中介層基板100。如上所述所討論的，中介層基板100的目的之一可以是提供支撐以減少翹曲並減少封裝之間接合失效的可能性。導電連接件126，例如上述關於第39圖和第40圖所討論的，提供了牢固的連接，使得在一些實施例中，可省略中介層基板100。在這樣的實施例中，可以用類似於上述參照第39圖和第40圖所討論的安裝中介層基板100至導電柱322p的方式將裝置500安裝至導電柱322p。
第47圖顯示出封裝體700’，其類似於第46圖的封裝體700’，除了可在裝置500和積體電路晶粒324之間使用黏著層332。黏著層332可為任何合適的黏著劑、環氧樹脂、底部填充物、晶粒貼覆膜（die attach film，DAF）、熱界面材料、或其類似材料。對於每一個積體電路晶粒324，可施加黏著層332至積體電路晶粒324的背側，或者可施加至裝置500的晶粒貼覆區域。舉例而言，可在單一化以分離積體電路晶粒324之前，施加黏著層332至積體電路晶粒324的背側，或者可在單一化以分離裝置500之前，施加黏著層332至裝置500的前側。在一些實施例中，可在將裝置500接合至導電柱322p之前，將黏著層332添加到積體電路晶粒324或裝置500的分離（separate）製程中。
第48圖到第79圖顯示出前述討論之實施例的變型實施例，其結合了不同的及/或額外的部件。第48圖到第50圖根據一些實施例顯示出形成封裝結構的製程之各個中間步驟，所述封裝結構包括扇出式底部封裝和中介層，其中所述扇出式底部封裝和中介層之間形成有黏著劑。第48圖顯示出如上述參照第37圖所討論的實施例。在第48圖中，在將中介層基板100接合到導電柱322p之前，可將黏著層332設置於中介層基板100及/或積體電路晶粒324上。黏著層332可為任何合適的黏著劑、環氧樹脂、底部填充物、晶粒貼覆膜（DAF）、熱界面材料、或其類似材料。對於每一個積體電路晶粒324，可施加黏著層332至積體電路晶粒324的背側，或者可施加黏著層332至中介層基板100的晶粒貼覆區域。舉例而言，可在單一化以分離積體電路晶粒324之前，施加黏著層332至積體電路晶粒324的背側，或者可在單一化以分離中介層基板100之前，施加黏著層332至中介層基板100的前側。
在第48圖中，根據一些實施例，中介層基板100對準導電柱322p。可使用例如拾取-放置工具來對準並放置中介層基板100。將中介層基板100放置在重分佈結構306上，使得導電連接件126在第一區域306A中對準凸塊下金屬（UBM）322及/或導電柱322p。
在第49圖中，在放置中介層基板100之後，回焊導電連接件126以在相應的導電柱322p和導線106之間形成接合，將中介層基板100物理性和電性連接至第一重分佈結構306。可形成封裝膠334，如上述參照第38圖所討論的。
在第50圖中，移除載體基板302，如上述參照第41圖所討論的。形成導電連接件352於重分佈結構306之上，如上述參照第42圖所討論的。可將裝置500安裝到中介層基板100以形成封裝體600，如上述參照第43圖所討論的。可將封裝體600安裝到封裝基板650，如上述參照第44圖所討論的。
第51圖顯示出如上述參照第36圖所討論的實施例。在安裝積體電路晶粒324之後，可形成封裝膠334於重分佈結構306之上以橫向圍繞積體電路晶粒324和導電柱322p。在一些實施例中，封裝膠334也可以在積體電路晶粒324及/或導電柱322p的頂表面之上延伸。接著，可透過移除製程將封裝膠334的上部分移除，以使導電柱322p的頂表面彼此齊平。在一些實施例中，也可透過對積體電路晶粒324的頂表面進行移除製程來平坦化導電柱322p的頂表面。移除製程可例如為化學機械平坦化（CMP）及/或回蝕刻製程。可使用類似於上述那些參照第38圖所討論的製程和材料來形成封裝膠334。
在第52圖中，在將中介層基板100接合到導電柱322p之前，可將黏著層332設置於中介層基板100及/或積體電路晶粒324上。黏著層332可類似於第48圖的黏著層332。中介層基板100對準導電柱322p。可使用例如拾取-放置工具來對準並放置中介層基板100。將中介層基板100放置於封裝膠334上，使得導電連接件126在第一區域306A中對準導電柱322p。
在第53圖中，在放置中介層基板100之後，回焊導電連接件126以在相應的導電柱322p和導線106之間形成接合，將中介層基板100物理性和電性連接至第一重分佈結構306。黏著層332可介入中介層基板100和積體電路晶粒324之間，使得黏著層322接觸中介層基板100和積體電路晶粒324。
在第54圖中，移除載體基板302，如上述參照第41圖所討論的。形成導電連接件352於重分佈結構306之上，如上述參照第42圖所討論的。可將裝置500安裝到中介層基板100以形成封裝體600，如上述參照第43圖所討論的。可將封裝體600安裝到封裝基板650，如上述參照第44圖所討論的。
第55圖到第70圖根據一些實施例顯示出形成封裝結構的製程之各個中間步驟，所述封裝結構包括扇出式底部封裝和具有空腔或穿孔形成於其中的中介層。在第55圖中，提供了中介層基板100，其具有形成在阻焊層124中的空腔124c。可以用類似於上述參照第11圖所討論的空腔130之形成方式來形成空腔124c。可形成空腔124c，使其對準積體電路晶粒324，這樣一來，一旦將中介層基板100安裝到導電柱322p及/或凸塊下金屬（UBM）322，補強結構120及/或補強結構122就會更靠近積體電路晶粒324。在一些實施例中，空腔124c的尺寸和位置可經設定成允許積體電路晶粒324在安裝時凹陷至空腔124c中。這可助於降低完成的封裝之總高度，並且提供從積體電路晶粒324到補強結構120及/或補強結構122更好的散熱性能。
根據一些實施例，中介層基板100對準導電柱322p。可使用例如拾取-放置工具來對準並放置中介層基板100。將中介層基板100放置在重分佈結構306上，使得導電連接件126在第一區域306A中對準凸塊下金屬（UBM）322及/或導電柱322p。
在第56圖中，在放置中介層基板100之後，回焊導電連接件126以在相應的導電柱322p和導線106之間形成接合，將中介層基板100物理性和電性連接至第一重分佈結構306。可形成封裝膠334，如上述參照第38圖所討論的。在一些實施例中，封裝膠334也可流動至積體電路晶粒324和中介層基板100之間的空間，使封裝膠334設置於積體電路晶粒324的頂表面和中介層基板100的基板核心110底部之間。
在第57圖中，移除載體基板302，如上述參照第41圖所討論的。形成導電連接件352於重分佈結構306之上，如上述參照第42圖所討論的。可將裝置500安裝到中介層基板100以形成封裝體600，如上述參照第43圖所討論的。可將封裝體600安裝到封裝基板650，如上述參照第44圖所討論的。
在第58圖中，提供了中介層基板100，其具有形成於阻焊層124中的開口124o，如上述參照第55圖所討論的。在將中介層基板100接合到導電柱322p之前，可將黏著層332設置於中介層基板100及/或積體電路晶粒324上。黏著層332可類似於第48圖的黏著層332。中介層基板100對準導電柱322p。可使用例如拾取-放置工具來對準並放置中介層基板100。將中介層基板100放置於重分佈結構306上，使得導電連接件126在第一區域306A中對準導電柱322p。
在第59圖中，在放置中介層基板100之後，回焊導電連接件126以在相應的導電柱322p和導線106之間形成接合，將中介層基板100物理性和電性連接至第一重分佈結構306。黏著層332可介入中介層基板100和積體電路晶粒324之間，使得黏著層322接觸中介層基板100和積體電路晶粒324。
在第60圖中，移除載體基板302，如上述參照第41圖所討論的。形成導電連接件352於重分佈結構306之上，如上述參照第42圖所討論的。可將裝置500安裝到中介層基板100以形成封裝體600，如上述參照第43圖所討論的。可將封裝體600安裝到封裝基板650，如上述參照第44圖所討論的。
在第61圖中，提供了中介層基板100，其具有形成於基板核心110中的空腔130（參照第11圖）。可形成空腔130，使其對準積體電路晶粒324，這樣一來，一旦將中介層基板100安裝到導電柱322p及/或凸塊下金屬（UBM）322，積體電路晶粒324至少會部分地設置於空腔130內。這可助於降低已完成封裝的整體高度。補強結構120和及/或補強結構122也可以為積體電路晶粒324提供支撐和散熱性能。
根據一些實施例，中介層基板100對準導電柱322p。可使用例如拾取-放置工具來對準並放置中介層基板100。將中介層基板100放置於重分佈結構306上，使得導電連接件126在第一區域306A中對準導電柱322p。
在第62圖中，在放置中介層基板100之後，回焊導電連接件126以在相應的導電柱322p和導線106之間形成接合，將中介層基板100物理性和電性連接至第一重分佈結構306。可形成封裝膠334，如上述參照第38圖所討論的。在一些實施例中，封裝膠334也可流動至積體電路晶粒324和中介層基板100之間的空間，使封裝膠334設置於積體電路晶粒324的頂表面和空腔130中的中介層基板100的基板核心110底部之間。
在一些實施例中，在將中介層基板100接合至導電柱322p之後，積體電路晶粒324可至少部分地設置於空腔130中（參照第61圖）。
在第63圖中，移除載體基板302，如上述參照第41圖所討論的。形成導電連接件352於重分佈結構306之上，如上述參照第42圖所討論的。可將裝置500安裝到中介層基板100以形成封裝體600，如上述參照第43圖所討論的。可將封裝體600安裝到封裝基板650，如上述參照第44圖所討論的。
在第64圖中，提供了中介層基板100，其具有形成於其中的空腔130，如上述參照第61圖所討論的。在將中介層基板100接合到導電柱322p之前，可將黏著層332設置於中介層基板100及/或積體電路晶粒324上。黏著層332可類似於第48圖的黏著層332。中介層基板100對準導電柱322p。可使用例如拾取-放置工具來對準並放置中介層基板100。將中介層基板100放置於重分佈結構306上，使得導電連接件126在第一區域306A中對準導電柱322p。
在第65圖中，在放置中介層基板100之後，回焊導電連接件126以在相應的導電柱322p和導線106之間形成接合，將中介層基板100物理性和電性連接至第一重分佈結構306。黏著層332可介入中介層基板100和積體電路晶粒324之間，使得黏著層322接觸中介層基板100和積體電路晶粒324。
在一些實施例中，在將中介層基板100接合至導電柱322p之後，積體電路晶粒324可至少部分地設置於空腔130中（參照第64圖）。
在第66圖中，移除載體基板302，如上述參照第41圖所討論的。形成導電連接件352於重分佈結構306之上，如上述參照第42圖所討論的。可將裝置500安裝到中介層基板100以形成封裝體600，如上述參照第43圖所討論的。可將封裝體600安裝到封裝基板650以形成封裝體700，如上述參照第44圖所討論的。
在第67圖中，提供了中介層基板100，其具有形成於基板核心110中的穿孔140（參照第12圖）。可形成穿孔140，使其對準積體電路晶粒324，這樣一來，一旦將中介層基板100安裝到導電柱322p及/或凸塊下金屬（UBM）322，積體電路晶粒324至少會部分地設置於穿孔140內。在一些實施例中，可將積體電路晶粒324安裝於穿孔140中，使得積體電路晶粒324的頂表面齊平於或低於中介層基板100的頂表面的水平面。這可降低已完成的封裝的整體高度。補強結構120及/或補強結構122可設置於中介層基板100的周邊部分中。
根據一些實施例，中介層基板100對準導電柱322p或凸塊下金屬（UBM）322。可使用例如拾取-放置工具來對準並放置中介層基板100。將中介層基板100放置於重分佈結構306上，使得導電連接件126在第一區域306A中對準導電柱322p或凸塊下金屬（UBM）322。
在第68圖中，在放置中介層基板100之後，回焊導電連接件126以在相應的導電柱322p或凸塊下金屬（UBM）322和導線106之間形成接合，將中介層基板100物理性和電性連接至第一重分佈結構306。可形成封裝膠334，如上述參照第38圖所討論的。在一些實施例中，封裝膠334也可在積體電路晶粒324和中介層基板100周圍流動，使封裝膠334介入積體電路晶粒324的側邊和中介層基板100的穿孔140的側壁之間。封裝膠334也可在中介層的頂表面之上流動。可使用像是化學機械平坦化（CMP）及/或回蝕刻製程的移除製程將封裝膠334整平以具有與中介層基板100的頂表面及/或積體電路晶粒324齊平的頂表面。
在一些實施例中，在將中介層基板100接合至導電柱322p或凸塊下金屬（UBM）322之後，積體電路晶粒324可至少部分地設置於穿孔140中（參照第67圖）。
在第69圖中，移除載體基板302，如上述參照第41圖所討論的。形成導電連接件352於重分佈結構306之上，如上述參照第42圖所討論的。可將裝置500安裝到中介層基板100以形成封裝體600，如上述參照第43圖所討論的。可將封裝體600安裝到封裝基板650以形成封裝體700，如上述參照第44圖所討論的。
在第70圖中，在將中介層基板100接合到導電柱322p之前，可將黏著層332設置於裝置500及/或積體電路晶粒324上。黏著層332可類似於第47圖的黏著層332。黏著層332可有助於提供更好的穩定性並減少由於熱膨脹係數（CTE）失配引起的翹曲。黏著層332也可以是熱化合物來幫助將熱從積體電路晶粒324散出。中介層基板100在第一區域306A中對準導電柱322p或凸塊下金屬（UBM）322。可使用例如拾取-放置工具來對準並放置中介層基板100。將中介層基板100放置於重分佈結構306上，使得導電連接件126在第一區域306A中對準導電柱322p或凸塊下金屬（UBM）322。
第71圖到第79圖顯示出類似於上述那些參照第44圖到第70圖所討論的各個實施例，除了使用中介層基板200之外。如上所述，中介層基板200具有至少兩個核心基板層，其中形成有凹陷接合墊，例如第71圖所示的基板核心110和基板核心210。第71圖也顯示出中介層基板200具有穿過頂部基板核心210而形成的凹陷250，凹陷250暴露出下方的凹陷接合墊113p。中介層基板200也顯示為具有內襯於凹陷250的金屬襯層260，如上述參照第21圖所討論的。應理解的是，金屬襯層260是可選擇性形成的，即使在以下討論的圖式中有描述金屬襯層260。舉例而言，在第71圖中所示的補強結構120和補強結構220形成於中介層基板200中。如上述參照第17圖到第25圖所討論的，可選擇性地省略任何補強結構120、122、及/或220。應理解的是，儘管為了上下文顯示出補強結構120和220，但是仍包括不包含補強結構120、122、及/或220的實施例。
當額外裝置或封裝接合至凹陷接合墊113p時，中介層基板200中的凹陷250降低了整體的封裝高度。深凹陷也為接合額外裝置或封裝提供了良好的對準。即使沒有可選的補強結構120、122、或220，中介層基板200仍提供一些結構支撐並有助於減少翹曲。
在第71圖中，根據一些實施例，中介層基板200對準導電柱322p。可使用例如拾取-放置工具來對準並放置中介層基板200。將中介層基板200放置於重分佈結構306上，使得導電連接件126在第一區域306A中對準導電柱322p。
在放置中介層基板200之後，回焊導電連接件126以在相應的導電柱322p及/或凸塊下金屬（UBM）322和導線106之間形成接合，將中介層基板200物理性和電性連接至第一重分佈結構306。在一些實施例中，導電連接件126可從中介層基板200延伸到凸塊下金屬（UBM）322，如第71圖所示之導電連接件126a。可形成封裝膠334，如上述參照第38圖所討論的。
在第72圖中，移除載體基板302，如上述參照第41圖所討論的。形成導電連接件352於重分佈結構306之上，如上述參照第42圖所討論的。可將裝置500安裝到中介層基板200以形成封裝體600，如上述參照第43圖所討論的。可將封裝體600安裝到封裝基板650以形成封裝體800，如上述參照第44圖所討論的。
在第73圖中，在將中介層基板200接合到導電柱322p之前，可將黏著層332設置於裝置500及/或積體電路晶粒324上。黏著層332可類似於第47圖的黏著層332。
在第74圖中，提供了中介層基板200，其具有形成於其中的空腔230（參照第27圖到第29圖）。可形成空腔230，使其對準積體電路晶粒324，這樣一來，一旦將中介層基板200安裝到導電柱322p，積體電路晶粒324至少會部分地設置於空腔230內。這可助於降低已完成封裝的整體高度。空腔230的高度可以如上述參照第22圖到第24圖以及第27圖到第29圖所討論的那樣變化。補強結構120和及/或補強結構122及/或補強結構220也可以為積體電路晶粒324提供支撐和散熱性能。
根據一些實施例，中介層基板200對準導電柱322p。可使用例如拾取-放置工具來對準並放置中介層基板200。將中介層基板200放置於重分佈結構306上，使得導電連接件126在第一區域306A中對準導電柱322p。
在放置中介層基板200之後，回焊導電連接件126以在相應的導電柱322p和導線106之間形成接合，將中介層基板200物理性和電性連接至第一重分佈結構306。可形成封裝膠334，如上述參照第38圖所討論的。在一些實施例中，封裝膠334也可流動至積體電路晶粒324和中介層基板200之間的空間，使封裝膠334設置於積體電路晶粒324的頂表面和空腔230中的中介層基板200的基板核心110底部之間。
在一些實施例中，在將中介層基板200接合至導電柱322p之後，積體電路晶粒324可至少部分地設置於空腔230中。
在第75圖中，移除載體基板302，如上述參照第41圖所討論的。形成導電連接件352於重分佈結構306之上，如上述參照第42圖所討論的。可將裝置500安裝到中介層基板200以形成封裝體600，如上述參照第43圖所討論的。因為中介層基板200具有凹陷接合墊113p，所以相較於接合墊沒有凹陷的情況，使用了較大的導電連接件536牢固地連接裝置500。凹陷接合墊113p也可幫助降低整體的封裝高度。可將封裝體600安裝到封裝基板650，如上述參照第44圖所討論的。
在第76圖中，在將中介層基板200接合到導電柱322p之前，可將黏著層332設置於裝置500及/或積體電路晶粒324上。黏著層332可類似於第47圖的黏著層332。
在第77圖中，提供了中介層基板200，其具有形成於其中的穿孔240（參照第25圖或第30圖）。可形成穿孔240，使其對準積體電路晶粒324，這樣一來，一旦將中介層基板200安裝到導電柱322p及/或凸塊下金屬（UBM）322，積體電路晶粒324至少會部分地設置於穿孔240內。這可助於降低已完成封裝的整體高度。在一些實施例中，可將積體電路晶粒324安裝於穿孔240中，使得積體電路晶粒324的頂表面齊平於或低於中介層基板200的頂表面的水平面。補強結構120及/或補強結構122及/或補強結構220可設置於中介層基板200的周邊部分中，並且也可以為積體電路晶粒324提供支撐和散熱性能。
根據一些實施例，中介層基板200對準導電柱322p及/或凸塊下金屬（UBM）322。可使用例如拾取-放置工具來對準並放置中介層基板200。將中介層基板200放置於重分佈結構306上，使得導電連接件126在第一區域306A中對準導電柱322p及/或凸塊下金屬（UBM）322。
在放置中介層基板200之後，回焊導電連接件126以在相應的導電柱322p及/或凸塊下金屬(UBM)322和導線106之間形成接合，將中介層基板200物理性和電性連接至第一重分佈結構306。可形成封裝膠334，如上述參照第38圖所討論的。在一些實施例中，封裝膠334也可以在積體電路晶粒324周圍或之上流動，如以上參照第68圖所述。
在一些實施例中，在將中介層基板200接合至導電柱322p及/或凸塊下金屬(UBM)322之後，積體電路晶粒324可至少部分地設置於穿孔240中。
在第78圖中，移除載體基板302，如上述參照第41圖所討論的。形成導電連接件352於重分佈結構306之上，如上述參照第42圖所討論的。可將裝置500安裝到中介層基板200以形成封裝體600，如上述參照第43圖所討論的。因為中介層基板200具有凹陷接合墊113p，所以相較於接合墊沒有凹陷的情況，使用了較大的導電連接件536牢固地連接裝置500。凹陷接合墊113p也可幫助降低整體的封裝高度。可將封裝體600安裝到封裝基板650，如上述參照第44圖所討論的。
在第79圖中，在將中介層基板200接合到導電柱322p及/或凸塊下金屬(UBM)322之前，可將黏著層532設置於裝置500及/或積體電路晶粒324上。黏著層532可類似於第47圖的黏著層332。
實施例提供了一種接合至封裝裝置的中介層，所述中介層包括補強結構120、不規則補強結構122、補強結構220、或前述之組合。補強結構提供剛性、散熱性能、幫助減輕應力和封裝的翹曲。可在中介層和積體電路晶粒之間使用黏著層以改善黏著及/或散熱性能。在一些實施例中，可在將中介層接合至封裝裝置之前形成模塑化合物，而在其他實施例中，可在將中介層接合至封裝裝置之後形成模塑化合物。
在一些實施例中，可形成空腔或穿孔於中介層中，透過使空腔或穿孔對準封裝裝置的積體電路晶粒，以幫助降低封裝的總高度，使得積體電路晶粒至少部分地設置於空腔或穿孔中。在使用空腔的情況下，可在中介層和積體電路晶粒之間使用黏著層。在使用穿孔的情況下，可在積體電路晶粒和其上覆裝置之間使用黏著層，其中所述裝置接合至中介層的頂部。
在一些實施例中，中介層可以至少具有一個第二核心基板層，使得兩個核心基板層之間可形成有凹陷接合墊。凹陷接合墊提供了一個強大的交界點，用於將裝置安裝在中介層的頂部上。凹陷接合墊也可助於降低已完成封裝的整體高度。可以在中介層和安裝於中介層頂部的裝置之間使用可選的黏著層。在一些實施例中，凹陷接合墊也可以包括金屬襯層，所述金屬襯層將中介層中的開口內襯至（lines）凹陷接合墊。在具有至少一個第二核心層的實施例中，可將補強結構從中介層中省略。
這些實施例中的每一個可包括用於將中介層耦合至封裝裝置的耦合技術，所述封裝裝置使用階梯式（stepped）接合墊，所述接合墊將金屬柱埋入來自中介層的軟焊材料中。在一些實施例中，使用階梯式接合墊的耦合技術可用來直接將裝置安裝到封裝裝置，而無需使用中介層。
實施例提供了各種方式利用底部扇出式裝置封裝和中介層來增加完成的封裝之剛度和強度，包括例如補強結構、凹陷接合墊、和階梯式接合墊。一些實施例也使用各種技術來降低封裝的整體高度，以有利地幫助節省空間並透過較薄的元件提供更有效的散熱性能。
雖然已經努力描述實施例的變型，但應理解的是，可將此處討論的實施例中所述的技術組合以產生這些實施例的變型，這些變型將結合來自一個實施例的方面與來自一個或多個其他實施例的方面。這種結合不應該被認為過於繁瑣或需要進行過多實驗的，並且應該被認為是在本發明揭露的範圍內的。
根據一實施例，提供一種方法，包括：形成開口於中介層的核心層中。形成補強結構於所述開口中，所述補強結構從所述中介層的第一表面延伸至所述中介層的第二表面，其中所述補強結構與所述中介層的複數個導電部件電性隔離。形成複數個第一連接件於所述中介層上及所述中介層的第一表面上。將所述中介層的第一連接件接合至第一封裝裝置的複數個第二連接件。在所述中介層和所述第一封裝裝置之間形成模塑化合物。
在一實施例中，所述方法更包括在所述第一封裝裝置的積體電路晶粒和中介層之間形成黏著層，所述黏著層接觸所述積體電路晶粒和所述中介層。在一實施例中，所述方法更包括形成空腔於所述中介層的核心層中，其中在將所述第一連接件接合至所述第二連接件之後，所述積體電路晶粒至少部分地設置於空腔內。在一實施例中，所述空腔完全地延伸穿過所述中介層以形成穿孔。在一實施例中，所述中介層的核心層是第一核心層，所述方法更包括：形成所述中介層的第二核心層；以及形成第二開口於所述中介層的第二核心層中，所述第二開口暴露出設置於第一核心層和第二核心層之間的凹陷接合墊。在一實施例中，所述方法更包括形成金屬膜於所述第二開口中，所述金屬膜內襯於所述第二開口的複數個側壁和底部。在一實施例中，將所述中介層的第一連接件接合至所述第一封裝裝置的第二連接件包括：將第一連接件對準第二連接件；以及回焊共晶材料以將第一連接件耦合至第二連接件。在一實施例中，共晶材料橫向包覆（encapsulates）所述第二連接件的第一垂直部分並接觸所述第二連接件的第二水平部分，所述第一垂直部分包括金屬柱，所述第二水平部分包括台階，其中所述金屬柱從所述台階突出。在一實施例中，共晶材料位於所述第二水平部分的橫向範圍內。
根據另一實施例，提供一種方法，包括：將第一封裝元件的複數個第一連接件對準第二封裝元件的複數個第二連接件，所述第一連接件包括軟焊材料，每一個第二連接件包括從金屬台階突出的金屬柱。使所述第一連接件接觸所述第二連接件並回焊所述軟焊材料，其中所述軟焊材料流動以圍繞每一個金屬柱並接觸每一個金屬台階。圍繞所述金屬柱的一部分軟焊材料位於金屬台階的橫向範圍內。
在一實施例中，所述第一封裝元件包括中介層或積體電路晶粒，且所述第二封裝元件對應於底部扇出式封裝。在一實施例中，所述方法更包括在回焊軟焊材料之後，沉積模塑化合物於所述第一封裝元件和第二封裝元件之間，所述模塑化合物圍繞軟焊材料。在一實施例中，所述第二封裝元件和所述第一封裝元件在第一封裝元件的第一表面處耦合，所述方法更包括將第三封裝元件耦合至所述第一封裝元件的第二表面，所述第二表面相對於所述第一表面。在一實施例中，所述方法更包括在所述第一封裝元件和所述第二封裝元件之間形成熱黏著層，所述熱黏著層接觸所述第一封裝元件和所述第二封裝元件的積體電路晶粒。在一實施例中，所述第一封裝元件包括具有複數個補強結構設置於其中的一個或多個核心基板層，每一個補強結構為電氣浮接的。
根據另一實施例，提供一種包括第一裝置封裝體的結構，所述第一裝置封裝體包括具有主動側的積體電路晶粒，其中所述主動側面朝下。所述第一裝置封裝體也包括耦合至所述積體電路晶粒之一個或多個接觸的重分佈結構以及設置於所述重分佈結構的上表面上的複數個第一接觸。所述結構也包括中介層，所述中介層包括基板核心層，其中一個或多個金屬導孔設置於所述基板核心層中且一個或多個補強結構設置於所述基板核心層中。所述一個或多個補強結構為電性去耦的。複數個第二接觸設置於所述中介層的下表面上，所述第一接觸耦合至相應的第二接觸。
在一實施例中，所述中介層更包括：形成於所述基板核心層上的金屬化層，所述金屬化層包括複數個接合墊；形成於所述金屬化層之上的第二基板核心層；以及複數個第三接觸，穿過所述第二基板核心層而形成且與所述接合墊耦合。在一實施例中，所述中介層更包括圍繞每一個第三接觸的側邊和底部的金屬襯層，所述金屬襯層介入第三接觸和接合墊之間。在一實施例中，在俯視圖中，所述一個或多個補強結構之總面積介於所述基板核心層之整體面積的5％至80％。在一實施例中，每一個第二接觸包括設置於金屬肩部之頂部上的金屬柱，其中每一個第一接觸包括軟焊材料，所述軟焊材料電性耦合至所述一個或多個金屬導孔中的相應金屬導孔，其中所述軟焊材料包覆所述金屬柱，且其中所述軟焊材料的橫向範圍位於所述金屬肩部的橫向範圍內。
前述內文概述了許多實施例的部件，以使本技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的精神與範圍。在不背離本發明的精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
100、200:中介層基板 102、302:載體基板 104、304:釋放層 105、112:導電層 106、113、212:導線 110、210:基板核心 112p:導電材料 113p:凹陷接合墊 114、124o:開口 116:導電通孔 120、122、220:補強結構 124:阻焊層 126、328、352、536:導電連接件 124c、130、230:空腔 140、240:穿孔 250:凹槽 260:金屬襯層 300、300’:底部扇出式封裝 306、506:重分佈結構 306A:第一區域 306B:第二區域 308、312、316、320:介電層 310、314、318:金屬化圖案 322:凸塊下金屬 322p:導電柱 322s:肩部 324:積體電路晶粒 326:墊 330:底部填充物 332:黏著層 334:封裝膠 500:裝置 510:裝置基板 600、700、700’、800:封裝體 650:封裝基板 664:接合墊 D1、D3、D4:寬度 H1、H2、H4、H8、H9、D2、D5:高度 P1、P4:間距 T1、T2、T3、T4、T5:厚度 W1、W2、W3、W4、W5、W6、W7、W8、W9:寬度
本發明實施例可配合以下圖式及詳細說明閱讀以便了解。要強調的是，依照工業上的標準慣例，各個部件（feature）並未按照比例繪製。事實上，為了清楚之討論，可能任意的放大或縮小各個部件的尺寸。 第1圖到第13圖根據一些實施例顯示出中介層的形成製程之各個中間步驟。 第14圖到第30圖根據一些實施例顯示出中介層的形成製程之各個中間步驟。 第31圖到第35圖根據一些實施例顯示出扇出式（fan-out）底部封裝的形成製程之各個中間步驟。 第36圖到第45圖根據一些實施例顯示出包括扇出式底部封裝和中介層之封裝結構的形成製程之各個中間步驟。 第46圖到第47圖根據一些實施例顯示出封裝的視圖，所述封裝包括在沒有中介層的情況下連接在一起的扇出式底部封裝和第二裝置，但是所述封裝使用了圍繞金屬柱的連接件。 第48圖到第50圖根據一些實施例顯示出封裝結構的形成製程之各個中間步驟，所述封裝結構包括扇出式底部封裝和中介層，其中所述扇出式底部封裝和中介層之間形成有黏著劑。 第51圖到第54圖根據一些實施例顯示出封裝結構的形成製程之各個中間步驟，所述封裝結構包括其上預先形成有模塑化合物的扇出式底部封裝和中介層。 第55圖到第70圖根據一些實施例顯示出封裝結構的形成製程之各個中間步驟，所述封裝結構包括扇出式底部封裝和具有空腔或穿孔形成於其中的中介層。 第71圖到第79圖根據一些實施例顯示出封裝結構的形成製程之各個中間步驟，所述封裝結構包括扇出式底部封裝和具有上核心層的中介層，其中所述上核心層中形成有凹陷接合墊。
100:中介層基板
106、113:導線
110:基板核心
116:導電通孔
120:補強結構
124:阻焊層
126、328、352、536:導電連接件
300:底部扇出式封裝
306、506:重分佈結構
308:介電層
310:金屬化圖案
322:凸塊下金屬
322p:導電柱
322s:肩部
324:積體電路晶粒
326:墊
330:底部填充物
334:封裝膠
500:裝置
510:裝置基板
600、700:封裝
650:封裝基板
664:接合墊

Claims (12)

  1. 一種封裝結構的形成方法，包括：形成一開口於一中介層的一核心層中；形成一補強結構於該開口中，該補強結構從該中介層的一第一表面延伸至該中介層的一第二表面，該補強結構與該中介層的複數個導電部件電性隔離；形成一穿孔完全地延伸穿過該中介層且在該補強結構以外之處；形成複數個第一連接件於該中介層上且在該中介層的該第一表面上；將該中介層的該些第一連接件接合至一第一封裝裝置的複數個第二連接件，其中在將該些第一連接件接合至該些第二連接件之後，該積體電路晶粒至少部分地設置於該穿孔內；以及在該中介層和該第一封裝裝置之間形成一模塑化合物。
  2. 如申請專利範圍第1項所述之封裝結構的形成方法，更包括：在該第一封裝裝置的一積體電路晶粒和該中介層之間形成一黏著層，該黏著層接觸該積體電路晶粒和該中介層。
  3. 如申請專利範圍第1或2項所述之封裝結構的形成方法，其中該中介層的該核心層是一第一核心層，該方法更包括：形成該中介層的一第二核心層；以及形成一第二開口於該中介層的該第二核心層中，該第二開口暴露出設置於該第一核心層和該第二核心層之間的一凹陷接合墊。
  4. 如申請專利範圍第1或2項所述之封裝結構的形成方法，其中將該中介層的該些第一連接件接合至該第一封裝裝置的該些第二連接件包括：將該些第一連接件對準該些第二連接件；以及回焊一共晶材料以將該些第一連接件耦合至該些第二連接件，其中該共晶材料橫向包覆該些第二連接件的一第一垂直部分並接觸該些第二連接件的一第 二水平部分，該第一垂直部分包括一金屬柱，該第二水平部分包括一台階，其中該金屬柱從該台階突出，且其中該共晶材料位於該第二水平部分的橫向範圍內。
  5. 一種封裝結構的形成方法，包括：將一第一封裝元件的複數個第一連接件對準一第二封裝元件的複數個第二連接件，該第一封裝元件包括具有複數個補強結構設置於其中的一個或多個被一穿孔完全地貫穿的核心基板層，每一個該些補強結構為電浮置的，該些第一連接件包括複數個軟焊材料，每一個該些第二連接件包括從一金屬台階突出的一金屬柱；使該些第一連接件接觸該些第二連接件；以及回焊該些軟焊材料，使該些軟焊材料流動以圍繞每一個該些金屬柱並接觸每一個該些金屬台階，其中圍繞該些金屬柱的一部分該些軟焊材料位於該金屬台階的橫向範圍內，其中在回焊後，該第二封裝元件的一積體電路晶粒至少部分地設置於該穿孔內。
  6. 如申請專利範圍第5項所述之封裝結構的形成方法，其中該第一封裝元件包括一中介層，且該第二封裝元件對應於一底部扇出式封裝。
  7. 如申請專利範圍第5或6項所述之封裝結構的形成方法，更包括：在回焊該些軟焊材料之後，沉積一模塑化合物於該第一封裝元件和該第二封裝元件之間，該模塑化合物圍繞該些軟焊材料。
  8. 如申請專利範圍第5或6項所述之封裝結構的形成方法，更包括：在該第一封裝元件和該第二封裝元件之間形成一熱黏著層，該熱黏著層接觸該第一封裝元件和該第二封裝元件的該積體電路晶粒。
  9. 如申請專利範圍第7項所述之封裝結構的形成方法，其中該第二封裝元件和該第一封裝元件在該第一封裝元件的一第一表面處耦合，該方法更 包括：將一第三封裝元件耦合至該第一封裝元件的一第二表面，該第二表面相對於該第一表面。
  10. 一種封裝結構，包括：一第一裝置封裝體，該第一裝置封裝體包括：一積體電路晶粒，具有一主動側，該主動側面朝下；一重分佈結構，耦合至該積體電路晶粒的一個或多個接觸；以及複數個第一接觸，設置於該重分佈結構的上表面上；以及具有一穿孔的一中介層，該中介層包括：一基板核心層；一個或多個金屬導孔，設置於該基板核心層中；一個或多個補強結構，設置於該穿孔以外的該基板核心層中，該些一個或多個補強結構為電性去耦的；以及複數個第二接觸，設置於該中介層的一下表面上，該些第一接觸耦合至相應的該些第二接觸，其中該穿孔完全地延伸穿過該中介層，該積體電路晶粒至少部分地設置於該穿孔內。
  11. 如申請專利範圍第10項所述之封裝結構，其中該中介層更包括：一金屬化結構，形成於該基板核心層上，該金屬化結構包括複數個接合墊；一第二基板核心層，形成於該金屬化結構之上；以及複數個第三接觸，穿過該第二基板核心層而形成且與該些接合墊耦合。
  12. 如申請專利範圍第10或11項所述之封裝結構，其中每一個該些第二接觸包括設置於一金屬肩部之頂部上的一金屬柱，其中每一個該些第一接觸包括一軟焊材料，該軟焊材料電性耦合至該些一個或多個金屬導孔中的一相 應金屬導孔，其中該軟焊材料包覆該金屬柱，且其中該軟焊材料的一橫向範圍位於該金屬肩部的一橫向範圍內。
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US11552029B2 (en) 2020-09-04 2023-01-10 Micron Technology, Inc. Semiconductor devices with reinforced substrates
TWI789682B (zh) * 2021-01-15 2023-01-11 友達光電股份有限公司 封裝結構及其製作方法
CN113130420B (zh) * 2021-03-19 2024-10-18 南通越亚半导体有限公司 一种嵌埋封装结构及其制造方法
US11804445B2 (en) * 2021-04-29 2023-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming chip package structure
US11817324B2 (en) 2021-05-13 2023-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Info packages including thermal dissipation blocks
US20230260942A1 (en) * 2022-02-16 2023-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Bond routing structure for stacked wafers
CN116417353B (zh) * 2023-04-07 2023-11-03 江苏中科智芯集成科技有限公司 一种半导体封装结构的制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201214626A (en) * 2010-09-03 2012-04-01 Stats Chippac Ltd Semiconductor device and method of forming interposer frame over semiconductor die to provide vertical interconnect
CN202423279U (zh) * 2011-12-29 2012-09-05 日月光半导体制造股份有限公司 多芯片晶圆级半导体封装构造
TW201411746A (zh) * 2012-09-14 2014-03-16 Stats Chippac Ltd 於扇出晶圓級封裝形成當作垂直互連之導線柱的半導體裝置及方法
CN103681397A (zh) * 2012-09-14 2014-03-26 新科金朋有限公司 在载体上形成累积式互连结构用于在中间阶段的测试的半导体装置及方法
TW201539590A (zh) * 2014-03-13 2015-10-16 Stats Chippac Ltd 半導體裝置及形成微機電系統封裝的方法
TW201733058A (zh) * 2016-03-15 2017-09-16 台灣積體電路製造股份有限公司 重佈線路結構
TW201834191A (zh) * 2016-11-18 2018-09-16 大陸商華為技術有限公司 晶片封裝結構和方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101874296B (zh) * 2007-09-28 2015-08-26 泰塞拉公司 利用成对凸柱进行倒装芯片互连
US8193039B2 (en) * 2010-09-24 2012-06-05 Advanced Micro Devices, Inc. Semiconductor chip with reinforcing through-silicon-vias
US9287245B2 (en) * 2012-11-07 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Contoured package-on-package joint
KR102134133B1 (ko) * 2013-09-23 2020-07-16 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US20150206812A1 (en) * 2014-01-23 2015-07-23 Qualcomm Incorporated Substrate and method of forming the same
US20150342046A1 (en) * 2014-05-23 2015-11-26 Samsung Electro-Mechanics Co., Ltd. Printed circuit board, method for maufacturing the same and package on package having the same
KR102372300B1 (ko) * 2015-11-26 2022-03-08 삼성전자주식회사 스택 패키지 및 그 제조 방법
KR102400534B1 (ko) * 2016-12-28 2022-05-20 삼성전기주식회사 팬-아웃 반도체 패키지 모듈

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201214626A (en) * 2010-09-03 2012-04-01 Stats Chippac Ltd Semiconductor device and method of forming interposer frame over semiconductor die to provide vertical interconnect
CN202423279U (zh) * 2011-12-29 2012-09-05 日月光半导体制造股份有限公司 多芯片晶圆级半导体封装构造
TW201411746A (zh) * 2012-09-14 2014-03-16 Stats Chippac Ltd 於扇出晶圓級封裝形成當作垂直互連之導線柱的半導體裝置及方法
CN103681397A (zh) * 2012-09-14 2014-03-26 新科金朋有限公司 在载体上形成累积式互连结构用于在中间阶段的测试的半导体装置及方法
TW201539590A (zh) * 2014-03-13 2015-10-16 Stats Chippac Ltd 半導體裝置及形成微機電系統封裝的方法
TW201733058A (zh) * 2016-03-15 2017-09-16 台灣積體電路製造股份有限公司 重佈線路結構
TW201834191A (zh) * 2016-11-18 2018-09-16 大陸商華為技術有限公司 晶片封裝結構和方法

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