TWI789682B - 封裝結構及其製作方法 - Google Patents

封裝結構及其製作方法 Download PDF

Info

Publication number
TWI789682B
TWI789682B TW110101546A TW110101546A TWI789682B TW I789682 B TWI789682 B TW I789682B TW 110101546 A TW110101546 A TW 110101546A TW 110101546 A TW110101546 A TW 110101546A TW I789682 B TWI789682 B TW I789682B
Authority
TW
Taiwan
Prior art keywords
layer
dielectric layer
carrier
warping
manufacturing
Prior art date
Application number
TW110101546A
Other languages
English (en)
Other versions
TW202230643A (zh
Inventor
梁育庭
余王傑
蕭夏彩
Original Assignee
友達光電股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 友達光電股份有限公司 filed Critical 友達光電股份有限公司
Priority to TW110101546A priority Critical patent/TWI789682B/zh
Priority to CN202111143796.2A priority patent/CN113889416A/zh
Publication of TW202230643A publication Critical patent/TW202230643A/zh
Application granted granted Critical
Publication of TWI789682B publication Critical patent/TWI789682B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Auxiliary Devices For And Details Of Packaging Control (AREA)
  • Packaging For Recording Disks (AREA)

Abstract

一種封裝結構的製作方法，至少包括以下步驟：(A)提供載板，載板具有第一表面及第二表面，且第一表面與第二表面相對；(B)於第一表面上形成抗翹曲層；(C)加熱載板與抗翹曲層；以及(D)於第二表面上形成重佈線層，且重佈線層包括第一介電層；其中抗翹曲層的熱膨脹係數大於或等於第一介電層的熱膨脹係數。此外，還提出一種封裝結構。

Description

封裝結構及其製作方法
本發明是有關於一種封裝結構，且特別是有關於一種封裝結構的製作方法。
隨著積體電路朝向高效能、高密度、低功耗及小尺寸的方向發展，使得前瞻封裝的開發也跟著加速。為了降低價格及提高生產率，扇出型晶圓級封裝(Fan-out wafer level package，FOWLP)以及扇出型面板級封裝(Fan-out panel level package，FOPLP)相繼被開發出。然而，在封裝結構的製作過程中，可能因各層材料的熱膨脹係數不匹配而導致封裝結構翹曲。當封裝結構的翹曲量超過機台容許量時，不僅後續製程無法進行，還有可能造成走線斷線，導致封裝結構可靠度不佳。
本發明提供一種封裝結構的製作方法，可防止封裝結構翹曲。
本發明提供一種封裝結構，具有減小的翹曲量。
本發明的一個實施例提出一種封裝結構的製作方法，包括以下步驟：(A)提供載板，載板具有第一表面及第二表面，且第一表面與第二表面相對；(B)於第一表面上形成抗翹曲層；(C)加熱載板與抗翹曲層；以及(D)於第二表面上形成重佈線層，且重佈線層包括第一介電層；其中抗翹曲層的熱膨脹係數大於或等於第一介電層的熱膨脹係數。
在本發明的一實施例中，上述的載板的材料是玻璃或晶圓。
在本發明的一實施例中，上述的步驟(B)中抗翹曲層是藉由塗佈或貼合的方式形成。
在本發明的一實施例中，上述的抗翹曲層的材料是選自於聚二甲基矽氧烷(Polydimethylsiloxane，PDMS)、聚胺酯(Polyurethane，PU)以及聚醯亞胺(Polyimide，PI)。
在本發明的一實施例中，上述的抗翹曲層的熱膨脹係數介於50至500 ppm/℃。
在本發明的一實施例中，上述的步驟(C)的加熱溫度為100℃至150℃。
在本發明的一實施例中，上述的步驟(C)的加熱時間為5分鐘至15分鐘。
在本發明的一實施例中，上述的步驟(C)之後，第一表面形成凹面，且第二表面形成凸面。
在本發明的一實施例中，還包括在上述的步驟(D)之前先於第二表面上形成離型層。
在本發明的一實施例中，上述的第一介電層的熱膨脹係數介於30至80 ppm/℃。
在本發明的一實施例中，上述的第一介電層的材料是選自於聚醯亞胺、聚苯并噁唑(Polybenzoxazole，PBO)以及苯并環丁烯(Benzocyclobutene，BCB)。
本發明的另一個實施例提出一種封裝結構，包括：載板，具有第一表面及第二表面，其中第一表面與第二表面相對；抗翹曲層，設置於第一表面上；以及重佈線層，設置於第二表面上，且重佈線層包括第一介電層，其中抗翹曲層的熱膨脹係數大於或等於第一介電層的熱膨脹係數。
在本發明的一實施例中，上述的抗翹曲層與載板的厚度比介於1：25與1：10之間。
在本發明的一實施例中，還包括離型層，其中離型層位於載板與重佈線層之間。
在本發明的一實施例中，上述的重佈線層還包括：第一導線層，設置於第二表面與第一介電層之間，且第一介電層具有第一通孔；第二導線層，設置於第一介電層上，其中第二導線層透過第一通孔連接第一導線層；第二介電層，設置於第二導線層上，且具有第二通孔；第三導線層，設置於第二介電層上，其中第三導線層透過第二通孔連接第二導線層；第三介電層，設置於第三導線層上，且具有第三通孔；以及第四導線層，設置於第三介電層上，其中第四導線層透過第三通孔連接第三導線層。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1J是依照本發明一實施例的封裝結構10的製作方法的步驟流程的剖面示意圖。請參照圖1A、圖1B以及圖1F，封裝結構10的製作方法包括以下步驟：(A)提供載板110，載板110具有第一表面111及第二表面112，且第一表面111與第二表面112相對；(B)於第一表面111上形成抗翹曲層120；(C)加熱載板110與抗翹曲層120；以及(D)於第二表面112上形成重佈線層140，且重佈線層140包括第一介電層I1；其中抗翹曲層120的熱膨脹係數大於或等於第一介電層I1的熱膨脹係數。
在本發明的一實施例的封裝結構10的製作方法中，利用抗翹曲層120的熱膨脹係數大於或等於第一介電層I1的熱膨脹係數，如此一來，可以藉由抗翹曲層120賦予載板110對抗第一介電層I1的抗翹曲力，而有效地避免封裝結構10翹曲。
以下，配合圖式，繼續說明封裝結構10的製作方法的實施方式。請參照圖1A，首先，在步驟(A)提供載板110，載板110例如是用以承載後續製程步驟中所形成的膜層的暫時載具。具體而言，載板110具有相對的第一表面111及第二表面112，且第一表面111及第二表面112上可形成各種膜層。在一些實施例中，載板110可以具有0.5至2.0 mm的厚度。在某些實施例中，載板110可以具有0.6至1.7 mm的厚度。
在一些實施例中，載板110的熱膨脹係數可以介於3至10 ppm/℃。在一些實施例中，載板110的熱膨脹係數可以介於5至9 ppm/℃。載板110的材料可以是玻璃、晶圓、或是其它可適用的材料。舉例而言，在本實施例中，載板110的材料是熱膨脹係數約為8.5 ppm/℃的玻璃，但本發明不以此為限。在其他實施例中，載板110可以是晶圓，且晶圓具有約為3 ppm/℃的熱膨脹係數。
接著，在步驟(B)，於載板110的一個表面上形成抗翹曲層120。抗翹曲層120可以藉由塗佈或貼合的方式形成，但本發明不以此為限。抗翹曲層120的熱膨脹係數通常會大於載板110的熱膨脹係數。在一些實施例中，抗翹曲層120的熱膨脹係數可以介於50至500 ppm/℃。另外，抗翹曲層120的厚度可以視需要進行調整。在一些實施例中，抗翹曲層120的厚度可以介於30 μm至300 μm，但本發明不限於此。
在一些實施例中，抗翹曲層的材料可以選自於聚二甲基矽氧烷(Polydimethylsiloxane，PDMS)、聚胺酯(Polyurethane，PU)、熱塑性聚胺酯(Thermoplastic polyurethane，TPU)、聚醯亞胺(Polyimide，PI)以及其它可適用的材料。舉例而言，在本實施例中，可以藉由塗佈的方式，在載板110的第一表面111上形成PDMS層作為抗翹曲層120，其中PDMS層的熱膨脹係數約為300 ppm/℃，且PDMS層的厚度約為50 μm。
在一些實施例中，抗翹曲層120可以不覆蓋第一表面111的邊緣寬度W的周邊，以便於後續製程的操作。在一些實施例中，W約為5至15 mm。舉例而言，在一些實施例中，可以將厚度約為100 μm的TPU膜貼合於第一表面111上作為抗翹曲層120，且第一表面111的邊緣寬度約10 mm的周邊可以不形成抗翹曲層120，但本發明不限於此。
接著，請參照圖1B，在步驟(C)對載板110與抗翹曲層120進行加熱處理。上述的加熱處理的加熱溫度可以在100℃至150℃之間，例如110℃至140℃，或是120℃至130℃，但本發明不以此為限。上述的加熱處理的加熱時間可以介於5分鐘至15分鐘，例如6分鐘至12分鐘，或是8分鐘至10分鐘，但本發明不以此為限。舉例而言，在本實施例中，可以在100℃下對載板110與抗翹曲層120進行10分鐘的加熱處理，例如在100℃下將載板110與抗翹曲層120烘烤10分鐘。
由於第一表面111上的抗翹曲層120的熱膨脹係數大於載板110的熱膨脹係數，在上述加熱處理的過程中，抗翹曲層120會對載板110施予應力，使得在完成上述加熱處理之後，第一表面111會形成凹面111a，同時第二表面112會形成凸面112a，如圖1B所示。
接著，請參照圖1C，在本實施例中，封裝結構10的製作方法還可以包括於第二表面112形成的凸面112a上形成離型層130，其中載板110可藉由離型層130而與後續製程步驟中所形成的膜層(例如重佈線層140)分離。離型層130的材料可包括聚亞醯胺樹脂、二乙基甲醯胺、N-甲基吡咯烷酮、金屬或所述金屬的氧化物，其中所述金屬例如是鈦(Ti)、銅(Cu)、鋁(Al)、銀(Ag)、鐵(Fe)、鎳(Ni)、鉬(Mo)、鎢(W)等，但本發明不以此為限。
接著，請參照圖1D，在步驟(D)，於第二表面112上形成重佈線層140。舉例而言，在本實施例中，可以在離型層130上形成第一導線層C1。之後，於第一導線層C1上方形成第一介電層I1，且第一介電層I1具有第一通孔V1。此時，第一導線層C1可位於第二表面112與第一介電層I1之間，更具體地說，第一導線層C1位於離型層130與第一介電層I1之間。
在本實施例中，第一介電層I1的熱膨脹係數介於30至80 ppm/℃，也就是說，第一介電層I1的熱膨脹係數大於載板110的熱膨脹係數。因此，在形成第一介電層I1的過程中，第一介電層I1會對載板110施加應力，而且第一介電層I1施加於載板110的應力可抵消抗翹曲層120施加於載板110的應力，也就是說，第一介電層I1施加於載板110的應力可使載板110趨向於恢復平整，使得在第一介電層I1形成之後載板110不會出現明顯翹曲。如此一來，在第一介電層I1形成之後，第一表面111會由凹面111a變成近平面111b，同時第二表面112會由凸面112a變成近平面112b，而且近平面111b或平面的曲率半徑大於凹面111a的曲率半徑，近平面或平面112b的曲率半徑也大於凸面112a的曲率半徑。
接著，請參照圖1E，在本實施例中，封裝結構10的製作方法還可以包括在第一介電層I1上形成第二導線層C2，且第二導線層C2可以透過第一通孔V1連接第一導線層C1。接著，在第二導線層上形成第二介電層I2，且第二介電層I2具有第二通孔V2。當第二介電層I2的熱膨脹係數大於載板110的熱膨脹係數時，在形成第二介電層I2的過程中，第二介電層I2也可對載板110施加應力，而且第二介電層I2施加於載板110的應力也可抵消抗翹曲層120施加於載板110的應力，使得在第二介電層I2形成之後，第一表面111可由近平面111b變成平面111c，同時第二表面112也可由近平面112b變成平面112c。
接著，請參照圖1F，在本實施例中，封裝結構10的製作方法還可以包括在第二介電層I2上形成第三導線層C3，且第三導線層C3透過第二通孔V2連接第二導線層C2。接著，在第三導線層C3上形成第三介電層I3，且第三介電層I3具有第三通孔V3。接著，在第三介電層I3上形成第四導線層C4，且第四導線層C4可以透過第三通孔V3連接第三導線層C3，從而形成重佈線層140。在一些實施例中，第三介電層I3亦可對載板110施加與抗翹曲層120相反的應力，而有助於防止載板110出現翹曲，從而防止封裝結構10翹曲。由於第一介電層I1、第二介電層I2以及第三介電層I3皆可對載板110施加與抗翹曲層120相反的應力，因此，上述圖1D至圖1F的描述僅為舉例說明。藉由調整抗翹曲層120、第一介電層I1、第二介電層I2以及第三介電層I3的熱膨脹係數以及厚度、或是增加更多的介電層，可以使封裝結構10在重佈線層140製作完成之後趨於平整。
接著，請參照圖1G，在本實施例中，封裝結構10的製作方法還可以包括將晶片150設置於載板110的第二表面112上，使晶片150電性連接至第四導線層C4。具體而言，在本實施例中，晶片150可以具有多個接墊151，且第四導線層C4可以分別透過連接材CL電性連接至接墊151。連接材CL例如為銲料、導電膠或其他材料。此外，連接材CL與接墊151之間還可包括其他導電材料或導電膠。
第一導線層C1、第二導線層C2、第三導線層C3、第四導線層C4、以及接墊151的材質可以包括導電性良好的金屬或合金，例如鋁、鉬、鈦、銅、鎳、金、錫、銀等金屬、其合金、或其組合。舉例而言，在一實施例中，上述導線層或接墊可為多層結構，例如包括依續堆疊的鈦層、鋁層以及鈦層，但本發明不以此為限。
第一介電層I1、第二介電層I2以及第三介電層I3的材料可以選自於聚醯亞胺、聚苯并噁唑(Polybenzoxazole，PBO)以及苯并環丁烯(Benzocyclobutene，BCB)，但本發明不限於此。另外，第一介電層I1、第二介電層I2以及第三介電層I3也可以分別具有單層結構或多層結構，多層結構例如上述材料中任意兩層或更多層的疊層，可視需要進行組合與變化。
接著，請參照圖1H，在本實施例中，封裝結構10的製作方法還可以包括在晶片150上塗佈封裝層160，封裝層160包覆晶片150，以對晶片150提供保護。在一些實施例中，封裝層160可以直接接觸晶片150的一部分表面。封裝層160的材料可以包括聚合物材料，例如環氧類樹脂，但本發明不以此為限。
接著，請參照圖1I，在本實施例中，封裝結構10的製作方法還可以包括藉由離型層130移除載板110以及抗翹曲層120，以暴露出第一導線層C1，且在暴露出的第一導線層C1上形成凸墊BP。也就是說，凸墊BP是形成於重佈線層140的表面上，而且，晶片150可透過重佈線層140電性連接凸墊BP。
接著，在本實施例中，封裝結構10的製作方法還可以包括沿著如圖1I所示的切割線SL進行切割，以形成如圖1J所示的單一化晶片封裝結構10。在一些實施例中，上述切割是藉由雷射切割的方式進行，但本發明不以此為限。
在以下圖2的實施例中，說明封裝結構的實施態樣，並沿用圖1A~圖1F的實施例的元件標號與相關內容，其中，採用相同的標號來表示相同或近似的元件，並省略了相同技術內容的說明。關於省略部分的說明，可參考圖1A~圖1F的實施例，在以下的說明中不再重述。
圖2是依照本發明一實施例的封裝結構20的剖面示意圖。請參照圖2，封裝結構20包括：載板110、抗翹曲層120以及重佈線層140。載板110具有第一表面111及第二表面112，其中第一表面111與第二表面112相對。抗翹曲層120設置於第一表面111上。重佈線層140設置於第二表面112上，且重佈線層140包括第一介電層I1，其中抗翹曲層120的熱膨脹係數大於或等於第一介電層I1的熱膨脹係數。
在本發明的一實施例的封裝結構20中，藉由抗翹曲層120的熱膨脹係數大於或等於第一介電層I1的熱膨脹係數，使得抗翹曲層120施予載板110的應力可抵消第一介電層I1施予載板110的應力，而使封裝結構20具有減小的翹曲量。
以下，配合圖2，繼續說明封裝結構20的各個元件或膜層的實施方式，但本發明不以此為限。
在本實施例中，載板110可以具有3至10 ppm/℃的熱膨脹係數。舉例而言，載板110可以是熱膨脹係數約為8.5 ppm/℃的玻璃，或是熱膨脹係數約為3 ppm/℃的晶圓，但本發明不限於此。在一些實施例中，載板110可以具有0.5至2.0 mm的厚度。在一些實施例中，載板110可以具有0.6至1.7 mm的厚度。
抗翹曲層120的熱膨脹係數可以介於50至500 ppm/℃。在一些實施例中，抗翹曲層120的熱膨脹係數可以介於100至400 ppm/℃。在一些實施例中，抗翹曲層120的熱膨脹係數可以介於200至300 ppm/℃。抗翹曲層120的厚度可以介於30 μm至300 μm，但本發明不限於此。在一些實施例中，抗翹曲層120的厚度約為50 μm。在一些實施例中，抗翹曲層120與載板110的厚度比可以介於1：25與1：10之間。
抗翹曲層120的材料可以選自於聚二甲基矽氧烷、聚胺酯以及聚醯亞胺。在本實施例中，抗翹曲層120的材料是PDMS。PDMS的熱膨脹係數約為300 ppm/℃，可提供載板110適當的應力來抵消後續膜層作用於載板110的應力，從而使封裝結構20趨於平整。
在本實施例中，封裝結構20還可以包括離型層130，其中離型層130位於載板110與重佈線層140之間。藉由離型層130的設置，使得重佈線層140可輕易地與載板110分離。
重佈線層140可以包括第一導線層C1、第一介電層I1、第二導線層C2、第二介電層I2、第三導線層C3、第三介電層I3以及第四導線層C4，其中第一介電層I1夾於第一導線層C1與第二導線層C2之間，第二介電層I2夾於第二導線層C2與第三導線層C3之間，且第三介電層I3夾於第三導線層C3與第四導線層C4之間。
在一些實施例中，第一介電層I1具有第一通孔V1，第二介電層I2具有第二通孔V2，且第三介電層I3具有第三通孔V3。如此一來，第二導線層C2可以透過第一通孔V1連接第一導線層C1，第三導線層C3透過第二通孔V2連接第二導線層C2，且第四導線層C4透過第三通孔V3連接第三導線層C3。
第一導線層C1、第二導線層C2、第三導線層C3以及第四導線層C4的材質可以包括導電性良好的金屬或合金，例如鋁、鉬、鈦、銅等金屬、其合金、或其組合。舉例而言，在一些實施例中，上述導線層可為多層結構，例如包括依續堆疊的鈦層、鋁層以及鈦層，但本發明不以此為限。
第一介電層I1、第二介電層I2以及第三介電層I3的材料可以選自於聚醯亞胺、聚苯并噁唑以及苯并環丁烯，但本發明不限於此。另外，第一介電層I1、第二介電層I2以及第三介電層I3也可以分別具有單層結構或多層結構，多層結構例如上述材料中任意兩層或更多層的疊層，可視需要進行組合與變化。舉例而言，在本實施例中，第一介電層I1的材料是PI，但本發明不限於此。
在本發明的一實施例的封裝結構20中，藉由抗翹曲層120的熱膨脹係數大於或等於第一介電層I1的熱膨脹係數，使得抗翹曲層120施予載板110的應力可抵消第一介電層I1施予載板110的應力，而有效地防止封裝結構20翹曲。
綜上所述，本發明的封裝結構及其製作方法藉由於設置重佈線層之前先行於載板的相對側設置抗翹曲層，如此一來，後續形成的介電層施加於載板的應力可抵消抗翹曲層施加於載板的應力，使得在重佈線層製作完成之後封裝結構可趨於平整。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、20:封裝結構 110:載板 111:第一表面 111a:凹面 111b:近平面 111c:平面 112:第二表面 112a:凸面 112b:近平面 112c:平面 120:抗翹曲層 130:離型層 140:重佈線層 150:晶片 151:接墊 160:封裝層 BP:凸墊 C1:第一導線層 C2:第二導線層 C3:第三導線層 C4:第四導線層 CL:連接材 I1:第一介電層 I2:第二介電層 I3:第三介電層 SL:切割線 V1:第一通孔 V2:第二通孔 V3:第三通孔 W:寬度
圖1A至圖1J是依照本發明一實施例的封裝結構的製作方法的步驟流程的剖面示意圖。 圖2是依照本發明一實施例的封裝結構的剖面示意圖。
110:載板
111:第一表面
111a:凹面
112:第二表面
112a:凸面
120:抗翹曲層

Claims (17)

  1. 一種封裝結構的製作方法，依序包括以下步驟：(A)提供一載板，該載板具有一第一表面及一第二表面，且該第一表面與該第二表面相對；(B)於該第一表面上形成一抗翹曲層；(C)加熱該載板與該抗翹曲層；以及(D)於該第二表面上形成一重佈線層，且該重佈線層包括一第一介電層；其中該抗翹曲層的熱膨脹係數大於該第一介電層的熱膨脹係數。
  2. 如請求項1所述的製作方法，其中該載板的材料是玻璃或晶圓。
  3. 如請求項1所述的製作方法，其中於步驟(B)中該抗翹曲層是藉由塗佈或貼合的方式形成。
  4. 如請求項1所述的製作方法，其中該抗翹曲層的材料是選自於聚二甲基矽氧烷、聚胺酯以及聚醯亞胺。
  5. 如請求項1所述的製作方法，其中該抗翹曲層的熱膨脹係數介於50至500ppm/℃。
  6. 如請求項1所述的製作方法，其中步驟(C)的加熱溫度為100℃至150℃。
  7. 如請求項1所述的製作方法，其中步驟(C)的加熱時間為5分鐘至15分鐘。
  8. 如請求項1所述的製作方法，其中在步驟(C)之後，該第一表面形成凹面，且該第二表面形成凸面。
  9. 如請求項1所述的製作方法，還包括在步驟(D)之前先於該第二表面上形成一離型層。
  10. 如請求項1所述的製作方法，其中該第一介電層的熱膨脹係數介於30至80ppm/℃。
  11. 如請求項1所述的製作方法，其中該第一介電層的材料是選自於聚醯亞胺、聚苯并噁唑以及苯并環丁烯。
  12. 一種封裝結構，包括：一載板，具有一第一表面及一第二表面，其中該第一表面與該第二表面相對；一抗翹曲層，設置於該第一表面上；以及一重佈線層，設置於該第二表面上，且該重佈線層包括一第一介電層，其中該抗翹曲層的熱膨脹係數大於該第一介電層的熱膨脹係數，且該抗翹曲層的材料是選自於聚二甲基矽氧烷以及聚胺酯。
  13. 如請求項12所述的封裝結構，其中該載板的材料為玻璃或晶圓。
  14. 如請求項12所述的封裝結構，其中該抗翹曲層與該載板的厚度比介於1：25與1：10之間。
  15. 如請求項12所述的封裝結構，還包括一離型層，其中該離型層位於該載板與該重佈線層之間。
  16. 如請求項12所述的封裝結構，其中該第一介電層的材料是選自於聚醯亞胺、聚苯并噁唑以及苯并環丁烯。
  17. 如請求項12所述的封裝結構，其中該重佈線層還包括：一第一導線層，設置於該第二表面與該第一介電層之間，且該第一介電層具有一第一通孔；一第二導線層，設置於該第一介電層上，其中該第二導線層透過該第一通孔連接該第一導線層；一第二介電層，設置於該第二導線層上，且具有一第二通孔；一第三導線層，設置於該第二介電層上，其中該第三導線層透過該第二通孔連接該第二導線層；一第三介電層，設置於該第三導線層上，且具有一第三通孔；以及一第四導線層，設置於該第三介電層上，其中該第四導線層透過該第三通孔連接該第三導線層。
TW110101546A 2021-01-15 2021-01-15 封裝結構及其製作方法 TWI789682B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW110101546A TWI789682B (zh) 2021-01-15 2021-01-15 封裝結構及其製作方法
CN202111143796.2A CN113889416A (zh) 2021-01-15 2021-09-28 封装结构及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW110101546A TWI789682B (zh) 2021-01-15 2021-01-15 封裝結構及其製作方法

Publications (2)

Publication Number Publication Date
TW202230643A TW202230643A (zh) 2022-08-01
TWI789682B true TWI789682B (zh) 2023-01-11

Family

ID=79007509

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110101546A TWI789682B (zh) 2021-01-15 2021-01-15 封裝結構及其製作方法

Country Status (2)

Country Link
CN (1) CN113889416A (zh)
TW (1) TWI789682B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200423264A (en) * 2003-04-25 2004-11-01 Chipmos Technologies Inc Wafer level packaging process for protecting bump electrodes
TW202018008A (zh) * 2018-08-17 2020-05-16 德商漢高智慧財產控股公司 液體壓縮成型或封裝組合物
TW202023007A (zh) * 2018-12-13 2020-06-16 力成科技股份有限公司 半導體封裝結構及其製法
TW202032679A (zh) * 2018-09-28 2020-09-01 台灣積體電路製造股份有限公司 封裝結構及其形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200423264A (en) * 2003-04-25 2004-11-01 Chipmos Technologies Inc Wafer level packaging process for protecting bump electrodes
TW202018008A (zh) * 2018-08-17 2020-05-16 德商漢高智慧財產控股公司 液體壓縮成型或封裝組合物
TW202032679A (zh) * 2018-09-28 2020-09-01 台灣積體電路製造股份有限公司 封裝結構及其形成方法
TW202023007A (zh) * 2018-12-13 2020-06-16 力成科技股份有限公司 半導體封裝結構及其製法

Also Published As

Publication number Publication date
TW202230643A (zh) 2022-08-01
CN113889416A (zh) 2022-01-04

Similar Documents

Publication Publication Date Title
TWI841586B (zh) 晶片封裝方法
TWI692820B (zh) 半導體裝置及其製造方法
TWI556349B (zh) 半導體裝置的結構及其製造方法
US9496249B2 (en) 3DIC package and methods of forming the same
US8030769B2 (en) Grooving bumped wafer pre-underfill system
US10049955B2 (en) Fabrication method of wafer level packaging semiconductor package with sandwich structure of support plate isolation layer and bonding layer
CN101740415B (zh) 集成电路结构及其形成方法
JP4659660B2 (ja) 半導体装置の製造方法
TW202013630A (zh) 電子裝置及其製造方法
KR20150104467A (ko) 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
US20200381407A1 (en) Structure and Formation Method for Chip Package
US9870975B1 (en) Chip package with thermal dissipation structure and method for forming the same
US10276543B1 (en) Semicondcutor device package and method of forming semicondcutor device package
CN108538731B (zh) 电子封装件及其制法
TW202002215A (zh) 半導體封裝及其製造方法
US12062832B2 (en) Electronic device and manufacturing method thereof
TW202117869A (zh) 封裝結構及其形成方法
TWI689056B (zh) 封裝結構及其製造方法
TW201913914A (zh) 積體扇出型封裝
US20190393114A1 (en) Semiconductor device and method for manufacturing the same
TWI789682B (zh) 封裝結構及其製作方法
TW202303875A (zh) 晶片封裝結構及其形成方法
CN114724967A (zh) 一种具有tsv的异构芯片封装结构的封装方法
TWI815966B (zh) 封裝結構及其製作方法
WO2010119570A1 (ja) 積層半導体装置及び積層半導体装置の製造方法