KR20150104467A - 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스 - Google Patents

반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스 Download PDF

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KR20150104467A
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rewiring
semiconductor die
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김도형
한승철
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Abstract

본 발명은 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스에 관한 것으로, 해결하고자 하는 기술적 과제는 PCB를 이용하지 않고 재배선층을 이용하므로 반도체 디바이스를 얇은 두께 및 파인 피치하게 제조가 가능하며, 복수의 재배선층 사이가 직접적으로 접속되고 PCB를 이용하지 않고 재배선층을 이용하므로 전기적 특성이 우수한 반도체 디바이스를 제공하는데 있다.

Description

반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스{Manufacturing method of semiconductor device and semiconductor device thereof}
본 발명은 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스에 관한 것이다.
일반적으로 POP(Package On Package)는 적어도 하나의 반도체 다이를 내장한 패키지를 수직 방향으로 적층하는 기술을 의미한다. 이러한 POP는 각각의 패키지를 개별적으로 시험하여 정상 패키지만이 적층되도록 함으로써, 조립 수율이 높은 장점이 있다.
그러나 이러한 종래의 POP는 기판으로서 두께가 두꺼운 PCB(Printed Circuit Board)가 주로 이용되어, 전체적인 POP의 두께가 대략 1 mm 이상이고, 또한 기판에 형성된 회로패턴의 폭이 대략 10 ㎛ 이상이고, 기판과 반도체 패키지 사이의 접속을 위해 별도의 도전성 범프 또는 필러등의 구성이 필요하기 때문에 전력 손실이 큰 문제가 있다.
또한, PCB는 다양한 유기물을 포함하는데, 이러한 유기물은 반도체 다이 및 인캡슐란트와 같은 무기물과 열팽창 계수차가 크기 때문에, 완성된 POP의 휨 현상도 큰 문제가 있다. 특히, POP를 제조하기 위해서는 고가의 PCB를 구매해야 함으로써, POP의 제조 비용 역시 비싸지는 문제가 있다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 PCB를 이용하지 않음으로써 경박 및 파인피치하게 제조 가능하며, 재배선층 사이가 직접적으로 접속되어 전기적 특성이 우수할 수 있는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 제공하는데 있다.
또한, 본 발명의 다른 목적은 PCB를 이용하지 않음으로써 저비용 제조가 가능할 수 있는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체 디바이스의 제조방법은 더미기판에 제1재배선층을 형성하는 제1재배선층 형성 단계와, 상기 제1재배선층의 제1면에 반도체 다이를 전기적으로 접속하는 반도체 다이 접속 단계와, 상기 제1재배선층의 제1면과, 상기 반도체 다이의 측부를 덮도록 제1인캡슐란트를 형성하는 제1인캡슐레이션 단계와, 상기 더미기판을 제거하여, 상기 제1재배선층의 제1면의 반대면인 제2면을 외부로 노출시키는 더미기판 제거 단계와, 외부로 노출된 상기 제1재배선층의 제2면에 더미 테이프를 부착하는 더미 테이프 부착 단계와, 상기 더미 테이프, 상기 제1재배선층 및 상기 제1인캡슐란트를 모두 덮도록 제2인캡슐란트를 형성하는 제2인캡슐레이션 단계 및, 상기 더미 테이프를 제거하고 상기 제1재배선층과 전기적으로 접속되도록, 상기 제2인캡슐란트와 상기 제1재배선층의 제2면에 제2재배선층을 형성하는 제2재배선층 형성 단계를 포함할 수 있다.
상기 더미기판 제거 단계 이전에는 상기 반도체 다이, 제1재배선층 및 제1인캡슐란트를 다이싱하여 개별의 반도체 모듈로 분리하는 싱귤레이션 단계를 더 포함할 수 있다.
상기 더미 테이프 부착 단계에서는, 상기 싱귤레이션 단계에서 분리된 상기 반도체 모듈을 각각을 상기 더미 테이프에 부착시킬 수 있다.
상기 더미 테이프는 상기 제1재배선층의 제2면과 대향하는 면인 제1면의 크기가, 상기 제1재배선층의 제2면의 크기에 비해서 더 클 수 있다.
상기 제2인캡슐레이션 단계에서 상기 제2인캡슐란트는 상기 더미 테이프의 제1면을 모두 덮도록 형성될 수 있다.
상기 제2재배선층 형성 단계이후에는 상기 제2재배선층과 전기적으로 접속되도록 솔더볼을 형성하는 솔더볼 형성단계를 더 포함할 수 있다.
상기 반도체 다이 접속 단계에서는 상기 반도체 다이의 도전성 필러가 상기 제1재배선층의 제1면과 전기적으로 접속된 후, 상기 반도체 다이와 상기 제1재배선층 사이의 상기 도전성 필러 덮도록 언더필을 형성할 수 있다.
상기 제1재배선층 형성 단계에서는 상기 더미 기판에 다수의 제1오프닝을 갖는 제1유전층을 형성하는 단계 및, 상기 제1유전층에 다수의 제1도전층을 형성하는 단계를 포함할 수 있다.
상기 제2재배선층 형성 단계에서는 상기 다수의 제1도전층이 외부로 노출되도록 다수의 제2오프닝을 갖는 제2유전층을 상기 제1재배선층 및 상기 제2인캡슐란트에 형성하는 단계 및, 상기 다수의 제1도전층과 각각 전기적으로 접속되도록 상기 제2유전층에 다수의 제2도전층을 형성하는 단계를 포함할 수 있다.
상기 제1도전층과 상기 제2도전층은 서로 접촉되며, 직접 전기적으로 접속될 수 있다.
상기 제1재배선층 형성 단계에서
상기 다수의 제1도전층 중, 상기 제1재배선층의 제1면으로 노출된 상기 제1도전층에 도전 패턴이 더 형성될 수 있다.
상기 반도체 다이는 상기 도전 패턴을 통해 상기 제1도전층과 전기적으로 접속될 수 있다.
상기 제2재배선층 형성 단계에서는 상기 더미 테이프 제거로 외부로 노출된 상기 제1재배선층의 제2면과, 상기 제1재배선층의 제2면과 동일평면을 이루는 상기 제2인캡슐란트의 제2면을 모두 덮도록 상기 제2재배선층이 형성될 수 있다.
제1면과 제1면의 반대면인 제2면을 갖는 제1재배선층과, 상기 제1재배선층의 제1면에 안착되어, 상기 제1재배선층과 전기적으로 접속된 반도체 다이와, 상기 제1재배선층의 제1면과 상기 반도체 다이의 측부를 덮는 제1인캡슐란트와, 상기 제1재배선층의 제2면과, 제1면이 전기적으로 접속된 제2재배선층 및, 상기 제2재배선층의 제1면과, 제1인캡슐란트, 상기 반도체 다이를 덮는 제2인캡슐란트를 포함할 수 있다.
상기 제2재배선층의 제1면은 상기 제1재배선층의 제2면에 비해서 그 크기가 더 클 수 있다.
상기 제1재배선층과 상기 제2재배선층은 서로 접촉되고, 직접 전기적으로 접속될 수 있다.
상기 제2재배선층의 제1면의 반대면인 제2면에 전기적으로 접속된 솔더볼을 더 포함할 수 있다.
본 발명에 의한 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스는 PCB를 이용하지 않음으로써 경박 및 파인피치하게 제조 가능하며, 재배선층 사이가 직접적으로 접속되어 전기적 특성이 우수할 수 있게 된다.
또한 본 발명에 의한 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스는 본 발명의 다른 목적은 PCB를 이용하지 않음으로써 저비용 제조가 가능할 수 있게 된다.
도 1a 내지 도 1o은 본 발명에 따른 반도체 디바이스의 제조방법을 도시한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
또한, 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
도 1a 내지 도 1o은 본 발명에 따른 반도체 디바이스(100)의 제조방법을 도시한 단면도가 도시되어 있다.
도 1a 내지 도 1d를 참조하면, 제1재배선층(110) 형성을 도시한 단면도가 도시되어 있다.
우선, 도 1a에 도시된 바와 같이, 대략 평평한 제1면(10a)과, 제1면(10a)의 반대면인 대략 평평한 제2면(10b)을 갖는 더미 기판(10)이 준비하고, 더미 기판(10)의 제1면(10a)에 제1유전층(111)을 형성한다. 상기 더미 기판(10)은 실리콘, 저급 실리콘, 글래스, 실리콘카바이드, 사파이어, 석영, 세라믹, 금속산화물, 금속 및 그 등가물 중에서 선택된 어느 하나일 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 그리고 상기 제1유전층(111)은 CVD(Chemical Vapor Deposition) 장비 등에 의해 상기 더미 기판(10)의 제1면(10a)에 증착된 후, 사진 식각 공정 및/또는 레이저 공정 등에 의해 패터닝 되어, 제1오프닝(111a)이 형성될 수 있다. 상기 제1오프닝(111a)에 의해 더미 기판(10)의 제1면(10a)의 일부가 외부로 노출될 수 있다. 상기 제1유전층(111)은 실리콘 산화막, 실리콘 질화막 및 그 등가물 중에서 선택된 어느 하나 일 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
도 1b에 도시된 바와 같이, 제1오프닝(111a) 및 제1유전층(111)에 제1도전층(112)이 형성된다. 이에 따라, 제1도전층(112)은 제1오프닝(111a)을 통해 제1더미 기판(10a)에 직접 접촉되기도 한다. 이러한 제1도전층(112)은 금, 은, 니켈, 티타늄 및/또는 텅스텐 등에 의한 시드층을 위한 무전해 도금 공정, 구리 등을 이용한 전해 도금 공정 및 포토레지스트 등을 이용한 사진 식각 공정에 의해 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 또한, 제1도전층(112)은 구리 외에도 주로 구리 합금, 알루미늄, 알루미늄 합금, 철, 철 합금 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
도 1c에 도시된 바와 같이, 상술한 제1유전층(111) 형성 공정 및 제1도전층(112) 형성 공정이 다수회 반복됨으로써, 다층 구조의 제1재배선층(110)이 완성될 수 있다. 이와 같은 제1재배선층(110)은 제1면(110a)과 제1면(110a)의 반대면인 제2면(110b)을 가질 수 있으며, 제1면(110a) 및 제2면(110b)로 제1도전층(112)이 노출될 수 있다. 상기 제1재배선층(110)은 유전층과 도전층으로만 이루어지며, 종래의 PCB(예를 들면, 경성 PCB 또는 연성 PCB)에서와 같은 유기 코어층이나 유기 빌드업층 존재하지 않는다. 따라서, 재1재배선층(110)은 상당히 얇게 형성될 수 있으며, 일례로 10 ㎛ 이하의 두께로 형성될 수 있다. 참고로, 종래의 PCB는 통상 200 ㎛ 내지 300 ㎛의 두께로 형성되었다.
또한, 제1재배선층(110)은 상술한 바와 같이 FAB(Fabrication) 공정에 의해 제조되기 때문에, 제1도전층(112)은 20 ㎚ 내지 1000 ㎚의 폭, 두께 및/또는 피치로 형성될 수 있다. 따라서 본 발명은 상당히 파인(fine)한 제1도전층(112)을 제공하며, 이에 따라 고집적화된 반도체 다이를 수용할 수 있다. 참고로, 종래의 PCB가 갖는 재배선은 통상 20 ㎛ 내지 30 ㎛의 폭, 두께 및/또는 피치로 형성되었다.
여기서, 제1재배선층(110) 중 제1면(110a)의 제1유전층(111)에는 오프닝(111b)이 형성됨으로써, 제1도전층(112) 중 일부 영역이 직접 외부로 노출된다.
도 1d에 도시된 바와 같이, 제1재배선층(110)의 제1면(110a)으로 통해 노출된 제1도전층(112)에는 도전 패드(113)가 더 형성될 수 있다. 상기 도전 패드(113) 역시, 통상의 도금 공정, 사진 식각 공정 등에 의해 형성될 수 있다. 상기 도전 패드(113)는 하기할 반도체 다이(120)와의 접속이 용이하도록 형성되며, 솔더로 이루어질 수 있다.
도 1e에 도시된 바와 같이, 반도체 다이(120)가 제1재배선층(110)에 전기적으로 접속된다. 상기 반도체 다이(120)는 제1면(120a)과, 제1면(120a)의 반대면인 제2면(120b)을 구비하고, 상기 제2면(120b)에는 도전성 필러(121)가 구비된다. 상기 반도체 다이(120)는 도전성 필러(121)를 통해 제1재배선층(110)의 제1면(110a)에 형성된 도전패드(113)와 전기적으로 접속된다. 즉, 반도체 다이(120)는 플립칩 형태로 제1재배선층(110)에 접속된다. 상기 도전성 필러(121)는 상기 제1재배선층(110)과의 접속이 용이하도록 단부에 형성된 솔더캡(121a)을 더 구비할 수 있다.
도 1f에 도시된 바와 같이 반도체 다이(120)와 제1재배선층(110) 사이의 공간에 언더필(122)이 주입되고 경화된다. 즉 언더필(122)은 반도체 다이(120)의 제2면(120b)과 제1재배선층(110)의 제1면(110a) 사이에 개재되며, 상기 도전성 필러(121)와 도전 패드(113)를 덮도록 형성된다. 이러한 언더필(122)에 의해 반도체 다이(120)는 제1재배선층(110) 위에 더욱 안정적으로 고정되며, 반도체 다이(120)와 제1재배선층(110) 사이의 열팽창 계수차에 불구하고, 반도체 다이(120)와 제1재배선층(110)이 상호간 전기적으로 분리되지 않는다. 물론, 경우에 따라 하기할 제1인캡슐란트(130)의 필러 직경이 반도체 다이(120)와 제1재배선층(110) 사이의 틈보다 작다면, 제1인캡슐란트(130)가 반도체 다이(120)와 제1재배선층(110) 사이의 틈으로 직접 충진 될 수 있으므로, 상술한 언더필(140)은 필요하지 않을 수도 있다.
도 1g에 도시된 바와 같이, 제1인캡슐란트(130)에 의해 제1재배선층(110)과 반도체 다이(120)가 인캡슐레이션 된다. 상기 제1인캡슐란트(130)는 제1재배선층(110)의 제1면(110a)과 반도체 다이(120)를 모두 덮도록 형성된 후, 상기 반도체 다이(120)의 제2면(120b)이 외부로 노출되도록 백그라인딩될 수 있다. 상기 제1인캡슐란트(130)에 의해서 반도체 다이(120)와 제1재배선층(110)이 외부환경으로부터 보호될 수 있다. 또한, 제1인캡슐란트(130)는 통상의 에폭시, 페이스트 및 그 등가물 중에서 어느 하나일 수 있으나, 이로서 본 발명을 한정하는 것은 아니다.
도 1h에 도시된 바와 같이, 제1재배선층(110) 및 제1인캡슐란트(130)를 다이싱하여, 각각의 반도체 모듈(100x)로 분리한다. 상기 다이싱은 블레이드 다이싱 또는 다이싱 툴을 이용할 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 여기서 반도체 모듈(100x)은 적어도 하나의 반도체 다이(120)가 안착되고, 제1인캡슐란트(130)에 의해서 반도체 다이(120)가 인캡슐레이션된 제1재배선층(110)을 지칭한다. 즉, 복수의 반도체 다이(120)가 안착된 제1재배선층(110)을, 적어도 하나의 반도체 다이(120)를 갖는 개별 반도체 모듈(100x)단위로 각각 분리한다. 도 1h에서는 반도체 모듈(100x)내에 포함된 반도체 다이(120)가 2개인 것을 도시하였으나, 하나 일 수도 있으며 본 발명에서 반도체 모듈(100x)내에 포함된 반도체 다이의 개수를 한정하는 것은 아니다. 상기 다이싱에 의해, 제1인캡슐란트(130)로 감싸졌던 제1재배선층(110)의 측부는 외부로 노출될 수 있다.
또한 도 1i에 도시된 바와 같이, 각각의 반도체 모듈(100x)로부터 더미 기판(10)이 제거된다. 구체적으로 설명하면, 더미 기판(10)을 웨이퍼 서포트 시스템으로 이용하여 일정 두께만큼 그라인딩하여 제거하고, 이후 건식 및/또는 습식 식각 공정을 통하여 더미 기판(10)을 완전히 제거할 수 있다. 이와 같이 하여, 제1재배선층(110)의 제2면(110b)는 외부로 노출된다. 즉, 더미 기판(10)의 제거로 인해서, 제1재배선층(110)의 제2면(110b)으로 제1도전층(112)이 제1유전층(111)을 통해 외부로 노출된다.
도 1j에 도시된 바와 같이, 각각의 반도체 모듈(100x)에서 제1재배선층(110)의 제2면(110b)에 더미 필름(20)이 부착된다. 상기 더미 필름(20)은 제1재배선층(110)의 제2면(110b)의 크기에 비해서 더 클 수 있다. 즉, 제1재배선층(110)과 접착된면인 더미 필름(20)의 제1면(20a)은, 상기 제1재배선층(110)과 접착된 이외의 부분은 외부로 노출될 수 있다. 이때 더미 필름(20)은 제1면(20a)에서 중심부엔 반도체 모듈(100x)의 제1재배선층(110)이 접착되고, 가장자리부가 외부로 노출될 수 있다.
도 1k에 도시된 바와 같이, 제2인캡슐란트(140)에 의해 더미 필름(20), 제1재배선층(110), 반도체 다이(120) 및 인캡슐란트(130)를 덮도록 인캡슐레이션한다. 즉, 상기 제2인캡슐란트(140)는 더미 필름(20)의 제1면(20a), 제1재배선층(110)의 제1면(110a)과 제2면(110b) 사이인 측부, 상기 반도체 다이(120)의 제1면(120a) 및 제1인캡슐란트(130)를 모두 덮도록 형성된다. 즉, 상기 제2인캡슐란트(140)는 더미 필름(20)에 부착된 개별 반도체 모듈(100x)에서, 더미 필름(20)에 부착된 제1재배선층(110)의 제2면(110b) 이외의 모든 영역은 감싼다. 이와 같은 제2인캡슐란트(140)는 평평한 제1면(140a)과 상기 제1재배선층(110)의 제2면(110b)과 동일 평면을 이루는 제2면(140b)을 갖는다. 상기 제2인캡슐란트(140)는 통상의 에폭시, 페이스트 및 그 등가물 중에서 어느 하나일 수 있으나, 이로서 본 발명을 한정하는 것은 아니다.
도 1l에 도시된 바와 같이 제2인캡슐란트(140)를 형성한 이후에, 제1재배선층(110)의 제2면(110a)에 부착된 더미 필름(20)을 제거한다. 상기 더미 필름(20)은 자외선 또는 열등에 의해서 접착력을 제거할 수 있으며, 이후 제2인캡슐란트(140)를 픽업하여 더미 필름(20)을 분리할 수 있다. 상기 더미 필름(20)의 제거로 인해서, 제1재배선층(110)의 제2면(110b)이 외부로 노출되며, 이때 제1재배선층(110)의 제2면(110b)으로 제1도전층(112)이 제1유전층(111)을 통해 외부로 노출된다. 또한 더미 필름(20)의 제거로 인해, 제2인캡슐란트(140)의 제2면(140b)도 외부로 노출된다.
도 1m 및 도 1n에 도시된 바와 같이 제1재배선층(110)의 제2면(110b)과 제2인캡슐란트(140)의 제2면(140b)에 제2유전층(151) 및 제2도전층(152)을 형성하여, 제2재배선층(150)을 형성할 수 있다. 우선, 도 1m에 도시된 바와 같이 제2유전층(151)은 CVD(Chemical Vapor Deposition) 장비 등에 의해 상기 제1재배선층(110)의 제2면(110b) 및 제2인캡슐란트(140)의 제2면(140a)을 덮도록 증착된 후, 사진 식각 공정 및/또는 레이저 공정 등에 의해 패터닝 되어, 제2오프닝(151a)이 형성될 수 있다. 상기 제2오프닝(151a)에 의해, 제1재배선층(110)의 제1도전층(112)의 일부가 외부로 노출될 수 있다. 상기 제1유전층(111)은 실리콘 산화막, 실리콘 질화막 및 그 등가물 중에서 선택된 어느 하나 일 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
또한 도 1n에 도시된 바와 같이 상기 제2오프닝(151a) 및 제2유전층(151)에 제2도전층(152)이 형성된다. 이에 따라, 제2도전층(152)은 제2오프닝(151a)을 통해 제1재배선층(110)의 제1도전층(112)에 직접 접촉된다. 이러한 제2도전층(152)은 금, 은, 니켈, 티타늄 및/또는 텅스텐 등에 의한 시드층을 위한 무전해 도금 공정, 구리 등을 이용한 전해 도금 공정 및 포토레지스트 등을 이용한 사진 식각 공정에 의해 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 또한, 제2도전층(152)은 구리 외에도 주로 구리 합금, 알루미늄, 알루미늄 합금, 철, 철 합금 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
이와 같이 제2유전층(151) 형성 공정 및 제2도전층(152) 형성 공정이 다수회 반복됨으로써, 다층 구조의 제2재배선층(150)이 완성될 수 있다. 이와 같은 제2재배선층(150)은 제1면(150a)과 제1면(150a)의 반대면인 제2면(150b)을 가질 수 있으며, 제1면(150a) 및 제2면(150b)로 제2도전층(152)이 노출될 수 있다. 상기 제2재배선층(150)의 제1면(150a)은 상기 제1재배선층(110)의 제2면(110b) 및 제2인캡슐란트(140)의 제2면(140b)을 모두 덮도록 접촉된다. 즉, 제2재배선층(150)의 제1면(150a)은 제1재배선층(110)의 제2면(110b)에 비해서 더 크다. 상기 제2재배선층(150)은 제1유전층(151)과 제2도전층(152)으로만 이루어지며, 종래의 PCB(예를 들면, 경성 PCB 또는 연성 PCB)에서와 같은 유기 코어층이나 유기 빌드업층 존재하지 않는다. 따라서, 재1재배선층(110)은 상당히 얇게 형성될 수 있으며, 일례로 10 ㎛ 이하의 두께로 형성될 수 있다. 참고로, 종래의 PCB는 통상 200 ㎛ 내지 300 ㎛의 두께로 형성되었다.
또한, 제2재배선층(150)은 상술한 바와 같이 FAB(Fabrication) 공정에 의해 제조되기 때문에, 제2도전층(152)은 20 ㎚ 내지 1000 ㎚의 폭, 두께 및/또는 피치로 형성될 수 있다. 따라서 본 발명은 상당히 파인(fine)한 제2도전층(152)을 제공하며, 이에 따라 고집적화된 반도체 다이를 수용할 수 있다. 참고로, 종래의 PCB가 갖는 재배선은 통상 20 ㎛ 내지 30 ㎛의 폭, 두께 및/또는 피치로 형성되었다.
또한 제2재배선층(150)은 제2도전층(152)이 제1재배선층(110)의 제1도전층(151)과 직접 접촉되어, 전기적으로 접속되도록 형성된다. 즉, 제2재배선층(150)은 제1재배선층(110)의 제2면(110b)에 직접 형성하므로, 재배선층과 PCB와 같은 기판과의 접속시 필요한 별도의 범프층을 구비할 필요가 없다.
도 1n에 도시된 바와 같이, 제2재배선층(150)의 제2면(150b)로 노출된 제2도전층(152)과 전기적으로 접속되도록 솔더볼(160)을 형성한다. 예를 들면, 제2유전층(151)을 통하여 외부로 노출된 제2도전층(152)의 소정 영역에 휘발성 플럭스를 도포하고, 플럭스에 솔더볼(160)을 위치시킨 후, 대략 150 ℃ 내지 250 ℃의 온도를 제공함으로써, 플럭스는 휘발되고 솔더볼(160)이 제2도전층(152)의 영역에 접속되도록 한다. 이후, 냉각 공정을 통하여 솔더볼(160)이 제2재배선(152)에 완전하게 기계적/전기적으로 접속되도록 한다.
이와 같이 하여, 본 발명은 복수의 재배선층을 갖는 반도체 디바이스(100)가 완성된다. 또한 본 발명에 의해 완성된 반도체 디바이스(100)는 위에 다른 반도체 디바이스, 패키지 또는 부품이 더 탑재될 수 있다.
한편, 상술한 바와 같이 본 발명에서는 종래와 같은 PCB를 사용하지 않음으로써 두께가 얇고, 재배선층들의 도전층 사이가 직접적으로 접속되어 전기적 특성이 우수한 반도체 디바이스(100)를 제공하게 된다. 즉, 대략 10 ㎛ 이하의 재배선층이 이용됨으로써, 대략 100㎛ 내지 200 ㎛의 두께를 갖는 반도체 디바이스(100)가 제공된다. 또한, 20 ㎚ 내지 30 ㎚의 폭, 두께 및/또는 피치를 갖는 재배선에 의해 전기적 특성이 우수한(전력 손실 현상이 작은) 반도체 디바이스(100)가 제공된다. 더욱이, 제1재배선층(110)상에 제2재배선층(150)을 직접 형성함으로써, 재배선층(110, 150)사이가 직접 접속되어, 공정을 간소화할 수 있으며 전기적 특성이 향상될 수 있다. 또한 재배선층(110, 150)에 포함된 유전층(111,151)은 무기재료이기 때문에, 반도체 다이(120), 제1인캡슐란트(130) 및 제2인캡슐란트(140)와 유사한 열팽창 계수를 갖고, 이에 따라 휨 현상이 작은 반도체 디바이스(100)가 제공된다.
더욱이, 본 발명에서는 종래의 고가 PCB를 구매하지 않고, 이미 구축된 증착 장비, 도금 공정 장비, 사진 식각 공정 장비 등이 이용되어 재배선층이 제조됨으로써, 저비용으로 제조 가능한 반도체 디바이스(100)가 제공된다.
이상에서 설명한 것은 본 발명에 의한 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100; 반도체 디바이스
110; 제1재배선층 120; 반도체 다이
130; 제1인캡슐란트 140; 제2인캡슐란트
150; 제2재배선층 160; 솔더볼

Claims (17)

  1. 더미기판에 제1재배선층을 형성하는 제1재배선층 형성 단계;
    상기 제1재배선층의 제1면에 반도체 다이를 전기적으로 접속하는 반도체 다이 접속 단계;
    상기 제1재배선층의 제1면과, 상기 반도체 다이의 측부를 덮도록 제1인캡슐란트를 형성하는 제1인캡슐레이션 단계;
    상기 더미기판을 제거하여, 상기 제1재배선층의 제1면의 반대면인 제2면을 외부로 노출시키는 더미기판 제거 단계;
    외부로 노출된 상기 제1재배선층의 제2면에 더미 테이프를 부착하는 더미 테이프 부착 단계;
    상기 더미 테이프, 상기 제1재배선층 및 상기 제1인캡슐란트를 모두 덮도록 제2인캡슐란트를 형성하는 제2인캡슐레이션 단계; 및
    상기 더미 테이프를 제거하고 상기 제1재배선층과 전기적으로 접속되도록, 상기 제2인캡슐란트와 상기 제1재배선층의 제2면에 제2재배선층을 형성하는 제2재배선층 형성 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  2. 청구항 1에 있어서,
    상기 더미기판 제거 단계 이전에는
    상기 반도체 다이, 제1재배선층 및 제1인캡슐란트를 다이싱하여 개별의 반도체 모듈로 분리하는 싱귤레이션 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  3. 청구항 2에 있어서,
    상기 더미 테이프 부착 단계에서는,
    상기 싱귤레이션 단계에서 분리된 상기 반도체 모듈을 각각을 상기 더미 테이프에 부착시키는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  4. 청구항 1에 있어서,
    상기 더미 테이프는 상기 제1재배선층의 제2면과 대향하는 면인 제1면의 크기가, 상기 제1재배선층의 제2면의 크기에 비해서 더 큰 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  5. 청구항 4에 있어서,
    상기 제2인캡슐레이션 단계에서
    상기 제2인캡슐란트는 상기 더미 테이프의 제1면을 모두 덮도록 형성되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  6. 청구항 1에 있어서,
    상기 제2재배선층 형성 단계이후에는
    상기 제2재배선층과 전기적으로 접속되도록 솔더볼을 형성하는 솔더볼 형성단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  7. 청구항 1에 있어서,
    상기 반도체 다이 접속 단계에서는
    상기 반도체 다이의 도전성 필러가 상기 제1재배선층의 제1면과 전기적으로 접속된 후, 상기 반도체 다이와 상기 제1재배선층 사이의 상기 도전성 필러 덮도록 언더필을 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  8. 청구항 1에 있어서,
    상기 제1재배선층 형성 단계에서는
    상기 더미 기판에 다수의 제1오프닝을 갖는 제1유전층을 형성하는 단계; 및
    상기 제1유전층에 다수의 제1도전층을 형성하는 단계를 포함하는 것을 반도체 디바이스의 제조 방법.
  9. 청구항 8에 있어서,
    상기 제2재배선층 형성 단계에서는
    상기 다수의 제1도전층이 외부로 노출되도록 다수의 제2오프닝을 갖는 제2유전층을 상기 제1재배선층 및 상기 제2인캡슐란트에 형성하는 단계; 및
    상기 다수의 제1도전층과 각각 전기적으로 접속되도록 상기 제2유전층에 다수의 제2도전층을 형성하는 단계를 포함하는 것을 반도체 디바이스의 제조 방법.
  10. 청구항 9에 있어서,
    상기 제1도전층과 상기 제2도전층은 서로 접촉되며, 직접 전기적으로 접속된 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  11. 청구항 8에 있어서,
    상기 제1재배선층 형성 단계에서
    상기 다수의 제1도전층 중, 상기 제1재배선층의 제1면으로 노출된 상기 제1도전층에 도전 패턴이 더 형성된 것을 특징하는 것을 반도체 디바이스의 제조 방법.
  12. 청구항 11에 있어서,
    상기 반도체 다이는 상기 도전 패턴을 통해 상기 제1도전층과 전기적으로 접속된 것을 특징하는 것을 반도체 디바이스의 제조 방법.
  13. 청구항 1에 있어서,
    상기 제2재배선층 형성 단계에서는
    상기 더미 테이프 제거로 외부로 노출된 상기 제1재배선층의 제2면과, 상기 제1재배선층의 제2면과 동일평면을 이루는 상기 제2인캡슐란트의 제2면을 모두 덮도록 상기 제2재배선층이 형성되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  14. 제1면과 제1면의 반대면인 제2면을 갖는 제1재배선층;
    상기 제1재배선층의 제1면에 안착되어, 상기 제1재배선층과 전기적으로 접속된 반도체 다이;
    상기 제1재배선층의 제1면과 상기 반도체 다이의 측부를 덮는 제1인캡슐란트;
    상기 제1재배선층의 제2면과, 제1면이 전기적으로 접속된 제2재배선층; 및
    상기 제2재배선층의 제1면과, 제1인캡슐란트, 상기 반도체 다이를 덮는 제2인캡슐란트를 포함하는 반도체 디바이스.
  15. 청구항 14에 있어서,
    상기 제2재배선층의 제1면은 상기 제1재배선층의 제2면에 비해서 그 크기가 더 큰 것을 특징으로 하는 반도체 디바이스.
  16. 청구항 14에 있어서,
    상기 제1재배선층과 상기 제2재배선층은 서로 접촉되고, 직접 전기적으로 접속된 것을 특징으로 하는 반도체 디바이스.
  17. 청구항 14에 있어서,
    상기 제2재배선층의 제1면의 반대면인 제2면에 전기적으로 접속된 솔더볼을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
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