DE112018006757T5 - Gestapelte Halbleiter-Die-Architektur mit mehreren Disaggregationsschichten - Google Patents

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Abstract

Beschrieben werden gestapelte Halbleiter-Die-Architekturen, die einen oder mehrere Basis-Dies aufweisen, und Techniken zum Bilden solcher Architekturen. Die gestapelten Halbleiter-Die-Architekturen können in Halbleiter-Packages umfasst sein oder können verwendet werden, um dieselben zu bilden. Eine gestapelte Halbleiter-Die-Architektur kann umfassen: (i) einen oder mehrere Basis-Dies (z. B. zumindest einen disaggregierten Basis-Die, zumindest einen monolithischen Basis-Die usw.); und (ii) einen Trägerwafer, der mehrere gestapelte Halbleiter-Dies umfasst, die in den Trägerwafer eingebettet sind, wo der Trägerwafer sich auf dem einen oder den mehreren Basis-Dies befindet und wo eine oder mehrere Zwischenverbindungsstrukturen (z. B. Drähte, Höcker, Mikrohöcker, Säulen usw.) den einen oder die mehreren Basis-Dies mit dem Trägerwafer und/oder den gestapelten Halbleiter-Dies koppeln.

Description

  • HINTERGRUND
  • GEBIET
  • Hierin beschriebene Ausführungsbeispiele beziehen sich auf gestapelte Halbleiter-Die-Architekturen für Halbleiter-Packages. Genauer beziehen sich hierin beschriebene Ausführungsbeispiele auf gestapelte Halbleiter-Die-Architekturen, die einen oder mehrere Basis-Dies umfassen.
  • HINTERGRUNDINFORMATIONEN
  • Hochperformance-Rechenanwendungen, wie beispielsweise Server, treiben einen Anstieg der Größe von gestapelten Halbleiter-Die-Architekturen voran. Dies hat einen Trend in Richtung der Herstellung von gestapelten Halbleiter-Die-Architekturen erzeugt, die große Anzahlen von gestapelten Halbleiter-Dies auf einem einzelnen Basis-Die umfassen, was kostenaufwändig sein kann. Ferner, da zunehmend größere Zahlen von gestapelten Halbleiter-Dies auf einem einzelnen Basis-Die platziert oder befestigt werden, schrumpft der Ertrag des Basis-Dies.
  • Figurenliste
  • Hierin beschriebene Ausführungsbeispiele sind in den Figuren der beiliegenden Zeichnungen, in denen gleiche Bezugszeichen ähnliche Merkmale anzeigen, beispielhalber und nicht einschränkend dargestellt.
    • 1 ist eine isometrische Ansicht einer Mehrzahl von gestapelten Halbleiter-Dies auf einem herkömmlichen monolithischen Basis-Die.
    • 2A-2B sind isometrische Ansichten einer Mehrzahl von gestapelten Halbleiter-Dies auf einem oder mehreren Basis-Dies, die miteinander durch einen Trägerwafer gekoppelt sind, der die Mehrzahl von gestapelten Dies aufweist, die in denselben eingebettet sind, gemäß einem oder mehreren Ausführungsbeispielen.
    • 3 ist eine Querschnitt-Seitenansicht-Darstellung einer Mehrzahl von gestapelten Dies auf einem oder mehreren disaggregierten Basis-Dies, die miteinander durch einen Trägerwafer gekoppelt sind, der die Mehrzahl von gestapelten Dies aufweist, die in denselben eingebettet sind, gemäß einem Ausführungsbeispiel.
    • 4A-4B sind Prozessablauf-Darstellungen von Verfahren zum Bauen einer Mehrzahl von gestapelten Halbleiter-Dies auf einem oder mehreren Basis-Dies, die miteinander durch einen Trägerwafer gekoppelt sind, der die Mehrzahl von gestapelten Dies aufweist, die in denselben eingebettet sind, gemäß einem oder mehreren Ausführungsbeispielen.
    • 5 ist eine Darstellung eines schematischen Blockdiagramms eines Computer-Systems, das ein Halbleiter-Package verwendet, das eine gestapelte Halbleiter-Architektur aufweist, gemäß einem Ausführungsbeispiel.
  • DETAILLIERTE BESCHREIBUNG
  • Hierin beschriebene Ausführungsbeispiele richten sich auf gestapelte Halbleiter-Die-Architekturen, die einen oder mehrere Basis-Dies umfassen (z. B. zumindest einen disaggregierten Basis-Die, zumindest einen monolithischen Basis-Die usw.), und auf Techniken zum Bilden solcher Architekturen. Ausführungsbeispiele der hierin beschriebenen gestapelten Halbleiter-Die-Architekturen können in Halbleiter-Packages umfasst sein oder können verwendet werden, um dieselben zu bilden. Bei einem Ausführungsbeispiel ist ein einzelner monolithischer Basis-Die in eine Mehrzahl von individuell getesteten Basis-Dies geteilt oder disaggregiert. Bei diesem Ausführungsbeispiel wird jeder der individuell getesteten Basis-Dies hierin als ein disaggregierter Basis-Die bezeichnet. Bei einem Ausführungsbeispiel sind ein oder mehrere zusätzliche Halbleiter-Dies auf einem oder mehreren Basis-Dies befestigt (z. B. ein oder mehrere disaggregierte Basis-Dies, zumindest ein monolithischer Basis-Die usw.). Der eine oder die mehreren zusätzlichen Halbleiter-Dies können hierin als gestapelte Halbleiter-Dies bezeichnet werden. Anders ausgedrückt, und bei einem Ausführungsbeispiel, umfasst eine gestapelte Halbleiter-Die-Architektur Folgendes: (i) zumindest einen Basis-Die (z. B. einen oder mehrere disaggregierte Basis-Dies, zumindest einen monolithischen Basis-Die usw.); und (ii) zumindest einen gestapelten Halbleiter-Die auf dem zumindest einen Basis-Die.
  • Wie hierin verwendet, umfasst der Begriff „Zwischenverbindungsstrukturen“ mechanische und/oder elektrische Verbindungen (z. B. Drähte usw.) und Zwischenverbindungen (z. B. Höcker, Mikrohöcker, Säulen usw.).
  • Bei einigen Ausführungsbeispielen umfasst eine gestapelte Halbleiter-Die-Architektur einen Trägerwafer, der einen oder mehrere Hohlräume aufweist, die in demselben gebildet sind. Bei einem Ausführungsbeispiel ist der Trägerwafer ein mechanischer Trägerwafer (z. B. ein Trägerwafer, der keine Zwischenverbindungsstrukturen und/oder keine aktiven oder passiven Halbleiterbauelemente aufweist usw.). Bei einem Ausführungsbeispiel ist der Trägerwafer ein passiver Trägerwafer (z. B. ein Trägerwafer, der zumindest eine Zwischenverbindungsstruktur und/oder zumindest ein passives Halbleiterbauelement, aber kein aktives Halbleiterbauelement umfasst usw.). Hohlräume können unter Verwendung irgendwelcher geeigneter Techniken (z. B. Laserbohren, Ätzen usw.) gebildet werden. Hohlräume umfassen, sind aber nicht beschränkt auf, Löcher, die durch den Trägerwafer gebildet sind. Halbleiter-Dies können in die Hohlräume des Trägerwafers platziert werden, sodass die Halbleiter-Dies in den Trägerwafer eingebettet sind. Ober- und/oder Unterseiten der Halbleiter-Dies können koplanar mit Ober- und/oder Unterseiten des Trägerwafers sein. Bei einem Ausführungsbeispiel ist ein Trägerwafer, der gestapelte Halbleiter-Dies aufweist, die in denselben eingebettet sind, auf einem oder mehreren Basis-Dies befestigt (z. B. einem oder mehreren disaggregierten Basis-Dies, einem oder mehreren monolithischen Basis-Dies usw.) Ferner können Zwischenverbindungsstrukturen (z. B. Drähte, Höcker, Mikrohöcker, Säulen usw.) verwendet werden, um den einen oder die mehreren Basis-Dies mit dem Trägerwafer und/oder den gestapelten Halbleiter-Dies zu koppeln. Somit, und bei einem Ausführungsbeispiel, umfasst eine gestapelte Halbleiter-Die-Architektur: (i) einen oder mehrere Basis-Dies (z. B. einen oder mehrere disaggregierte Basis-Dies, zumindest einen monolithischen Basis-Die usw.); und (ii) einen Trägerwafer, der einen oder mehrere gestapelte Halbleiter-Dies aufweist, die in den Trägerwafer eingebettet sind, wo sich der Trägerwafer auf dem einen oder den mehreren Basis-Dies befindet und wo eine oder mehrere Zwischenverbindungsstrukturen (z. B. Drähte, Höcker, Mikrohöcker, Säulen etc.) den einen oder die mehreren Basis-Dies mit dem Trägerwafer und/oder den gestapelten Halbleiter-Dies koppelt.
  • Zahlreiche Vorteile sind den hierin beschriebenen Ausführungsbeispielen zuzuordnen. Einer oder mehrere dieser Vorteile sind erkennbar durch den Vergleich von zumindest einer herkömmlichen gestapelten Halbleiter-Die-Architektur mit Ausführungsbeispielen von hierin beschriebenen gestapelten Halbleiter-Die-Architekturen. 1 stellt eine herkömmliche gestapelte Halbleiter-Die-Architektur 100 dar. Wie gezeigt, umfasst die herkömmliche gestapelte Halbleiter-Die-Architektur 100 eine Mehrzahl von gestapelten Halbleiter-Dies 102, die auf einem einzelnen monolithischen Basis-Die 104 befestigt sind. Ein Problem, das der herkömmlichen Architektur 100 zugeordnet ist, ist, dass wenn sich die Anzahl von gestapelten Halbleiter-Dies 102, die auf dem monolithischen Basis-Die 104 platziert oder befestigt sind, erhöht, der Ertrag des monolithischen Basis-Dies 104 schrumpft. Ein anderes Problem, das der herkömmlichen Architektur 100 zugeordnet ist, besteht auch aufgrund der herkömmlichen Anordnungsoperation, die verwendet wird, um die gestapelten Halbleiter-Dies 102 auf dem monolithischen Basis-Die 104 zu befestigen. Diese herkömmliche Anordnungsoperation erfordert: (i) ein vorsichtiges Ausrichten jedes gestapelten Halbleiter-Dies 102; und (ii) ein Erhitzen der gestapelten Halbleiter-Dies 102 und des monolithischen Basis-Dies 104, um Zwischenverbindungsstrukturen (z. B. Drähte, Höcker, Mikrohöcker, Säulen usw.) zwischen den gestapelten Halbleiter-Dies 102 und dem monolithischen Basis-Die 104 wiederaufzuschmelzen und zu verbinden. Folglich umfasst die herkömmliche Anordnungsoperation, die verwendet wird, um die Dies 102 auf dem monolithischen Basis-Die 104 zu befestigen, eine Verbindungsoperation für jeden der gestapelten Halbleiter-Dies 102. Diese mehreren Verbindungsoperationen können zusammengenommen eine zeitaufwändige Aufgabe sein, was wiederum die Zeit, die erforderlich ist, um die gesamte Anordnungsoperation für die herkömmliche Architektur 100 abzuschließen, erhöhen kann. Kurz gesagt sind die mehreren Verbindungsoperationen, die erforderlich sind für die herkömmliche Architektur 100, eine zeitaufwändige Operation, die die Fertigungszeit der herkömmlichen Architektur 100 unerwünscht erhöhen kann.
  • Bezug wird nun genommen auf 2A, die eine gestapelte Halbleiter-Die-Architektur 200 darstellt, gemäß einem Ausführungsbeispiel. Wie gezeigt, umfasst die Architektur 200 einen Trägerwafer 206 (mit in demselben gebildeten Hohlräumen), eine Mehrzahl von gestapelten Halbleiter-Dies 202 und zwei disaggregierte Basis-Dies 204A-B. Die in dem Trägerwafer 206 gebildeten Hohlräume umfassen, aber sind nicht beschränkt auf, Löcher, die gerade durch den Trägerwafer 206 gebildet sind. Ein Oberflächenbereich des Trägerwafers 206 kann gleich oder größer sein als die Oberflächenbereiche der Mehrzahl von gestapelten Halbleiter-Dies 202 und/oder Oberflächenbereiche der disaggregierten Basis-Dies 204A-B. Ferner können Oberflächenbereiche der zwei disaggregierten Basis-Dies 204A-B gleich oder größer sein als Oberflächenbereiche der Mehrzahl von gestapelten Halbleiter-Dies 202. Für ein erstes Beispiel ist ein Oberflächenbereich des disaggregierten Basis-Dies 204A gleich oder größer als ein Oberflächenbereich von einem der Mehrzahl von gestapelten Halbleiter-Dies 202. Für ein zweites Beispiel kann ein Oberflächenbereich des Trägerwafers 206 gleich oder größer sein als ein Oberflächenbereich des disaggregierten Basis-Dies 204A. Für ein drittes Beispiel ist ein Oberflächenbereich des Trägerwafers 206 gleich oder größer als ein Gesamtoberflächenbereich der zwei disaggregierten Basis-Dies 204A-B. Für ein viertes Beispiel ist ein Oberflächenbereich des disaggregierten Basis-Dies 204A gleich oder größer als ein Gesamtoberflächenbereich der Mehrzahl von gestapelten Halbleiter-Dies 202. Für ein fünftes Beispiel ist ein Oberflächenbereich des disaggregierten Basis-Dies 204B gleich oder größer als ein Gesamtoberflächenbereich der Mehrzahl von gestapelten Halbleiter-Dies 202. Für ein sechstes Beispiel ist ein Gesamtoberflächenbereich der disaggregierten Basis-Dies 204A-B gleich oder größer als ein Gesamtoberflächenbereich der Mehrzahl von gestapelten Halbleiter-Dies 202. Es wird darauf hingewiesen, dass andere Beispiele möglich sind.
  • Wie vorangehend erläutert wurde, umfasst die in 1 gezeigte herkömmliche Architektur 100 einen monolithischen Basis-Die 104, dessen Ertrag mit zunehmender Anzahl von gestapelten Halbleiter-Dies 102, die auf dem monolithischen Basis-Die 104 platziert oder befestigt sind, abnimmt. Die Architektur 200 kann dabei helfen, dieses Problem zu minimieren oder zu beseitigen. Dies liegt daran, dass für ein Ausführungsbeispiel jeder der disaggregierten Basis-Dies 204A-B weniger gestapelte Halbleiter-Dies 202 umfasst als der monolithische Basis-Die 104. Dies liegt auch daran, dass für ein Ausführungsbeispiel der Trägerwafer 206 ein oder mehrere passive Halbleiterbauelemente umfasst, die dabei helfen, den Ertrag von zumindest einem der disaggregierten Basis-Dies 204A-B zu verbessern. Folglich können Kosten, die der Fertigung einer gestapelten Halbleiter-Die-Architektur wie der Architektur 200 zugeordnet sind, reduziert werden, da es weniger wahrscheinlich ist, dass einer oder mehrere der disaggregierten Basis-Dies 204A-B einen verringerten Ertrag aufweisen als ein monolithischer Basis-Die 104, der sich in der Architektur 100 von 1 befindet. Ferner kann die Performance eines Halbleiter-Packages, das die Architektur 200 umfasst, verbessert werden (im Vergleich zur Performance eines Halbleiter-Packages, das die vorangehend in Verbindung mit 1 beschriebene Architektur 100 umfasst). Diese verbesserte Performance ist darauf zurückzuführen, dass es weniger wahrscheinlich ist, dass einer oder mehrere der disaggregierten Basis-Dies 204A-B einen verringerten Ertrag aufweisen als ein monolithischer Basis-Die 104, der sich in der Architektur 100 von 1 befindet.
  • Ferner, und wie vorangehend in Bezug auf 1 erläutert, umfasst die herkömmliche Anordnungsoperation, die verwendet wird, um die gestapelten Halbleiter-Dies 102 auf dem monolithischen Basis-Die 104 zu befestigen, mehrere Verbindungsoperationen, die zusammengenommen eine zeitaufwändige Aufgabe darstellen. Diese Aufgabe kann den der Fertigung der Architektur 100 zugeordneten Zeit- und Kostenaufwand erhöhen. Im Gegensatz dazu umfasst die in 2A gezeigte Architektur 200 eine Anordnungsoperation, die relativ gesehen weniger Zeit erfordert, um abgeschlossen zu werden, als die herkömmliche Anordnungsoperation, die für die Architektur 100 verwendet wird.
  • Bei einem Ausführungsbeispiel umfasst das Anordnen der gestapelten Halbleiter-Dies 202 an einer oder mehreren der disaggregierten Basen 204A-B zwei Operationen: eine Platzierungsoperation und eine Verbindungsoperation. Die Platzierungsoperation umfasst ein Platzieren des Trägerwafers 206, der die gestapelten Halbleiter-Dies 202 umfasst, auf einem oder mehreren der disaggregierten Basis-Dies 204A-B. Als nächstes, und für dieses Ausführungsbeispiel, umfasst die Verbindungsoperation mehrere Verbindungsoperationen - d. h. eine Verbindungsoperation wird für einen oder mehrere der disaggregierten Basis-Dies 204A-B ausgeführt (im Gegensatz zu einer Verbindungsoperation für jeden der gestapelten Halbleiter-Dies 202). Somit wird die Verbindungsoperation, die für die Architektur 200 gemäß den hier beschriebenen Ausführungsbeispielen verwendet wird, einmal pro disaggregiertem Basis-Die und nicht einmal pro gestapeltem Halbleiter-Die ausgeführt, was zu relativ gesehen geringeren Betriebszeiten und -kosten führen kann (als die Betriebszeiten und -kosten von zumindest einer herkömmlichen Verbindungsoperation).
  • Im Hinblick auf die hierin bereitgestellten Beschreibungen, und für ein Ausführungsbeispiel, kann eine gestapelte Halbleiter-Die-Architektur 200, die eine Mehrzahl von disaggregierten Basis-Dies 204A-B aufweist, zu relativ gesehen geringeren Kosten gefertigt werden als eine gestapelte Halbleiter-Die-Architektur, die einen einzelnen monolithischen Basis-Die aufweist. Ein anderer Vorteil, der einem oder mehreren Ausführungsbeispielen einer gestapelten Halbleiter-Die-Architektur 200 zuzuordnen ist, die eine Mehrzahl von disaggregierten Basis-Dies 204A-B aufweist, ist, dass einer oder mehrere der disaggregierten Basis-Dies 204A-B Spannungsregler, Leistungs-Gates und Input/Output- (I/O) Komponenten enthalten können, die auf einem viel größeren monolithischen Basis-Die zu defektempfindlich sein könnten.
  • Für ein Ausführungsbeispiel der Architektur 200 kann der Trägerwafer ein passiver Trägerwafer sein. Nach hiesigem Gebrauch bezieht sich ein „passiver Trägerwafer“ auf einen Trägerwafer, der eine oder mehrere Zwischenverbindungsstrukturen (z. B. Drähte, Höcker, Mikrohöcker, Säulen usw.) und/oder ein oder mehrere passive Halbleiterbauelemente, aber kein aktives Halbleiterbauelement umfasst. Passive Trägerwafer werden nachfolgend in Verbindung mit 3 detaillierter beschrieben.
  • Bezug wird nun genommen auf 2B, die eine gestapelte Halbleiter-Die-Architektur 250 gemäß einem Ausführungsbeispiel dargestellt. Wie gezeigt, umfasst die Architektur 200 einen Trägerwafer 206 (mit in demselben gebildeten Hohlräumen), eine Mehrzahl von gestapelten Halbleiter-Dies 202 und einen monolithischen Basis-Die 254. Die Architektur 250 von 2B umfasst viele der gleichen Komponenten wie die, die vorangehend in Verbindung mit der Architektur 200 von 2A beschrieben sind. Der Kürze halber werden diese Komponenten nicht noch einmal beschrieben, sofern eine solche Beschreibung nicht zum Verständnis der Architektur 250 erforderlich ist. Ferner werden nur Unterschiede zwischen der Architektur 250 von 2B und der Architektur 200 von 2A nachfolgend in Verbindung mit 2B beschrieben.
  • Ein Unterschied zwischen den Architekturen 125 und 200 ist, dass die Architektur 250 einen monolithischen Basis-Die 254 umfasst, während die Architektur 200 einen oder mehrere disaggregierte Basis-Dies 204A-B umfasst. Für ein Ausführungsbeispiel der Architektur 250 umfasst der Trägerwafer 206 ein oder mehrere passive Halbleiterbauelemente, die dabei helfen, den Ertrag des monolithischen Basis-Dies 254 zu verbessern. Auf diese Weise stellt die Architektur 250 eine Verbesserung gegenüber der vorangehend in Verbindung mit 1 beschriebenen Architektur 100 dar. Der Trägerwafer 206 und der eine oder die mehreren gestapelten Halbleiter-Dies 202 sind in Verbindung mit 2A beschrieben.
  • Für ein Ausführungsbeispiel der Architektur 250 kann ein Oberflächenbereich des Trägerwafers 206 gleich oder größer sein als Oberflächenbereiche der Mehrzahl von gestapelten Halbleiter-Dies 202 und/oder ein Oberflächenbereich des monolithischen Basis-Dies 254. Ferner kann ein Gesamtoberflächenbereich des monolithischen Basis-Dies 254 gleich oder größer sein als Oberflächenbereiche eines oder mehrerer Dies in der Mehrzahl von gestapelten Halbleiter-Dies 202. Für ein erstes Beispiel ist ein Oberflächenbereich des monolithischen Basis-Dies 254 gleich oder größer als ein Oberflächenbereich von einem aus der Mehrzahl von gestapelten Halbleiter-Dies 202. Für ein zweites Beispiel kann ein Oberflächenbereich des Trägerwafers 206 gleich oder größer sein als ein Oberflächenbereich des monolithischen Basis-Dies 254. Für ein drittes Beispiel ist ein Oberflächenbereich des monolithischen Basis-Dies 254 gleich oder größer als ein Gesamtoberflächenbereich der Mehrzahl von gestapelten Halbleiter-Dies 202. Es wird darauf hingewiesen, dass andere Beispiele möglich sind.
  • Wie vorangehend erläutert wurde, umfasst die in 1 gezeigte herkömmliche Architektur 100 einen monolithischen Basis-Die 104, dessen Ertrag mit zunehmender Anzahl von gestapelten Halbleiter-Dies 102, die auf dem monolithischen Basis-Die 104 platziert oder befestigt sind, abnimmt. Die Architektur 250 kann dabei helfen, dieses Problem zu minimieren oder zu beseitigen.
  • Dies liegt daran, dass für ein Ausführungsbeispiel der Trägerwafer 206 ein oder mehrere passive Halbleiterbauelemente umfasst, die dabei helfen, den Ertrag des monolithischen Basis-Dies 254 zu verbessern. Folglich können Kosten, die der Fertigung einer gestapelten Halbleiter-Die-Architektur wie der Architektur 250 zugeordnet sind, reduziert werden, da es weniger wahrscheinlich ist, dass der monolithische Basis-Die 254 einen verringerten Ertrag aufweist als ein monolithischer Basis-Die 104, der sich in der Architektur 100 von 1 befindet. Ferner kann die Performance eines Halbleiter-Packages, das die Architektur 250 umfasst, verbessert werden (im Vergleich zur Performance eines Halbleiter-Packages, das die vorangehend in Verbindung mit 1 beschriebene Architektur 100 umfasst). Diese verbesserte Performance ist darauf zurückzuführen, dass es weniger wahrscheinlich ist, dass die monolithische Basis 254 einen verringerten Ertrag aufweist als ein monolithischer Basis-Die 104, der sich in der Architektur 100 von 1 befindet.
  • Ferner, und wie vorangehend in Bezug auf 1 erläutert, umfasst die herkömmliche Anordnungsoperation, die verwendet wird, um die gestapelten Halbleiter-Dies 102 auf dem monolithischen Basis-Die 104 zu befestigen, mehrere Verbindungsoperationen, die zusammengenommen eine zeitaufwändige Aufgabe darstellen. Diese Aufgabe kann den der Fertigung der Architektur 100 zugeordneten Zeit- und Kostenaufwand erhöhen. Im Gegensatz dazu umfasst die in 2B gezeigte Architektur 250 eine Anordnungsoperation, die relativ gesehen weniger Zeit erfordert, um abgeschlossen zu werden, als die herkömmlichen Anordnungsoperationen, die für die Architektur 100 verwendet wird. Bei einem Ausführungsbeispiel umfasst das Anordnen der gestapelten Halbleiter-Dies 202 an dem monolithischen Basis-Die 254 zwei Operationen: eine Platzierungsoperation und eine Verbindungsoperation. Jede dieser Operationen ist vorangehend in Verbindung mit 2A beschrieben.
  • Für ein Ausführungsbeispiel der Architektur 250 kann der Trägerwafer ein mechanischer Trägerwafer sein. Nach hiesigem Gebrauch bezieht sich ein „mechanischer Trägerwafer“ auf einen Trägerwafer, der keine Zwischenverbindungsstrukturen (z. B. Drähte, Höcker, Mikrohöcker, Säulen usw.) und/oder aktiven oder passiven Halbleiterbauelemente umfasst. Für ein anderes Ausführungsbeispiel der Architektur 250 kann der Trägerwafer ein passiver Trägerwafer sein.
  • Bezug nehmend nun auf 3 ist eine Querschnitts-Seitenansicht-Darstellung einer Mehrzahl von gestapelten Halbleiter-Dies 302 auf mehreren disaggregierten Basis-Dies 304A-B gezeigt, die durch einen Trägerwafer 306 miteinander gekoppelt sind, der die Mehrzahl von gestapelten Dies 302 aufweist, die in denselben eingebettet sind, gemäß einem Ausführungsbeispiel.
  • Wie in 3 gezeigt, sind mehrere gestapelte Halbleiter-Dies 302 mit Zwischenverbindungsstrukturen 308 auf mehreren disaggregierten Basis-Dies 304A-B zusammengefügt, und mehrere disaggregierte Basis-Dies 304A-B werden mit Zwischenverbindungsstrukturen 310 auf dem Trägerwafer 306 zusammengefügt. Die Zwischenverbindungsstrukturen 308 und 310 (z. B. Drähte, Höcker, Mikrohöcker, Säulen usw.) können aus irgendwelchen relevanten, in der Technik bekannten Materialien gebildet sein.
  • Für ein Ausführungsbeispiel umfassen die Zwischenverbindungsstrukturen 310 mechanische und/oder elektrische Verbindungen (z. B. Drähte usw.) auf dem Trägerwafer 306, um eine Mehrzahl von disaggregierten Basis-Dies 304A-B miteinander zu koppeln oder zusammenzufügen. Für ein weiteres Ausführungsbeispiel ermöglichen die Zwischenverbindungsstrukturen 310 (z.B. Drähte usw.), dass der Trägerwafer und einer oder mehrere der Mehrzahl von disaggregierten Basis-Dies 304A-B miteinander gekoppelt sind (z. B. elektrisch gekoppelt, mechanisch gekoppelt usw.).
  • Für ein Ausführungsbeispiel umfassen die Zwischenverbindungsstrukturen 310 Zwischenverbindungen (z. B. Höcker, Mikrohöcker, Säulen usw.) auf einem oder mehreren der disaggregierten Basis-Dies 304A-B. Für dieses Ausführungsbeispiel ermöglichen die Verbindungsstrukturen 310 eine Kopplung (z. B. elektrische Kopplung, mechanische Kopplung usw.) von: (i) einem oder mehreren der gestapelten Halbleiter-Dies 302; und (ii) zumindest einem der disaggregierten Basis-Dies 304A-B.
  • Für ein Ausführungsbeispiel sind die unmittelbar vorangehenden Ausführungsbeispiele der Zwischenverbindungsstrukturen 310 kombiniert. Auf diese Weise werden zwei oder mehrere der folgenden miteinander gekoppelt (z. B. elektrisch gekoppelt, mechanisch gekoppelt usw.): (i) der Trägerwafer; (ii) einer oder mehrere der gestapelten Halbleiter-Dies 302; und (iii) zumindest einer der disaggregierten Basis-Dies 304A-B.
  • Für ein Ausführungsbeispiel umfassen die Zwischenverbindungsstrukturen 308 mechanische und/oder elektrische Verbindungen (z. B. Drähte usw.) und/oder Zwischenverbindungen (z. B. Höcker, Mikrohöcker, Säulen usw.), die in oder auf einem oder mehreren der disaggregierten Basis-Dies 304A-B angeordnet oder gebildet sind. Für dieses Ausführungsbeispiel ermöglichen die Zwischenverbindungsstrukturen 308, eine Mehrzahl von gestapelten Halbleiter-Dies 302 miteinander zu koppeln oder zusammenzufügen. Für ein weiteres Ausführungsbeispiel ermöglichen die Zwischenverbindungsstrukturen 308, dass zumindest einer der disaggregierten Basis-Dies 304A-B und einer oder mehrere der Mehrzahl von gestapelten Halbleiter-Dies 302 miteinander gekoppelt sind (z. B. elektrisch gekoppelt, mechanisch gekoppelt usw.).
  • Für ein Ausführungsbeispiel sind die unmittelbar vorangehenden Ausführungsbeispiele der Zwischenverbindungsstrukturen 308 und 310 kombiniert. Auf diese Weise werden zwei oder mehrere der folgenden miteinander gekoppelt (z. B. elektrisch gekoppelt, mechanisch gekoppelt usw.): (i) der Trägerwafer; (ii) einer oder mehrere der gestapelten Halbleiter-Dies 302; und (iii) zumindest einer der disaggregierten Basis-Dies 304A-B.
  • Der Trägerwafer 306 kann ein passiver Trägerwafer sein. Beispiele von passiven Trägerwafern umfassen, sind aber nicht beschränkt auf, ein oder mehrere der Folgenden: (i) einen Trägerwafer, der eine oder mehrere in demselben gebildete elektrische Verbindungen (z. B. Drähte usw.), aber kein aktives oder passives Halbleiterbauelement und/oder Verbindungen (z. B. Höcker, Mikrohöcker, Säulen usw.) umfasst; (ii) einen Trägerwafer, der eine oder mehrere in demselben gebildete elektrische Verbindungen und ein oder mehrere passive Halbleiterbauelemente (z. B. einen Widerstand, einen Kondensator, eine Induktivität usw.), aber kein aktives Halbleiterbauelement umfasst; und (iii) einen Trägerwafer, der eine oder mehrere in demselben gebildete elektrische Verbindungen, Zwischenverbindungen (z. B. Höcker, Mikrohöcker, Säulen usw.) und ein oder mehrere passive Halbleiterbauelemente, aber kein aktives Halbleiterbauelement umfasst. Bei einem Ausführungsbeispiel ist der Trägerwafer 306 ein passiver Trägerwafer mit in demselben gebildeten elektrischen Verbindungen (z. B. Drähte usw.), die von Natur aus kurz sind, was dabei helfen könnte, passive Verbindungen verfügbar zu machen (selbst bei relativ hohen Datenraten) .
  • Die disaggregierten Basis-Dies 304A-B können beim Bauen relativ gesehen größerer Arrays von gestapelten Halbleiter-Dies 302 als zuvor verfügbar helfen. Bei einem Ausführungsbeispiel kann die Disaggregation der Basis-Dies 304A-B von einem größeren monolithischen Basis-Die dabei helfen, eine gestapelte Silizium-Architektur zu bilden, die größer ist als die Retikel-Grenze. Wie bekannt ist, begrenzt die Retikel-Grenze die Größen von Dies, die in gestapelten Halbleiter-Die-Architekturen verwendet werden. Bei einigen Ausführungsbeispielen kann der Trägerwafer 306 optimiert werden (z. B. durch das Umfassen von zumindest einem passiven Halbleiterbauelement usw.), um den Ertrag von einem oder mehreren der disaggregierten Basis-Dies 304A-B zu verbessein oder aufrechtzuerhalten.
  • Ein Problem, das herkömmlichen gestapelten Halbleiter-Die-Architekturen zugeordnet ist, ist, dass die Kühlkapazität die Anzahl von Rechenelementen (Kernen) begrenzt, die innerhalb einer gegebenen thermischen Einhüllenden gleichzeitig laufen können. Vorteilhafterweise kann ein hierin beschriebenes Ausführungsbeispiel dabei helfen, Rechenelemente (z. B. einen oder mehrere gestapelte Halbleiter-Dies usw.) mit einem relativ gesehen größeren X-Y-Bereich als zuvor verfügbar bereitzustellen. Für dieses Ausführungsbeispiel werden die Zwischenräume zwischen Rechenelementen mit thermisch leitfähigem Silizium gefüllt, das mit den gestapelten Halbleiter-Dies planarisiert wird. Die Füll- und Planarisierungsoperationen können dabei helfen, die Anzahl von Rechenelementen zu erhöhen, die innerhalb einer gegebenen thermischen Einhüllenden gleichzeitig laufen können. Die Fülloperation kann auch dabei helfen, die FIVR-Effizienz zu verbessern und den Cache pro Rechenvorgang zu vergrößern.
  • 4A ist eine Prozessablauf-Darstellung eines Verfahrens 400 zum Bauen einer Mehrzahl von gestapelten Halbleiter-Dies auf einem oder mehreren Basis-Dies, die miteinander durch einen Trägerwafer gekoppelt sind, der die Mehrzahl von gestapelten Dies aufweist, die in denselben eingebettet sind, gemäß einem Ausführungsbeispiel.
  • Das Verfahren 400 beginnt bei den Blöcken 401, 413 oder 419. Bei Block 401 wird ein Trägerwafer bereitgestellt. Bei Block 403 werden eine oder mehrere Metallschichten auf dem Trägerwafer gebildet. Eine oder mehrere Metallschichten können aus einem Metall, einer Metalllegierung oder irgendeinem anderen geeigneten Material gebildet sein. Block 403 kann auch ein Bilden einer oder mehrerer Passivierungsschichten auf der einen oder den mehreren Metallschichten auf dem Trägerwafer umfassen. Passivierungsschichten können aus einem dielektrischen Material oder irgendeinem anderen geeigneten Material gebildet sein. Als nächstes werden bei Block 405 Hohlräume im Trägerwafer gebildet. Die Hohlräume können so gebildet sein, dass sie eine Genauigkeit im Mikrometerbereich aufweisen. Irgendeine geeignete Technik kann verwendet werden, um die Hohlräume zu bilden. Techniken zum Bilden der Hohlräume umfassen, sind jedoch nicht beschränkt auf, eines oder mehrere der folgenden: Reaktives-Ionentiefenätzen- (DRIE; deep reactive ion etching) Techniken (z. B. kryogener DRIE-Prozess, Bosch-DRIE-Prozess usw.); Laserätzen; und irgendeine andere geeignete in der Technik bekannte Technik. Bei Block 407 wird der Trägerwafer mit der Fläche nach unten auf einer flachen Oberfläche platziert.
  • Das Verfahren 400 umfasst auch Block 413, wo ein Wafer, der einen oder mehrere gestapelte Halbleiter-Dies (gestapelter Halbleiter-Die-Wafer) empfangen oder bereitgestellt wird. Bei Block 415 können eine oder mehrere Metallschichten auf dem gestapelten Halbleiter-Die-Wafer gebildet werden. Zudem, und bei Block 415, werden eine oder mehrere Passivierungsschichten auf der einen oder den mehreren Metallschichten auf dem gestapelten Halbleiter-Die-Wafer gebildet. Eine oder mehrere andere Schichten können, wie in der Technik bekannt ist, auch auf der einen oder den mehreren Metall- und/oder Passivierungsschichten gebildet sein. Der gestapelte Halbleiter-Die-Wafer kann auch getestet werden. Als nächstes wird bei Block 417 der gestapelte Halbleiter-Die-Wafer vereinzelt, um individuelle gestapelte Halbleiter-Dies zu bilden. Die Dies können vereinzelt werden, um eine Genauigkeit im Mikrometerbereich aufzuweisen. Die vereinzelten gestapelten Halbleiter-Dies können getestet werden.
  • Das Verfahren 400 umfasst auch Block 419, wo ein Wafer, der einen oder mehrere Basis-Dies (Basis-Die-Wafer) umfasst, empfangen oder bereitgestellt wird. Bei Block 421 werden Zwischenverbindungsstrukturen (z. B. Höcker, Mikrohöcker, Säulen usw.) auf dem Basis-Die-Wafer gebildet. Der Basis-Die-Wafer kann getestet werden. Als nächstes wird bei Block 423 der Basis-Die-Wafer vereinzelt, um mehrere Basis-Dies zu bilden (z. B. einen oder mehrere monolithische Basis-Dies, einen oder mehrere disaggregierte Basis-Dies usw.).
  • Das Verfahren 400 umfasst auch Block 409. Hier werden die gestapelten Halbleiter-Dies aus Block 417 in die in dem Trägerwafer gebildeten Hohlräume platziert. Bei einigen Ausführungsbeispielen werden die gestapelten Halbleiter-Dies an die Hohlräume in dem Trägerwafer gebondet. Bei einigen Ausführungsbeispielen sind eine oder mehrere Oberflächen der gestapelten Halbleiter-Dies und/oder des Trägerwafers derart planarisiert, dass die oberen und/oder unteren Oberflächen der gestapelten Halbleiter-Dies koplanar mit oberen und/oder unteren Oberflächen des Trägerwafers sind. Diese Oberflächen können die Metallschicht(en), Passivierungsschicht(en) und/oder andere Schicht(en) umfassen, die vorangehend in Verbindung mit den Blöcken 403 und 415 beschrieben sind. Bei Block 411 werden Via-Löcher in dem Trägerwafer gebildet, der die gestapelten Halbleiter-Dies umfasst. Für ein Ausführungsbeispiel werden die Via-Löcher durch Ätzen oder Schneiden der einen oder der mehreren Schichten auf dem Trägerwafer und/oder den in den Trägerwafer eingebetteten gestapelten Halbleiter-Dies gebildet. Für ein spezifisches Ausführungsbeispiel werden die Via-Löcher durch Ätzen oder Schneiden der einen oder der mehreren Passivierungsschichten auf dem Trägerwafer und/oder den in den Trägerwafer eingebetteten gestapelten Halbleiter-Dies gebildet, um die eine oder die mehreren Metallschichten freizulegen. Ferner kann der Block 411 ein Bilden einer oder mehrerer Zwischenverbindungsstrukturen (z. B. Drähte, Höcker, Mikrohöcker, Säulen usw.) in oder auf dem Trägerwafer umfassen, der die gestapelten Halbleiter-Dies aufweist, die in denselben eingebettet sind. Für ein spezifisches Ausführungsbeispiel umfasst der Block 411 ein Bilden eines oder mehrerer Höcker (z. B. Metallhöcker, Kupferhöcker usw.) in oder auf dem Trägerwafer, der gestapelte Halbleiter-Dies aufweist, die in denselben eingebettet sind.
  • Für ein Ausführungsbeispiel werden die Via-Löcher und die Zwischenverbindungsstrukturen unter Verwendung von irgendeiner geeigneten, in der Technik bekannten Technik geformt. Für ein spezifisches Ausführungsbeispiel wird die Bildung aller Via-Löcher in dem Trägerwafer, der gestapelte Halbleiter-Dies aufweist, die in denselben eingebettet sind, in einer einzelnen Operation derart durchgeführt, dass alle Via-Löcher ausgerichtet sind. Das heißt, eine einzelne Operation, die keine Bildung von Via-Löchern unter Verwendung mehrerer Operationen erfordert (z. B. ein Prozess, der mehrere Operationen umfasst, die in einer sequentiellen Reihenfolge ausgeführt werden, wobei jede Operation ein Bilden eines einzelnen Via-Lochs umfasst usw.). Für dieses Ausführungsbeispiel können, da die Via-Löcher bei allen gestapelten Halbleiter-Dies, die in den Trägerwafer eingebettet sind, unter Verwendung einer einzelnen Operation gebildet werden, Toleranzungenauigkeiten, die beim Vereinzeln der gestapelten Halbleiter-Dies (Block 417), beim Bilden von Hohlräumen im Trägerwafer (Block 405) und/oder beim Platzieren von gestapelten Halbleiter-Dies in den Hohlräumen (Block 409) inhärent sind, reduziert werden. Auf diese Weise können ein oder mehrere unerwünschte Effekte, die den Toleranzungenauigkeiten zugeordnet sind, derart minimiert oder eliminiert werden, dass diese Toleranzungenauigkeiten das Platzieren oder Bilden von Zwischenverbindungsstrukturen (z. B. Höckern, Mikrohöckern, Säulen usw.) auf dem Trägerwafer, der gestapelte Halbleiter-Dies aufweist, die in denselben eingebettet sind, nicht beeinträchtigen.
  • Bei Block 425 werden einer oder mehrere der bei Block 423 gebildeten Basis-Dies mit dem Trägerwafer, der gestapelte Halbleiter-Dies aufweist, die in denselben eingebettet sind, angeordnet, um eine Anordnung zu bilden (d. h. eine gestapelte Halbleiter-Die-Architektur). Für ein erstes Beispiel werden einer oder mehrere der bei Block 423 gebildeten Basis-Dies auf dem Trägerwafer angebracht oder befestigt, der die eingebetteten gestapelten Halbleiter-Dies aufweist. Für ein zweites Beispiel wird der Trägerwafer, der die eingebetteten gestapelten Halbleiter-Dies aufweist, auf einem oder mehreren der bei Block 423 gebildeten Basis-Dies angeordnet oder befestigt. Als nächstes wird bei Block 427 die weitere Verarbeitung der Anordnung (d. h. der gestapelten Halbleiter-Die-Architektur), die den Trägerwafer umfasst, der in denselben eingebettete gestapelte Halbleiter-Dies aufweist, und des einen oder der mehreren Basis-Dies ausgeführt, bis ein Halbleiter-Package gebildet ist. Diese weitere Verarbeitung kann Die-Stapel-Operationen, 3D-Stapel-Operationen, Einkapselungsoperationen, Planarisierungsoperationen, ein Bilden von Redistributionsschichten, ein Anbringen zusätzlicher Komponenten oder Packages usw. umfassen.
  • 4B ist eine Prozessablauf-Darstellung eines Verfahrens 450 zum Bauen einer Mehrzahl von gestapelten Halbleiter-Dies auf einem oder mehreren Basis-Dies, die durch einen Trägerwafer miteinander gekoppelt sind, der die Mehrzahl von gestapelten Dies aufweist, die in denselben eingebettet sind, gemäß einem Ausführungsbeispiel. Das Verfahren 450 umfasst viele Operationen (d. h. Blöcke), die ähnlich oder gleich zu den vorangehend in Verbindung mit dem Verfahren 400 aus 4A beschriebenen Operationen (d. h. Blöcken) sind. Der Kürze halber werden diese Operationen nicht noch einmal beschrieben, sofern eine solche Beschreibung nicht zum Verständnis des Verfahrens 450 notwendig ist. Ferner sind nur Unterschiede zwischen dem Verfahren 400 und dem Verfahren 450 nachfolgend in Verbindung mit 4B beschrieben.
  • Ein Unterschied zwischen dem Verfahren 400 und dem Verfahren 450 besteht darin, dass das Verfahren 450 die Blöcke 453, 455 und 459 umfasst (anstelle der Blöcke 403, 415 und 409 des Verfahrens 400, die vorangehend in Verbindung mit 4A beschrieben sind). Block 453 unterscheidet sich von dem zuvor in Verbindung mit 4A beschriebenen Block 403, weil Block 453 kein Bilden einer oder mehrerer Passivierungs- und/oder anderer Schichten auf der einen oder den mehreren Metallschichten auf dem Trägerwafer umfasst. Block 455 unterscheidet sich von dem in Verbindung mit 4A beschriebenen Block 415, weil Block 455 kein Bilden einer oder mehrerer Passivierungs- und/oder anderer Schichten auf der einen oder den mehreren Metallschichten auf dem gestapelten Halbleiter-Die-Wafer umfasst. Block 459 unterscheidet sich von dem Block 409 des Verfahrens 400 in 4A, weil der Block 459 ein Bilden einer oder mehrerer Passivierungs- und/oder anderer Schichten umfasst, nachdem die gestapelten Halbleiter-Dies aus Block 417 in die in dem Trägerwafer gebildeten Hohlräume platziert und/oder mit den Hohlräumen gebondet werden.
  • Das Verfahren 450 beginnt bei den Blöcken 401, 413 oder 419 (die alle vorangehend in Verbindung mit dem Verfahren 400 aus 4A beschrieben sind). Bei Block 453 werden eine oder mehrere Metallschichten auf dem Trägerwafer gebildet. Eine oder mehrere Metallschichten können aus einem Metall, einer Metalllegierung oder irgendeinem anderen geeigneten Material gebildet sein. Block 453 unterscheidet sich von dem in Verbindung mit 4A beschriebenen Block 403, weil Block 453 kein Bilden einer oder mehrerer Passivierungs- und/oder anderer Schichten auf der einen oder den mehreren Metallschichten auf dem Trägerwafer umfasst. Als nächstes werden bei Block 405 Hohlräume in dem Trägerwafer gebildet, wie vorangehend in Verbindung mit dem Verfahren 400 aus 4A beschrieben. Bei Block 407 wird der Trägerwafer mit der Fläche nach unten auf einer flachen Oberfläche platziert, wie oben in Verbindung mit dem Verfahren 400 aus 4A beschrieben.
  • Das Verfahren 450 umfasst auch Block 413, wo ein Wafer, der einen oder mehrere gestapelte Halbleiter-Dies (gestapelter Halbleiter-Die-Wafer) umfasst, empfangen oder bereitgestellt wird. Bei Block 455 können eine oder mehrere Metallschichten auf dem gestapelten Halbleiter-Die-Wafer gebildet werden. Block 455 unterscheidet sich von dem in Verbindung mit 4A beschriebenen Block 415, weil Block 455 kein Bilden einer oder mehrerer Passivierungs- und/oder anderer Schichten auf der einen oder den mehreren Metallschichten auf dem gestapelten Halbleiter-Die-Wafer umfasst. Der gestapelte Halbleiter-Die-Wafer kann auch getestet werden. Als nächstes wird bei Block 417 der gestapelte Halbleiter-Die-Wafer vereinzelt, um individuelle gestapelte Halbleiter-Dies zu bilden, wie oben in Verbindung mit dem Verfahren 400 aus 4A beschrieben. Die Dies können vereinzelt werden, um eine Genauigkeit im Mikrometerbereich aufzuweisen. Die vereinzelten gestapelten Halbleiter-Dies können getestet werden.
  • Das Verfahren 450 umfasst auch den Block 419, wo ein Wafer, der einen oder mehrere Basis-Dies (Basis-Die-Wafer) umfasst, empfangen oder bereitgestellt wird (wie vorangehend in Verbindung mit dem Verfahren 400 aus 4A beschrieben). Bei Block 421 werden eine oder mehrere Zwischenverbindungsstrukturen (z. B. Höcker, Mikrohöcker, Säulen usw.) auf dem Basis-Die-Wafer gebildet (wie vorangehend in Verbindung mit dem Verfahren 400 aus 4A beschrieben). Der Basis-Die-Wafer kann getestet werden. Als nächstes wird bei Block 423 der Basis-Die-Wafer vereinzelt, um mehrere Basis-Dies zu bilden (z. B. einen oder mehrere monolithische Basis-Dies, einen oder mehrere disaggregierte Basis-Dies usw.), wie vorangehend in Verbindung mit dem Verfahren 400 aus 4A beschrieben.
  • Das Verfahren 450 umfasst auch Block 459. Hier werden die gestapelten Halbleiter-Dies aus Block 417 in die in dem Trägerwafer gebildeten Hohlräume platziert (wie vorangehend beschrieben). Bei einigen Ausführungsbeispielen werden die gestapelten Halbleiter-Dies an die Hohlräume in dem Trägerwafer gebondet. Bei einigen Ausführungsbeispielen werden eine oder mehrere Passivierungsschichten gebildet, nachdem die gestapelten Halbleiter-Dies aus Block 417 in die in dem Trägerwafer gebildeten Hohlräume platziert und/oder an die Hohlräume gebondet werden. Eine oder mehrere andere Schichten, wie in der Technik bekannt ist, können auch über der einen oder den mehreren Passivierungsschichten gebildet sein. Bei diesem Ausführungsbeispiel können die eine oder die mehreren Passivierungs- und/oder anderen Schichten gesteuert werden, um eine einheitliche z-Höhe über dem Trägerwafer aufzuweisen, der die gestapelten Halbleiter-Dies aufweist, die in denselben eingebettet sind. Passivierungsschichten können aus dielektrischen Materialien oder irgendwelchen anderen geeigneten Materialien gebildet sein. Der Block 459 unterscheidet sich von dem Block 409 des Verfahrens 400 in 4A, weil der Block 459 ein Bilden einer oder mehrerer Passivierungs- und/oder anderer Schichten umfasst, nachdem die gestapelten Halbleiter-Dies aus Block 417 in die in dem Trägerwafer gebildeten Hohlräume platziert und/oder an die Hohlräume gebondet werden.
  • Bei einigen Ausführungsbeispielen des Verfahrens 450 werden eine oder mehrere Oberflächen der gestapelten Halbleiter-Dies und/oder des Trägerwafers derart planarisiert, dass die oberen und/oder unteren Oberflächen der gestapelten Halbleiter-Dies koplanar mit oberen und/oder unteren Oberflächen des Trägerwafers sind. Diese Oberflächen können die eine oder die mehreren vorangehend in Verbindung mit den Blöcken 453, 455 und 459 beschriebenen Metall- und/oder Passivierungsschichten umfassen. Bei Block 411 werden in dem Trägerwafer, der die gestapelten Halbleiter-Dies umfasst, Via-Löcher gebildet, wie vorangehend in Verbindung mit dem Verfahren 400 aus 4A beschrieben. Ferner kann der Block 411 ein Bilden einer oder mehrerer Zwischenverbindungsstrukturen (z. B. Höcker, Mikrohöcker, Säulen usw.) auf dem Trägerwafer umfassen, der die gestapelten Halbleiter-Dies aufweist, die in denselben eingebettet sind, wie vorangehend in Verbindung mit dem Verfahren 400 aus 4A beschrieben. Für ein Ausführungsbeispiel des Verfahrens 450 werden die Via-Löcher und die Zwischenverbindungsstrukturen unter Verwendung von irgendeiner geeigneten, in der Technik bekannten Technik gebildet. Für ein spezifisches Ausführungsbeispiel des Verfahrens 450 wird die Bildung aller Via-Löcher in dem Trägerwafer, der gestapelte Halbleiter-Dies aufweist, die in denselben eingebettet sind, in einer einzelnen Operation derart ausgeführt, dass alle Via-Löcher ausgerichtet sind, wie vorangehend in Verbindung mit dem Verfahren 400 aus 4A beschrieben.
  • Bei Block 425 werden einer oder mehrere der bei Block 423 gebildeten Basis-Dies mit dem Trägerwafer angeordnet, der gestapelte Halbleiter-Dies aufweist, die in denselben eingebettet sind, um eine Anordnung zu bilden (d. h. eine gestapelte Halbleiter-Die-Architektur), wie vorangehend in Verbindung mit dem Verfahren 400 aus 4A beschrieben. Als nächstes wird bei Block 427 die weitere Verarbeitung der Anordnung (d. h. der gestapelten Halbleiter-Die-Architektur) ausgeführt, die den Trägerwafer, der gestapelte Halbleiter-Dies aufweist, die in denselben eingebettet sind, und den einen oder die mehreren Basis-Dies umfasst, bis ein Halbleiter-Package gebildet ist, wie vorangehend in Verbindung mit dem Verfahren 400 aus 4A beschrieben.
  • 5 stellt ein Schema eines Computersystems 500 gemäß einem Ausführungsbeispiel dar. Das Computersystem 500 (auch als ein elektronisches System 500 bezeichnet) kann ein Halbleiter-Package umfassen, das eine gestapelte Halbleiter-Die-Architektur umfasst, gemäß irgendeinem der Ausführungsbeispiele und deren Äquivalenten, wie sie in dieser Offenbarung ausgeführt sind. Das Computersystem 500 kann eine mobile Vorrichtung, ein Netbook-Computer, ein drahtloses Smartphone, ein Desktop-Computer, ein tragbarer Reader, ein Serversystem, ein Supercomputer oder ein Hochperformance-Rechensystem sein.
  • Das elektronische System 500 kann ein Computersystem sein, das einen Systembus 520 umfasst, um die verschiedenen Komponenten des elektronischen Systems 500 elektrisch zu koppeln. Der Systembus 520 ist ein Einzel-Bus oder irgendeine Kombination von Bussen gemäß verschiedenen Ausführungsbeispielen. Das elektronische System 500 umfasst eine Spannungsquelle 530, die der integrierten Schaltung 510 Leistung bereitstellt. Bei einem Ausführungsbeispiel versorgt die Spannungsquelle 530 die integrierte Schaltung 510 durch den Systembus 520 mit Strom.
  • Die integrierte Schaltung 510 ist mit dem Systembus 520 gekoppelt und umfasst irgendeine Schaltung oder Kombination von Schaltungen gemäß einem Ausführungsbeispiel. Für ein Ausführungsbeispiel umfasst die integrierte Schaltung 510 einen Prozessor 512, der irgendein Typ sein kann. Nach hiesigem Gebrauch kann der Prozessor 512 irgendeinen Typ von Schaltung meinen, wie beispielsweise, aber nicht beschränkt auf, einen Mikroprozessor, einen Mikrocontroller, einen Graphikprozessor, einen Digitalsignalprozessor oder einen anderen Prozessor. Für ein Ausführungsbeispiel umfasst der Prozessor 512 ein Halbleiter-Package, das eine gestapelte Halbleiter-Die-Architektur gemäß irgendeinem der Ausführungsbeispiele und deren Äquivalenten umfasst, oder ist mit demselben gekoppelt, wie in der vorangehenden Beschreibung beschrieben ist. Für ein Ausführungsbeispiel findet man SRAM-Ausführungsbeispiele in Speicher-Caches des Prozessors. Andere Schaltungstypen, die in der integrierten Schaltung 510 umfasst sein können, sind eine speziell angefertigte Schaltung oder eine anwendungsspezifische integrierte Schaltung (ASIC = Application Specific Integrated Circuit), wie beispielsweise eine Kommunikationsschaltung 514, die in drahtlosen Vorrichtungen, wie beispielsweise Mobiltelefonen, Smartphones, Pagers, tragbaren Computern, Funksprechgeräten und ähnlichen elektronischen Systemen verwendet wird, oder eine Kommunikationsschaltung für Server. Für ein Ausführungsbeispiel umfasst die integrierte Schaltung 510 Auf-Die-Speicher 516, wie beispielsweise statischen Direktzugriffsspeicher (SRAM; static random access memory). Für ein Ausführungsbeispiel umfasst die integrierte Schaltung 510 eingebetteten Auf-Die-Speicher 516, wie beispielsweise eingebetteten dynamischen Direktzugriffsspeicher (eDRAM; embedded dynamic random-access memory). Für ein Ausführungsbeispiel kann der Auf-Die-Speicher 516 mit einem Prozess gepackaged sein, gemäß irgendeinem der Ausführungsbeispiele und deren Äquivalenten, wie in der vorangehenden Beschreibung beschrieben.
  • Für ein Ausführungsbeispiel ist die integrierte Schaltung 510 mit einer nachfolgenden integrierten Schaltung 511 ergänzt. Zweckmäßige Ausführungsbeispiele umfassen einen Dualprozessor 513 und eine duale Kommunikationsschaltung 515 und dualen Auf-Die-Speicher 517, wie beispielsweise SRAM. Für ein Ausführungsbeispiel umfasst die duale integrierte Schaltung 510 eingebetteten Auf-Die-Speicher 517, wie beispielsweise eDRAM
  • Für ein Ausführungsbeispiel umfasst das elektronische System 500 auch einen externen Speicher 540, der wiederum ein oder mehrere Speicherelemente umfassen kann, die für die spezielle Anwendung passend sind, wie beispielsweise einen Hauptspeicher 542 in Form eines RAM, eine oder mehrere Festplatten 544, und/oder ein oder mehrere Laufwerke, die entfernbare Medien 546 bedienen, wie beispielsweise Disketten, CDs (compact disks), DVDs (digital variable disks), Flash-Speicher-Laufwerke, und andere auf dem Stand der Technik bekannte entfernbare Medien. Der externe Speicher 540 kann auch eingebetteter Speicher 548 sein, wie beispielsweise der erste Die in einem Die-Stapel, gemäß einem Ausführungsbeispiel.
  • Für ein Ausführungsbeispiel umfasst das elektronische System 500 auch eine Anzeigevorrichtung 550 und einen Audio-Ausgang 560. Für ein Ausführungsbeispiel umfasst das elektronische System 500 eine Eingabevorrichtung wie beispielsweise eine Steuerung 570, die eine Tastatur, Maus, Trackball, Spielesteuerung, Mikrophon, Stimmerkennungsvorrichtung, oder irgendeine andere Eingabevorrichtung sein kann, die Informationen in das elektronische System 500 eingibt. Für ein Ausführungsbeispiel ist eine Eingabevorrichtung 570 eine Kamera. Für ein Ausführungsbeispiel ist eine Eingabevorrichtung 570 eine digitale Tonaufnahmevorrichtung. Für ein Ausführungsbeispiel ist eine Eingabevorrichtung 570 eine Kamera und eine digitale Tonaufnahmevorrichtung.
  • Zumindest eine der integrierten Schaltungen 510 oder 511 kann in einer Anzahl von verschiedenen Ausführungsbeispielen implementiert sein, umfassend ein Halbleiter-Package, das eine gestapelte Halbleiter-Die-Architektur, wie sie hierin beschrieben ist, ein elektronisches System, ein Computersystem, ein oder mehrere Verfahren zum Herstellen einer integrierten Schaltung und ein oder mehrere Verfahren zum Herstellen einer elektronischen Anordnung umfasst, die ein Halbleiter-Package umfasst, das eine gestapelte Halbleiter-Die-Architektur umfasst, gemäß irgendeinem der mehreren offenbarten Ausführungsbeispiele, wie hierin in den verschiedenen Ausführungsbeispielen und ihren im Stand der Technik anerkannten Äquivalenten ausgeführt ist. Die Elemente, Materialien, Geometrien, Abmessungen und Sequenz von Operationen können alle variiert werden, um zu bestimmten I/O-Kopplungsanforderungen zu passen, umfassend Array-Kontaktanzahl, Array-Kontaktkonfiguration für einen mikroelektronischen Die, der in ein Prozessorbefestigungssubstrat eingebettet ist, gemäß irgendeinem Halbleiter-Package-Prozess, umfassend ein Bilden einer gestapelten Halbleiter-Die-Architektur gemäß irgendeinem der mehreren hierin dargelegten offenbarten Ausführungsbeispiele und deren im Stand der Technik anerkannten Entsprechungen. Ein Basissubstrat kann umfasst sein, wie durch die gestrichelte Linie in 5 dargestellt. Passive Bauelemente können auch umfasst sein, wie auch in 5 dargestellt.
  • Durchgehend in dieser Beschreibung bedeuten Bezugnahmen auf „ein einzelnes Ausführungsbeispiel“, „ein Ausführungsbeispiel“, „ein anderes Ausführungsbeispiel“ und Variationen davon, dass ein bestimmtes Merkmal, eine bestimmte Struktur, Ausbildung oder Charakteristik, das/die in Verbindung mit dem Ausführungsbeispiel beschrieben ist, bei zumindest einem Ausführungsbeispiel umfasst ist. Somit bezieht sich das Auftreten der Phrase „bei einem einzelnen Ausführungsbeispiel“, „bei einem Ausführungsbeispiel“, „bei einem anderen Ausführungsbeispiel“ oder Variationen davon an verschiedenen Stellen durchgehend in dieser Beschreibung nicht notwendigerweise auf das gleiche Ausführungsbeispiel. Ferner können die bestimmten Merkmale, Strukturen, Konfigurationen oder Charakteristika in irgendeiner geeigneten Weise bei einem oder mehreren Ausführungsbeispielen kombiniert werden.
  • Die Begriffe „über“, „zu“, „zwischen“, „darauf und „auf“ beziehen sich nach Gebrauch in der vorangehenden Beschreibung auf eine relative Position einer Schicht im Hinblick auf andere Schichten. Eine Schicht „über“ oder „auf“ einer anderen Schicht, oder gebondet „an“ oder in „Kontakt“ mit einer anderen Schicht, kann direkt in Kontakt mit der anderen Schicht sein, oder sie kann eine oder mehrere dazwischenliegende Schichten aufweisen. Eine Schicht „zwischen“ Schichten kann mit den Schichten direkt in Kontakt sein oder kann eine oder mehrere Zwischenschichten aufweisen.
  • Die Beschreibung, die oben in Verbindung mit einem oder mehreren Ausführungsbeispielen, wie hierin beschrieben, bereitgestellt ist, und die als Teil eines Prozesses zum Bilden von Halbleiter-Packages umfasst ist, kann auch für andere Typen von IC-Packages und gemischten Logik-Speicher-Package-Stapeln verwendet werden. Zusätzlich können die Verarbeitungssequenzen sowohl mit Wafer-Ebenen-Packages (WLP; wafer level packages) wie auch mit Integration mit Oberflächenbefestigungssubstraten wie beispielsweise LGA, QFN und Keramiksubstraten kompatibel sein.
  • In der vorangehenden Beschreibung, der Zusammenfassung und/oder den Figuren werden zahlreiche spezifische Details ausgeführt, wie beispielsweise spezifische Materialien und Verarbeitungsoperationen, um ein tiefgreifendes Verständnis der hierin beschriebenen Ausführungsbeispiele bereitzustellen. Es ist jedoch offensichtlich, dass irgendeines der hierin beschriebenen Ausführungsbeispiele ohne diese spezifischen Details ausgeführt werden kann. In anderen Fällen werden bekannte Merkmale, wie beispielsweise die integrierte Schaltungsanordnung von halbleitenden Dies, nicht detailliert beschrieben, um ein Verunklaren von Ausführungsbeispielen, die hierin beschrieben sind, zu vermeiden. Weiterhin wird darauf hingewiesen, dass die verschiedenen Ausführungsbeispiele, die in den Figuren gezeigt und in Verbindung mit den Figuren beschrieben sind, darstellende Repräsentationen sind, und nicht notwendigerweise maßstabsgetreu gezeichnet sind. Somit können verschiedene Modifikationen und/oder Änderungen vorgenommen werden, ohne von dem breiteren Wesen und dem Schutzbereich der Ausführungsbeispiele abzuweichen, die im Zusammenhang mit der vorangehenden Beschreibung, der Zusammenfassung und/oder den Figuren beschrieben sind.
  • Hierin beschriebene Ausführungsbeispiele umfassen eine gestapelte Halbleiterarchitektur für ein Halbleiter-Package, umfassend: einen oder mehrere Basis-Dies; und einen Trägerwafer auf dem einen oder den mehreren Basis-Dies, der Trägerwafer umfassend eine Mehrzahl von Dies, wobei eine oder mehrere Zwischenverbindungsstrukturen die Mehrzahl von Dies und den einen oder die mehreren Basis-Dies miteinander koppeln.
  • Zusätzliche Ausführungsbeispiele umfassen eine gestapelte Halbleiterarchitektur für ein Halbleiter-Package, wobei der Trägerwafer einen Oberflächenbereich aufweist, der größer ist als ein Gesamtoberflächenbereich des einen oder der mehreren Basis-Dies.
  • Zusätzliche Ausführungsbeispiele umfassen eine gestapelte Halbleiterarchitektur für ein Halbleiter-Package, wobei der eine oder die mehreren Basis-Dies eine Mehrzahl von Basis-Dies umfassen und wobei eine oder mehrere Zwischenverbindungsstrukturen den Trägerwafer mit der Mehrzahl von Basis-Dies koppeln.
  • Zusätzliche Ausführungsbeispiele umfassen eine gestapelte Halbleiterarchitektur für ein Halbleiter-Package, wobei zumindest einer der Mehrzahl von Dies in dem Trägerwafer mit zumindest einem der einen oder mehreren Basis-Dies mit einem oder mehreren Mikrohöckern gekoppelt ist.
  • Zusätzliche Ausführungsbeispiele umfassen eine gestapelte Halbleiterarchitektur für ein Halbleiter-Package, wobei der eine oder die mehreren Basis-Dies eines oder mehrere umfassen von: (i) zumindest einem monolithischen Basis-Die; und (ii) zumindest einem disaggregierten Basis-Die.
  • Zusätzliche Ausführungsbeispiele umfassen eine gestapelte Halbleiterarchitektur für ein Halbleiter-Package, wobei jeder der Mehrzahl von Dies in dem Trägerwafer mit einem anderen von der Mehrzahl von Dies in dem Trägerwafer gekoppelt ist, unter Verwendung einer Zwischenverbindungsstruktur .
  • Zusätzliche Ausführungsbeispiele umfassen eine gestapelte Halbleiterarchitektur für ein Halbleiter-Package, wobei Oberseiten der Dies im Trägerwafer koplanar mit einer Oberseite des Trägerwafers sind.
  • Zusätzliche Ausführungsbeispiele umfassen eine gestapelte Halbleiterarchitektur für ein Halbleiter-Package, wobei zumindest einer der Mehrzahl von Dies in dem Trägerwafer ein Speicher-Die ist.
  • Hierin beschriebene Ausführungsbeispiele umfassen ein Verfahren zum Bilden einer gestapelten Halbleiterarchitektur für ein Halbleiter-Package, umfassend: ein Anbringen eines Trägerwafers an dem einen oder den mehreren disaggregierten Basis-Dies, der Trägerwafer umfassend eine Mehrzahl von Dies, wobei eine oder mehrere Zwischenverbindungsstrukturen die Mehrzahl von Dies und den einen oder die mehreren Basis-Dies miteinander koppeln.
  • Zusätzliche Ausführungsbeispiele umfassen ein Verfahren, wobei der Trägerwafer einen Oberflächenbereich aufweist, der größer ist als ein Gesamtoberflächenbereich des einen oder der mehreren Basis-Dies.
  • Zusätzliche Ausführungsbeispiele umfassen ein Verfahren, wobei der eine oder die mehreren Basis-Dies eine Mehrzahl von Basis-Dies umfassen und wobei eine oder mehrere Zwischenverbindungsstrukturen den Trägerwafer mit der Mehrzahl von Basis-Dies koppeln.
  • Zusätzliche Ausführungsbeispiele umfassen ein Verfahren, wobei zumindest einer der Mehrzahl von Dies in dem Trägerwafer mit zumindest einem des einen oder der mehreren Basis-Dies durch einen oder mehrere Mikrohöcker gekoppelt ist.
  • Zusätzliche Ausführungsbeispiele umfassen ein Verfahren, wobei der eine oder die mehreren Basis-Dies eines oder mehrere umfassen von: (i) zumindest einem monolithischen Basis-Die; und (ii) zumindest einem disaggregierten Basis-Die.
  • Zusätzliche Ausführungsbeispiele umfassen ein Verfahren, ferner umfassend ein Bilden einer Mehrzahl von disaggregierten Basis-Dies aus zumindest einem monolithischen Basis-Die.
  • Zusätzliche Ausführungsbeispiele umfassen ein Verfahren, ferner umfassend ein Bilden einer Mehrzahl von disaggregierten Basis-Dies aus zumindest einem monolithischen Basis-Die, wobei der eine oder die mehreren Basis-Dies eines oder mehrere umfassen von: (i) zumindest einem monolithischen Basis-Die; und (ii) zumindest einem von der Mehrzahl von disaggregierten Basis-Dies.
  • Zusätzliche Ausführungsbeispiele umfassen ein Verfahren, wobei jeder von der Mehrzahl von Dies in dem Trägerwafer mit einem anderen von der Mehrzahl von Dies in dem Trägerwafer gekoppelt ist, unter Verwendung einer Zwischenverbindungsstruktur.
  • Zusätzliche Ausführungsbeispiele umfassen ein Verfahren, wobei Oberseiten der Dies in dem Trägerwafer koplanar mit einer Oberseite des Trägerwafers sind.
  • Zusätzliche Ausführungsbeispiele umfassen ein Verfahren, wobei zumindest einer von der Mehrzahl von Dies in dem Trägerwafer ein Speicher-Die ist.
  • Zusätzliche Ausführungsbeispiele umfassen ein Verfahren, ferner umfassend: ein Bilden von Hohlräumen in dem Trägerwafer; und Platzieren der Mehrzahl von Dies in den Hohlräumen.
  • Zusätzliche Ausführungsbeispiele umfassen ein Verfahren, ferner umfassend ein Bonden der Mehrzahl von Dies an den Trägerwafer.
  • Zusätzliche Ausführungsbeispiele umfassen ein Verfahren, ferner umfassend ein Planarisieren einer Oberseite des Trägerwafers und zumindest einer Oberseite von der Mehrzahl von Dies in dem Trägerwafer.
  • Zusätzliche Ausführungsbeispiele umfassen ein Verfahren, ferner umfassend für jeden des einen oder der mehreren Basis-Dies ein Bilden eines oder mehrerer Mikrohöcker in oder auf einer Oberseite des disaggregierten Basis-Dies.
  • Zusätzliche Ausführungsbeispiele umfassen eine gestapelte Halbleiterarchitektur, wobei der Trägerwafer ein mechanischer Trägerwafer oder ein passiver Trägerwafer ist.
  • Zusätzliche Ausführungsbeispiele umfassen eine gestapelte Halbleiterarchitektur, wobei, wenn der Trägerwafer ein passiver Trägerwafer ist, der Trägerwafer zumindest ein passives Halbleiterbauelement umfasst.
  • Zusätzliche Ausführungsbeispiele umfassen ein Verfahren, wobei der Trägerwafer ein mechanischer Trägerwafer oder ein passiver Trägerwafer ist.
  • Zusätzliche Ausführungsbeispiele umfassen ein Verfahren, wobei, wenn der Trägerwafer ein passiver Trägerwafer ist, der Trägerwafer zumindest ein passives Halbleiterbauelement umfasst.
  • Zusätzliche Ausführungsbeispiele umfassen ein Halbleiter-Package, das gemäß einem vorangehend in irgendeinem der vorangehenden Absätze beschriebenen Verfahren gebildet wird.
  • In der Beschreibung, den Zeichnungen und den Ansprüchen, die hierin bereitgestellt sind, soll die Verwendung von „zumindest einem von A, B und C“, „zumindest einem von A, B oder C“, „einem oder mehreren von A, B oder C“ oder „einem oder mehreren von A, B und C“ umfassen: (i) nur A; (ii) nur B; (iii) nur C; (iv) A und B zusammen; (v) A und C zusammen; (vi) B und C zusammen; oder (vii) A, B und C zusammen. Ferner soll die Verwendung von „A, B und/oder C“ umfassen: (i) nur A; (ii) nur B; (iii) nur C; (iv) A und B zusammen; (v) A und C zusammen; (vi) B und C zusammen; oder (vii) A, B und C zusammen. Ferner ist es für Fachleute auf dem Gebiet offensichtlich, dass praktisch jedes disjunkte Wort und/oder Satz, der zwei oder mehr alternative Begriffe präsentiert, sei es in der Beschreibung, in Ansprüchen oder Zeichnungen, so verstanden werden soll, dass die Möglichkeiten, dass ein einzelner der Begriffe, einer der Begriffe oder beide Begriffe umfasst sein können, in Betracht gezogen werden kann. Als ein erstes Beispiel wird der Begriff „A oder B“ so verstanden, dass er die Möglichkeiten von „A“ oder „B“ oder „A und B“ umfasst. Als ein zweites Beispiel wird der Ausdruck „A und B“ so verstanden, dass er die Möglichkeiten von „A“ oder „B“ oder „A und B“ umfasst. Als ein drittes Beispiel wird der Begriff „A und/oder B“ so verstanden, dass er die Möglichkeiten von „A“ oder „B“ oder „A und B“ umfasst.
  • Die Ausdrücke, die in den folgenden Ansprüchen verwendet werden, sollten nicht derart ausgelegt werden, dass sie irgendeines der Ausführungsbeispiele, die in Verbindung mit der vorangehenden Beschreibung, der Zusammenfassung und/oder den Figuren beschrieben sind, auf die spezifischen Ausführungsbeispiele, die in der vorangehenden Beschreibung, der Zusammenfassung, den Figuren und/oder den Ansprüchen ausgeführt sind, beschränken. Stattdessen soll der Schutzbereich der Ansprüche gemäß etablierten Vorgaben der Anspruchsinterpretation ausgelegt werden.

Claims (20)

  1. Eine gestapelte Halbleiter-Architektur für ein Halbleiter-Package, umfassend: einen oder mehrere Basis-Dies; und einen Trägerwafer auf dem einen oder den mehreren Basis-Dies, der Trägerwafer umfassend eine Mehrzahl von Dies, wobei eine oder mehrere Zwischenverbindungsstrukturen die Mehrzahl von Dies und den einen oder die mehreren Basis-Dies miteinander koppeln.
  2. Die gestapelte Halbleiter-Architektur gemäß Anspruch 1, wobei der Trägerwafer einen Oberflächenbereich aufweist, der größer ist als ein gesamter Oberflächenbereich des einen oder der mehreren Basis-Dies.
  3. Die gestapelte Halbleiter-Architektur gemäß einem der Ansprüche 1-2, wobei der eine oder die mehreren Basis-Dies eine Mehrzahl von Basis-Dies umfassen und wobei eine oder mehrere Zwischenverbindungsstrukturen den Trägerwafer mit der Mehrzahl von Basis-Dies koppeln.
  4. Die gestapelte Halbleiter-Architektur gemäß Anspruch 1-2, wobei zumindest einer von der Mehrzahl von Dies in dem Trägerwafer mit zumindest einem von dem einen oder den mehreren Basis-Dies mit einem oder mehreren Mikrohöckern gekoppelt ist.
  5. Die gestapelte Halbleiter-Architektur gemäß einem der Ansprüche 1-2, wobei der eine oder die mehreren Basis-Dies eines oder mehrere umfassen aus: (i) zumindest einem monolithischen Basis-Die; und (ii) zumindest einem disaggregierten Basis-Die.
  6. Die gestapelte Halbleiter-Architektur gemäß einem der Ansprüche 1-2, wobei jeder der Mehrzahl von Dies in dem Trägerwafer mit einem anderen von der Mehrzahl von Dies in dem Trägerwafer gekoppelt ist, unter Verwendung einer Zwischenverbindungsstruktur.
  7. Die gestapelte Halbleiter-Architektur gemäß einem der Ansprüche 1-2, wobei Oberseiten der Dies in dem Trägerwafer koplanar mit einer Oberseite des Trägerwafers sind.
  8. Die gestapelte Halbleiter-Architektur gemäß einem der Ansprüche 1-2, wobei zumindest einer von der Mehrzahl von Dies in dem Trägerwafer ein Speicher-Die ist.
  9. Ein Verfahren zum Bilden einer gestapelten Halbleiter-Architektur für ein Halbleiter-Package, umfassend: Anbringen eines Trägerwafers auf einem oder mehreren Basis-Dies, der Trägerwafer umfassend eine Mehrzahl von Dies, wobei eine oder mehrere Zwischenverbindungsstrukturen die Mehrzahl von Dies mit dem einen oder den mehreren Basis-Dies koppeln.
  10. Das Verfahren gemäß Anspruch 10, wobei der Trägerwafer einen Oberflächenbereich aufweist, der größer ist als ein gesamter Oberflächenbereich des einen oder der mehreren Basis-Dies.
  11. Das Verfahren gemäß einem der Ansprüche 9-10, wobei der eine oder die mehreren Basis-Dies eine Mehrzahl von Basis-Dies umfassen und wobei eine oder mehrere Zwischenverbindungsstrukturen den Trägerwafer mit der Mehrzahl von Basis-Dies koppeln.
  12. Das Verfahren gemäß den Ansprüchen 9-10, wobei zumindest einer der Mehrzahl von Dies in dem Trägerwafer mit zumindest einem von dem einen oder den mehreren Basis-Dies mit einem oder mehreren Mikrohöckern gekoppelt ist.
  13. Das Verfahren gemäß einem der Ansprüche 9-10, wobei der eine oder die mehreren Basis-Dies eines oder mehrere umfassen aus: (i) zumindest einem monolithischen Basis-Die; und (ii) zumindest einem disaggregierten Basis-Die.
  14. Das Verfahren gemäß einem der Ansprüche 9-10, wobei jeder der Mehrzahl von Dies in dem Trägerwafer mit einem anderen von der Mehrzahl von Dies in dem Trägerwafer gekoppelt ist, unter Verwendung einer Zwischenverbindungsstruktur.
  15. Das Verfahren gemäß einem der Ansprüche 9-10, wobei Oberseiten der Dies in dem Trägerwafer koplanar mit einer Oberseite des Trägerwafers sind.
  16. Das Verfahren gemäß einem der Ansprüche 9-10, wobei zumindest einer der Mehrzahl von Dies in dem Trägerwafer ein Speicher-Die ist.
  17. Das Verfahren gemäß einem der Ansprüche 9-10, ferner umfassend: Bilden von Hohlräumen in dem Trägerwafer; und Platzieren der Mehrzahl von Dies in den Hohlräumen.
  18. Das Verfahren gemäß Anspruch 17, ferner umfassend ein Bonden der Mehrzahl von Dies an den Trägerwafer.
  19. Das Verfahren gemäß Anspruch 17, ferner umfassend ein Planarisieren einer Oberseite des Trägerwafers und zumindest einer Oberseite der Mehrzahl von Dies in dem Trägerwafer.
  20. Das Verfahren gemäß einem der Ansprüche 9-10 und 18-19, ferner umfassend, für jeden von dem einen oder den mehreren Basis-Dies, ein Bilden eines oder mehrerer Mikrohöcker auf einer Oberseite des disaggregierten Basis-Dies.
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