DE102020127692A1 - Selektive Verbindungen in Back-End-Of-Line-Metallisierungsstapeln einer integrierten Schaltungsanordnung - Google Patents

Selektive Verbindungen in Back-End-Of-Line-Metallisierungsstapeln einer integrierten Schaltungsanordnung Download PDF

Info

Publication number
DE102020127692A1
DE102020127692A1 DE102020127692.3A DE102020127692A DE102020127692A1 DE 102020127692 A1 DE102020127692 A1 DE 102020127692A1 DE 102020127692 A DE102020127692 A DE 102020127692A DE 102020127692 A1 DE102020127692 A1 DE 102020127692A1
Authority
DE
Germany
Prior art keywords
metallization
chiplet
metallization levels
levels
feature
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102020127692.3A
Other languages
English (en)
Inventor
Shawna Liff
Adel A. Elsherbini
Johanna Swan
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of DE102020127692A1 publication Critical patent/DE102020127692A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00—Piezoelectric or electrostrictive devices
    • H10N30/80—Constructional details
    • H10N30/85—Piezoelectric or electrostrictive active materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N39/00—Integrated devices, or assemblies of multiple devices, comprising at least one piezoelectric, electrostrictive or magnetostrictive element covered by groups H10N30/00 – H10N35/00

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Eine Integrierte-Schaltung- (IC-) Bauelementstruktur, die einen Host-Chip umfasst, der eine Bauelementschicht und eine oder mehrere erste Metallisierungsebenen über benachbarten ersten und zweiten Regionen der Bauelementschicht aufweist. Die ersten Metallisierungsebenen sind mit der Bauelementschicht verbunden. Ein Verbindungs-Chiplet ist über den ersten Metallisierungsebenen innerhalb der ersten Region. Das Verbindungs-Chiplet umfasst eine Mehrzahl von zweiten Metallisierungsebenen und eine Mehrzahl von dritten Metallisierungsebenen über den ersten Metallisierungsebenen innerhalb der zweiten Region und benachbart zu dem Verbindungs-Chiplet. Zumindest eine von einer Verbindungsmerkmals-Abmessung oder Zusammensetzung unterscheidet sich zwischen einer der zweiten Metallisierungsebenen und einer benachbarten einen der dritten Metallisierungsebenen.

Description

  • Hintergrund
  • Monolithische Herstellungsverfahren können zu bestimmten Einschränkungen der Bauelementarchitektur führen, die die Performance eines Integrierte-Schaltung- (IC; integrated circuit) Bauelements einschränken können. Die heterogene Integration, bei der unabhängig hergestellte IC-Dies innerhalb desselben Packages integriert werden (gemäß Multi-Chip-Packaging, Wafer-Stapelung (Stacking) oder Die-Stapelungs-Techniken), kann unter hohen Herstellungskosten, geringeren Einfügungs-Effizienzen und großen z-Höhen leiden. Gegenwärtig lenkt die Art des IC-Bauelements (z. B. CPUs, GPUs, FPGAs, RFICs, usw.) die Wahl der Verbindungsschichtdicken und der dimensionalen Entwurfsregeln innerhalb des Back-End-of-Line- (BEOL-) Metallisierungsstapels der integrierten Schaltung. Oft stellt eine IC-Chip-Fertigungsanlage (foundry) einen Satz von Entwurfsregeln für einen bestimmten Technologieknoten bereit, der für ein gegebenes Performance-Ziel fähig ist. Wenn jedoch mehrere Funktionen gemäß aktuellen Halbleiterverarbeitungsverfahren innerhalb des ICs integriert werden, können die Performance oder die Kosten bestimmter Funktionsblöcke innerhalb des resultierenden Integrierte-Schaltung-Bauelements suboptimal sein.
  • Figurenliste
  • Die Ausführungsbeispiele dieser Offenbarung werden anhand der unten gegebenen detaillierten Beschreibung und anhand der beigelegten Zeichnungen von verschiedenen Ausführungsbeispielen der Offenbarung besser verstanden werden, doch diese sollen die Offenbarung jedoch nicht auf die bestimmten Ausführungsbeispiele beschränken, sondern dienen nur zu Erklärungs- und Verständniszwecken. Ansichten, die als „Querschnitt“, „Profil“, „Plan“ und „isometrisch“ beschriftet sind, entsprechen orthogonalen Ebenen innerhalb eines kartesischen Koordinatensystems. Deshalb befinden sich Querschnitts- und Profil-Ansichten in der x-z-Ebene, Draufsichten befinden sich in der x-y-Ebene, und isometrische Ansichten befinden sich in einem dreidimensionalen kartesischen Koordinatensystem (x-y-z). Gegebenenfalls sind Zeichnungen mit Achsen beschriftet, um die Orientierung der Figur anzuzeigen.
    • 1 stellt eine Querschnittansicht einer beispielhaften Verbund-Die-Struktur in der x-z-Ebene gemäß einigen Ausführungsbeispielen der Offenbarung dar.
    • 2 stellt eine Querschnittansicht einer beispielhaften Verbund-Die-Struktur in der x-z-Ebene gemäß einigen Ausführungsbeispielen der Offenbarung dar.
    • 3 stellt eine Querschnittansicht einer beispielhaften Verbund-Die-Struktur in der x-z-Ebene gemäß einigen Ausführungsbeispielen der Offenbarung dar.
    • 4A-4D stellen partielle Querschnittansichten von funktionalen Chiplets in der x-z-Ebene gemäß einigen Ausführungsbeispielen der Offenbarung dar.
    • 5A und 5B stellen Querschnittansichten in der x-z-Ebene von Verbund-Die-Strukturen dar, die Chiplets umfassen, welche Funktionsmaterialien aufweisen, die in BEOL mit Verbindungs-Chiplet integriert sind, gemäß einigen Ausführungsbeispielen der Offenbarung.
    • 6A und 6B stellen eine Draufsicht in der x-y-Ebene von mehreren Chiplets dar, die in Host-BEOL-Stapeln in Verbund-Die-Strukturen integriert sind, gemäß einigen Ausführungsbeispielen der Offenbarung.
    • 7A-7H stellen einen beispielhaften Prozessablauf zur Fertigung einer Verbund-Die-Struktur gemäß einigen Ausführungsbeispielen der Offenbarung dar.
    • 8 stellt ein System dar, das eine Verbund-Die-Struktur umfasst, die mit einem Package oder Interposer-Substrat gekoppelt ist, gemäß einigen Ausführungsbeispielen der Offenbarung.
    • 9 stellt ein Blockdiagramm einer Rechenvorrichtung als Teil eines System-auf-Chip-(SoC-; system-on-chip) Packages dar, das eine Verbund-Die-Struktur in einer Implementierung einer Rechenvorrichtung gemäß einigen Ausführungsbeispielen der Offenbarung umfasst.
  • Detaillierte Beschreibung
  • Ein Bezug in der Beschreibung auf „ein Ausführungsbeispiel“, „einige Ausführungsbeispiele“, „manche Ausführungsbeispiele“ oder „andere Ausführungsbeispiele“ bedeutet, dass ein bestimmtes Merkmal, eine bestimmte Struktur oder Charakteristik, das oder die in Verbindung mit den Ausführungsbeispielen beschrieben ist, in zumindest manchen Ausführungsbeispielen umfasst ist, aber nicht notwendigerweise in allen Ausführungsbeispielen. Die verschiedenen Erscheinungsbilder von „einem Ausführungsbeispiel“, „einigen Ausführungsbeispielen“ oder „manchen Ausführungsbeispielen“ beziehen sich nicht alle notwendigerweise auf die selben Ausführungsbeispiele. Wenn die Beschreibung beschreibt, dass eine Komponente, ein Merkmal, eine Struktur oder Charakteristik umfasst sein „kann“, „könnte“ oder „möglicherweise“ umfasst ist, muss diese bestimmte Komponente, dieses Merkmal, diese Struktur oder Charakteristik nicht unbedingt umfasst sein. Wenn die Beschreibung oder ein Anspruch sich auf „ein“, „eine“ oder „eines“ von Elementen bezieht, bedeutet das nicht, dass nur eines dieser Elemente vorhanden ist. Wenn die Beschreibung oder die Ansprüche sich auf „ein zusätzliches“ Element beziehen, schließt das nicht aus, dass noch mehr als eines des zusätzlichen Elements vorhanden ist.
  • Der Begriff „Mikroprozessor“ bezieht sich im Allgemeinen auf ein Integrierte-Schaltung-(IC-) Package, das eine zentrale Verarbeitungseinheit (CPU; central processing unit) oder einen Mikrocontroller umfasst. Das Mikroprozessor-Package wird in dieser Offenbarung als ein „Mikroprozessor“ bezeichnet. Eine Mikroprozessor-Buchse empfängt den Mikroprozessor und koppelt ihn elektrisch mit einer gedruckten Schaltungsplatine (PCB; printed circuit board).
  • Hier bezieht sich der Begriff „Back-End of the Line“ (BEOL) im Allgemeinen auf Operationen nach der Bauelement-Herstellung auf einem Halbleiterwafer. Nach Bildung der aktiven und passiven Bauelemente innerhalb einer Schaltungsschicht auf dem Halbleiterwafer in einem Front-End der Fertigungslinie (z. B. Front-End-of-the-Line oder FEOL) umfasst eine Reihe von Operationen, bei denen Metallmerkmale über den Halbleiterbauelementen gebildet werden (Metallisierung), den BEOL-Abschnitt der Fertigungslinie.
  • Hier bezieht sich der Begriff „Chiplet“ im Allgemeinen auf einen kleinen, dünnen Die, der in die BEOL-Metallisierung eines größeren Host-Dies eingebettet ist. Bei den beschriebenen Ausführungsbeispielen umfassen die Chiplets zumindest einen Verbindungs-Metallisierungsstapel und werden daher hierin als „Verbindungs-Chiplets“ bezeichnet. Solche Verbindungs-Chiplets können ein Halbleitersubstrat umfassen, oder auch nicht. Als solches muss ein Verbindungs-Chiplet nicht aktive Bauelemente umfassen, kann aber. Verbindungs-Chiplets können spezialisierte integrierte Schaltungen tragen, z. B. Taktschaltungen, aktive Repeater-Bänke für Auf-Die-Verbindungen über große Distanzen, usw.
  • Die Bedeutung von „ein“, „einer“, „eine“, „eines“, „der“, „die“ und „das“ schließt Pluralformen mit ein. Die Bedeutung von „in“ schließt „in“ und „auf‟ mit ein. Die vertikale Ausrichtung ist in die z-Richtung und es wird darauf hingewiesen, dass Rezitationen von „oberen“, „unteren“, „über“ und „unter“ sich auf relative Positionen in der z-Dimension mit der üblichen Bedeutung beziehen. Im Allgemeinen beziehen sich „oben/obere“, „oberhalb“ und „über“ auf eine übergeordnete Position auf der z-Dimension, während sich „unten/untere“, „unterhalb“ und „unter“ auf eine untergeordnete Position auf der z-Dimension beziehen. Der Begriff „auf‟ („on“) wird in dieser Offenbarung verwendet, um anzuzeigen, dass ein Merkmal oder Objekt in einer übergeordneten Position relativ zu einem untergeordneten Merkmal oder Objekt ist und in direktem Kontakt damit ist. Es versteht sich jedoch, dass Ausführungsbeispiele nicht zwingend auf die in der Figur dargestellten Orientierungen oder Ausbildungen beschränkt sind.
  • Die Wörter „im Wesentlichen“, „wesentlich“, „nahe“, „ungefähr“, „nah“ und „etwa“ beziehen sich im Allgemeinen auf ein Befinden innerhalb +/- 10% eines Zielwertes (ausgenommen anderweitige Angabe). Ausgenommen es ist anderweitig angegeben, zeigt die Verwendung der Ordinaladjektive „erste/r/s“, „zweite/r/s“ und „dritte/r/s“ bei der Beschreibung eines gewöhnlichen Gegenstandes nur an, dass unterschiedliche Instanzen ähnlicher Objekte beschrieben werden, und es ist nicht vorgesehen, dass impliziert ist, dass die auf diese Weise beschriebenen Objekte in einer gegebenen Reihenfolge sein müssen, die entweder temporär, räumlich, nach Rang oder in irgendeiner anderen Art und Weise geordnet ist.
  • Zu den Zwecken der vorliegenden Offenbarung bedeuten die Ausdrücke „A und/oder B“ und „A oder B“ (A), (B) oder (A und B). Zum Zweck der vorliegenden Offenbarung bezeichnet der Ausdruck „A, B, und/oder C“ (A), (B), (C), (A und B), (A und C), (B und C), oder (A, B und C).
  • Hierin wird eine zusammengesetzte Integrierte-Schaltung- (IC-) Bauelementstruktur beschrieben, die einen oder mehrere Verbindungs-Chiplets umfasst, die selektiv innerhalb Host-Back-End-of-Line- (BEOL-) Metallisierungsebenen auf einem Host-Chip (Die) eingebettet sind. Gemäß hierin offenbarten Ausführungsbeispielen stellt/(stellen) das/(die) Verbindungs-Chiplet(s) eine integrierte Schaltungsanordnung auf dem Host-Die mit selektiven Verbindungsstapelgeometrien und Materialsätzen bereit, um die Performance der integrierten Host-Schaltungsanordnung zu optimieren. Mit dem/(den) Verbindungs-Chiplet(s) kann die integrierte Host-Schaltungsanordnung einen Verbund von multifunktionalen Teilschaltungen oder Schaltungsabschnitten umfassen. Jede Teilschaltung der Host-Schaltungsanordnung kann dann einen optimalen Verbindungsgeometrie-Entwurfsregelsatz für eine optimale Performance haben. Gemäß Ausführungsbeispielen der Offenbarung können geeignete Verbindungs-Chiplets ausgewählt werden, um mehrere Verbindungs-Entwurfsregelsätze zu erfüllen, die selektiv in den BEOL-Stapel über entsprechende Teilschaltungen des Host-Chips integriert werden können. Beispielsweise können die Entwurfsregeln für eine erste Teilschaltung, die dem Signal-Routing zugeordnet ist, eine Hochdichte-Verbindungsgeometrie erfordern, die durch ein erstes Verbindungs-Chiplet erfüllt wird, während die Entwurfsregeln für eine benachbarte zweite Teilschaltung, die der Verarbeitung oder dem Speicher zugeordnet ist, eine Hochperformance-Verbindungsstapelgeometrie erfordern, die durch den Host-BEOL-Verbindungsstapel, oder den Verbindungsstapel eines anderen Chiplets erfüllt wird. Die selektive Platzierung des/der Chiplet(s) kann daher vertikale Verbindungen zwischen einem Block einer integrierten Schaltungsanordnung unterhalb des Chiplets und einer Erste-Ebene-Verbindungs- (FLI-; first level interconnect) Schnittstellenschicht des Host-BEOL-Verbindungsstapels optimieren. Die FLI-Schnittstellenschicht kann dann mit dem Signal- und Leistungs-Routing auf einem Package oder Interposer-Substrat mit irgendeiner für einen IC-Chip typischen FLI-Architektur gekoppelt werden.
  • Gemäß einigen hierin offenbarten Ausführungsbeispielen umfasst die zusammengesetzte IC-Bauelementstruktur einen lateral heterogenen BEOL-Metallisierungsstapel. Jedes des einen oder der mehreren Verbindungs-Chiplets, die in den Host-BEOL-Metallisierungsstapel eingebettet sind, haben im Allgemeinen eine unterschiedliche Verbindungsgeometrie und/oder unterschiedliche dielektrische Materialien als der Host-BEOL-Metallisierungsstapel. Bei einigen Ausführungsbeispielen umfassen die Verbindungs-Chiplets Funktionsmaterialien, die mit dem Dielektrikum verschachtelt sind, wie beispielsweise, aber nicht beschränkt auf magnetische oder piezoelektrische Materialien. Bei einigen Ausführungsbeispielen unterscheidet sich das Zwischenschicht-Dielektrikums-Material eines oder mehrerer der eingebetteten Chiplet(s) von dem nativen Zwischenschicht-Dielektrikum des Host-BEOL-Metallisierungsstapels. Als ein Beispiel kann ein Chiplet, das eine Hochdichte-Verbindungsgeometrie aufweist, ein Zwischenschicht-Dielektrikum umfassen, das eine niedrigere relative Permittivität, oder Dielektrizitätskonstante (k), als das Dielektrikum des Host-BEOL-Stapels aufweist. Das Low-k-Dielektrikum kann die Zwischenelektrodenkapazität zwischen eng beabstandeten Leiterbahnen und anderen Metallisierungsmerkmalen innerhalb des Chiplet-Verbindungsstapels reduzieren, was ein Hochdichte-Routing von Hochgeschwindigkeitsdatensignalen ermöglicht.
  • Gemäß Ausführungsbeispielen der Offenbarung werden Verbindungs-Chiplets auf irgendeiner Schicht des Host-BEOL-Metallisierungsstapels durch Hybrid-Bonden integriert. Die Verbindungs-Chiplets können jeweils einen Mehrere-Ebenen-Metallisierungsstapel umfassen, der eine obere Ebene der Metallisierung aufweist, die mit einer unteren Metallisierungsschicht im Host-BEOL-Stapel eine Grenzfläche bildet. Die Merkmals-Abstände und Abmessungen innerhalb der Grenzfläche-bildenden Metallschichten können für Metall-zu-Metall-Bonden von im Wesentlichen überlappten, gegenüberliegenden Strukturen kompatibel sein. Bei einigen Ausführungsbeispielen werden Diffusionsbindungen zwischen den Grenzfläche-bildenden Metallmerkmalen gebildet, die aus dem Hybrid-Bond-Prozess resultieren, wobei ein direktes Bonden des Chiplets an den Host-BEOL-Stapel ermöglicht wird.
  • Ein Hybrid-Bond-Prozess kann die Platzierung eines Chiplets innerhalb des BEOL-Metallisierungsstapels umfassen, gefolgt von einem thermischen Bond-Temperprozess.
  • Gegenüberliegende Metallisierungsstrukturen werden an einer Bondschnittstelle in direktem Kontakt platziert. Die Schnittstellen-Dies werden anschließend dem thermischen Tempern ausgesetzt, was eine Interdiffusion von Metallatomen zwischen den Grenzfläche-bildenden Metallstrukturen ermöglicht. Molekulares Bonden zwischen Grenzfläche-bildenden Dielektrika mit ähnlicher chemischer Oberflächenzusammensetzung oder Molekularstruktur kann gleichzeitig erfolgen. Zum Beispiel können sich gegenüberliegende Oberflächensilanolgruppen von silikathaltigen Dielektrika durch Kondensationsreaktionen miteinander verbinden. Die resultierende Chiplet-Host-Chip-Verbundstruktur kann wie ein monolithischer Verbundchip gehandhabt und anschließend unter Verwendung von Standard-Package-Anordnungs-Werkzeugen und -Prozeduren zu einem Package angeordnet werden.
  • Das/die Verbindungs-Chiplet(s) kann/können teilweise oder vollständig getrennt vom Host-Chip hergestellt werden. Teilweise oder vollständig hergestellte Chiplets können von einem Donator-Wafer vereinzelt und auf dem Host-Chip-Wafer durch irgendeine geeignete Technik (z. B. Nehmen-und-Platzieren- (Pick-and-Place-) Operation) in irgendeiner Stufe der BEOL-Metallisierung eines Host-ICs platziert werden. Der Nehmen-und-Platzieren-Prozess kann mit Die-zu-Wafer-Bonding-Ausrüstung durchgeführt werden, die eine Platzierungsgenauigkeit bis zu 200 nm oder weniger aufweisen. Eine solche Ausrüstung kann eine Reinheit von ISO 3 oder besser aufweisen, um eine hohe Ausbeute bei Platzierung und Bonden der selektiven Verbindungs-Chiplets zu gewährleisten. Irgendeine Ausrichtungs-Ungenauigkeit kann durch den Metallisierungsstapel auf den Verbindungs-Chiplets kompensiert werden. Zum Beispiel kann die kritische Abmessung eines Merkmals von einer inneren (unteren) Metallisierungsebene zu einer äußeren (oberen) Metallisierungsebene auf eine kritische Abmessung ansteigen, die für die Ausrichtungstoleranz der nachfolgenden Prozessanforderungen geeignet ist. Gröbere Merkmale in einer äußersten Metallisierungsebene des Verbindungs-Chiplets können daher mit Merkmalsabständen innerhalb des Host-BEOL-Stapels übereinstimmen, wobei ein gewisser Versatzgrad zwischen Chiplet und Host-Die-Verbindungsmerkmalen toleriert wird.
  • 1 stellt eine Querschnittansicht einer Verbund-Die-Struktur 100 in der x-z-Ebene gemäß einigen Ausführungsbeispielen der Offenbarung dar.
  • Die Verbund-Die-Struktur 100 umfasst ein Verbindungs-Chiplet 101 (dargestellt durch die gestrichelte Umhüllung), das innerhalb eines gemeinsamen Metallisierungsstapel (BEOL-Stapel 102) auf dem Host-Chip 103 integriert ist. Der BEOL-Metallisierungsstapel 102 umfasst mehrere Metallisierungsebenen M1 bis Mx, die mit der Bauelementschicht 104 gekoppelt sind. Das Substrat 105 umfasst ein Halbleitermaterial, dessen obere 50-1000 nm zum Beispiel Transistoren und/oder andere aktive und passive Bauelemente in der Bauelementschicht 104 umfassen können. Bei einigen Ausführungsbeispielen umfasst das Substrat 105 ein oder mehrere Halbleitermaterialien, wie beispielsweise, aber nicht beschränkt auf Silizium (Si), Germanium (Ge), Siliziumgermanium (SiGe), Galliumarsenid (GaAs), Galliumphosphid (GaP), Galliumnitrid (GaN), Galliumindiumnitrid (GaInN) oder Indiumphosphid (InP). Bei einigen Ausführungsbeispielen ist das Substrat 105 ein Silizium-auf-Isolator- (SOI-; silicon on insulator) Chip, der eine vergrabene Oxid- (BOX; buried oxide) Schicht mehrere Mikrometer unter der Oberfläche aufweist. Die Bauelementschicht 104 kann in dem Halbleitermaterial oberhalb der BOX-Schicht gebildet werden. Die Bauelementschicht 104 kann eine Dicke im Bereich von 100 bis 1000 nm haben und ist einstückig mit dem Substrat 105, das eine Dicke im Bereich von bis zu 775 Mikrometer haben kann. Bei anderen Ausführungsbeispielen ist das Substrat 105 ein Bulk-Silizium-Substrat und die Bauelementschicht 104 ist lediglich ein oberer Abschnitt des Bulk-Substrats.
  • Bei einigen Ausführungsbeispielen umfasst die Host-Chip-Bauelementschicht 104 aktive Bauelemente, passive Bauelemente oder eine Kombination aus aktiven und passiven Bauelementen. Aktive Bauelemente können Arrays von Feldeffekt- (FET-) oder bipolaren Übergangstransistoren sein, die in Logikschaltungen angeordnet sind. Merkmalsabstände, definiert als Distanzen zwischen gleichen Verbindungs-Anschlüssen über Gate-, Source- oder Drain-Regionen einzelner Transistoren, können zwischen 20 und 1000 Nanometern (nm) liegen. Zum Beispiel können die Gate-zu-Gate-Abstände zwischen 40-80 nm sein.
  • Der Host-Chip-BEOL-Metallisierungsstapel 102 umfasst eine oder mehrere leitfähige Schichten 106, die in das Zwischenschicht-Dielektrikum (ILD; interlayer dielectric) 107 eingebettet sind. Eine erste Metallisierungsebene M1 des BEOL-Stapels umfasst Verbindungsmerkmale (z. B. Vias 108), die mit Gate-, Source- und Drain-Anschlüssen gekoppelt sind. Die Vias 108 haben einen Abstand, der z. B. zwischen 40 und 1000 nm liegen kann. Die Vias 108 können mit den Metallisierungsmerkmalen 120 in Ebene M2 verbunden werden. Bei dem dargestellten Ausführungsbeispiel sind vier leitfähige BEOL-Schichten 106 (bezeichnet als Metallisierungsebenen M1-M4) unter dem Verbindungs-Chiplet 101 dargestellt, aber das Verbindungs-Chiplet 101 kann auf irgendeiner geeigneten Ebene innerhalb des BEOL-Metallisierungsstapels 102 angebracht werden.
  • Bei einigen Ausführungsbeispielen umfassen die leitfähigen Schichten 106 Metalle wie beispielsweise, aber nicht beschränkt auf Kupfer, Kupfer-Aluminium-Legierung, Aluminium, Silber, Gold, Nickel, Indium und Wolfram, Kobalt, Wolfram, Tantal und Titan. Die Zwischenschicht-Dielektrikums- (ILD-) Schichten 107 umfassen Materialien wie beispielsweise, aber nicht beschränkt auf Siliziumoxide (z. B. SixOi-x), Siliziumnitride (z. B. SixN(i-x)), Siliziumoxynitride (z. B. SiOxN(i-x)), Siliziumcarbid (z. B. SiC) und Siliziumcarbidnitride (z. B. SiCxN1-x), Aluminiumoxide und Aluminiumnitride. Bei einigen Ausführungsbeispielen umfassen die ILD-Schichten 107 Low-k-Materialien, die eine relative Permittivität unterhalb der von SiO2 (z. B. k ≤ 3,9) aufweisen. Die ILD-Schicht(en) 107 kann/können irgendeines der oben genannten Materialien oder ein Silikatglas umfassen, wie beispielsweise, aber nicht beschränkt auf Fluorsilikatglas (FSG), Phosphorsilikatglas (PSG), Bor-Phosphorsilikatglas (BSG) oder undotiertes Silikatglas (USG), Organosilikatglas (OSG - z. B. kohlenstoffdotiertes Oxid, CDO; carbon-doped oxide), poröses OSG und poröses Siliziumdioxid. Bei einigen Ausführungsbeispielen können eine oder mehrere der ILD-Schichten 107 organische Low-k-Polymermaterialien umfassen, wie beispielsweise Polyimide, Wasserstoffsilsesquioxan und Methylsilsesquioxan. Die oben genannten dielektrischen Materialien können durch Schleuderbeschichtungs- (Spin-Coating-) Verfahren (z.B. aufgeschleudertes Glas (Spin-on-Glass; SOG), chemische Gasphasenabscheidung (CVD; chemical vapor deposition) oder Sol-Gel-Techniken gebildet werden.
  • Die Schichtdicken sowohl für die leitfähigen Schichten 106 als auch für die dielektrischen Schichten 107 können von 50 nm oder weniger in den unteren Ebenen proximal zum Substrat 105, bis zu 5 Mikrometern oder mehr in den oberen Ebenen nahe der Oberseite der BEOL-Metallisierungsebenen 106 reichen. Metallisierungsmerkmale innerhalb der leitfähigen Schichten 106 können z. B. horizontale Leiterbahnen umfassen. In der Figur sind die Metallisierungsmerkmale (z. B. Merkmale 114, 115, 116) als im Querschnitt gezeigte Leiterbahnen dargestellt. Zwischen-Ebenen-Vias (Inter-Level-Vias) (nicht dargestellt) können sich durch dielektrische Schichten (ILDs) 107 zwischen leitfähigen Schichten 106 erstrecken. Bei einigen Ausführungsbeispielen können die minimale Merkmals-Größe und -Abstand von der Bauelementschicht 104 ausfächern (z. B. mit zunehmender Distanz zunehmen). Die obersten Metallisierungsebenen (z. B. die Ebenen, die am höchsten im Stapel liegen) können die größten Abstände haben, angezeigt durch den Abstand P3 (größer als P1, P2, P4 und P5).
  • Eine Erste-Ebene-Verbindungs- (FLI-) Schnittstellen-Metallisierungsebene Mx ist über den unteren Ebenen des Host-BEOL-Stapels 102 dargestellt. Die Figur zeigt die Ebene Mx schwebend über den unteren Ebenen des BEOL-Stapels 102, um zu betonen, dass Mx oberhalb von M10 oder irgendeiner höheren Ebene, die in der Figur nicht dargestellt ist, an den BEOL-Stapel 102 angebracht werden kann. Die FLI-Schnittstelle 121 umfasst FLI-Anschlussflächen oder Säulen 122 und Lötkugeln (solder bumps) 123. Anschlussflächen 122 können sich von Metallisierungsmerkmalen 117 (z. B. Leiterbahnen) in der Ebene Mx erstrecken. Lötkugeln 123 sind ein Beispiel einer FLI-Metallisierung, die mit FLI-Anschlussflächen 122 gekoppelt sein kann. Die Lötmaskenschicht 124 kann optional über dem ILD 107 der oberen Ebene Mx zwischen den FLI-Anschlussflächen 122 sein. Alternativ kann irgendeine andere FLI-Metallisierung verwendet werden, die für ein Verbinden eines ICs geeignet ist.
  • Ein beispielhaftes Ausführungsbeispiel des Verbindungs-Chiplets 101 ist auch in der Einfügung von 1 dargestellt, separat von der Verbund-Die-Struktur 100, um die Merkmale, auf die Bezug genommen wird, deutlicher anzuzeigen. Bei einigen Ausführungsbeispielen umfasst das Chiplet 101 eine oder mehrere Metallisierungsstapel-Ebenen, die eine unterschiedliche Struktur als der Host-Chip-BEOL-Stapel 102 aufweisen. Das Chiplet 101 umfasst Chiplet-Metallisierungsebenen 109, die mit M'1 bis M'2 gekennzeichnet sind, die mit dem Chiplet-Zwischenschicht-Dielektrikum (ILD) 110 verschachtelt sind. Während zwei Metallisierungsebenen dargestellt sind, kann das Chiplet 101 irgendeine Anzahl von Metallisierungsebenen umfassen. Bezugnehmend nun auf die Verbund-Die-Struktur 100 bilden die Seitenwände 111 des Verbindungs-Chiplets 101 Diskontinuitäten mit den Schichten 106 und 107 im BEOL-Metallisierungsstapel 102. Bei einigen Ausführungsbeispielen wird ein Fülldielektrikum 112 zwischen den Chiplet-Seitenwänden 111 und den Grenzfläche-bildenden BEOL-Stapel-Seitenwänden 113 eingebracht. Das Fülldielektrikum 112 kann Zwischenräume zwischen den Seitenwänden 111 des Verbindungs-Chiplets 101 und dem Host-BEOL-Stapel 102 füllen, wobei die Seitenwände 113 eine Aussparung im BEOL-Stapel 102 definieren, in die das Verbindungs-Chiplet 101 eingesetzt wurde. Bei einigen Ausführungsbeispielen weisen die Verbindungs-Chiplet-Metallisierungsschichten 109 (z. B. M'1 - M'2) Dicken t2 auf, die den Dicken t1 der leitfähigen Schichten 106 des Host-BEOL-Stapels ähnlich sind, welche zwischen 100 nm und 5 Mikrometern (5000 nm) liegen. Bei einigen Ausführungsbeispielen sind die Chiplet-Metallisierungsschichten 109 im Wesentlichen mit der leitfähigen Schicht 106 des Host-BEOL-Stapels ausgerichtet. Bei dem dargestellten Ausführungsbeispiel sind beispielsweise die Chiplet-Metallisierungsebenen M'1-M'2 im Wesentlichen planar mit den Ebenen M5-M6 im Host-BEOL-Stapel 102, wobei die Chiplet-Ebene M'1 in einer Ebene mit der Host-BEOL-Stapelebene M5 ist, und die Chiplet-Ebene M'2 in einer Ebene mit der Host-BEOL-Stapelebene M6 ist.
  • Bei einigen Ausführungsbeispielen hat das Verbindungs-Chiplet 101 eine höhere Verbindungsdichte als die benachbarte Host-BEOL-Metallisierung. Beispielsweise kann das Verbindungs-Chiplet 101 über einer Region der Bauelementschicht 104 integriert werden, die eine höhere Dichte an signalführenden Leiterbahnen in den darüber liegenden unteren Metallisierungsebenen erfordert als benachbarte Regionen der Bauelementschicht 104 erfordern. Bei dem dargestellten Ausführungsbeispiel unterscheidet sich die Metallisierungsdichte zumindest einiger unterer Metallisierungsebenen des Verbindungs-Chiplets 101 von der benachbarten Metallisierungsdichte in benachbarten Ebenen im Host-BEOL-Metallisierungsstapel 102. Beispielsweise haben die Metallisierungsmerkmale 114 in den Chiplet-Metallisierungsebenen M'1 und M'2 einen minimalen Merkmalsabstand P1, der kleiner ist als der minimale Merkmalsabstand P2 von benachbarten Metallisierungsmerkmalen 115 in den BEOL-Stapelebenen M4 und M5. Sowohl die Chiplet- als auch die Host-BEOL-Metallisierungsmerkmale 114 und 115 können Leiterbahn-Routing sein, dargestellt im Querschnitt. Vergrabene Anschlussflächen und Zwischen-Ebenen-Vias können ebenfalls als Metallisierungsmerkmale umfasst sein, obwohl sie in der Figur nicht dargestellt sind. Die kleinere Merkmalsabstand P1 (und die kritische Abmessung (CD; critical dimension) eines Merkmals, wie z. B. die Merkmals-Breite und/oder -Dicke) in zumindest einigen Metallisierungsebenen kann es dem Chiplet 101 ermöglichen, in unteren Metallisierungsebenen des Chiplet-Stapels Verbindungen mit höherer Dichte zu haben als in benachbarten Host-Metallisierungsebenen 106. Zum Beispiel haben Host-BEOL-Metallisierungsmerkmale 115 einen minimalen Merkmalsabstand P2, der wesentlich größer sein kann als der minimale Merkmalsabstand P1 zwischen den Chiplet-Metallisierungsmerkmalen 114 des Verbindungs-Chiplets 101 und den Metallisierungsmerkmalen 120 in den unteren Metallisierungsebenen.
  • Die gemeinsame Host-Stapel-Metallisierung ist oberhalb der Ebene des Chiplets 101 (z. B. beginnend bei M7), so dass das Chiplet 101 innerhalb des Host-Stapels vergraben ist. Die höheren Metallisierungsebenen des Host-BEOL-Stapels 102 oberhalb des Chiplets 101 können irgendwelche Damascene-artige Verbindungsstrukturen umfassen, die einer festgelegten Entwurfsregel folgen, die Merkmalsabstände sowie CDs und Schichtdicken im Host-BEOL-Stapel 102 definieren kann. Eine Abnahme der Verbindungsdichte bei gleichzeitiger Zunahme des Merkmals-Abstands und der -Größe in den höheren Metallisierungsebenen kann einen Übergang von Submikron-Merkmalsabständen auf der Bauelementschicht (z. B. Transistor-Gate-Abstände von 100 nm oder weniger) zu Mikrometer- oder größeren Abständen in der obersten Ebene des Metallisierungsstapels (z. B. FLI-Schnittstelle 121 in Ebene Mx im Host-BEOL-Stapel) ermöglichen.
  • Wie in 1 gezeigt, haben die Merkmale 114 in den Chiplet-Ebenen M'1 und M'2 einen reduzierten Merkmalsabstand relativ zur benachbarten gemeinsamen Host-Metallisierung. Zum Beispiel ist der minimale Merkmalsabstand P1 der Chiplet-Metallisierungsmerkmale 114 wesentlich kleiner als der minimale Abstand P2 der entsprechenden Merkmale 115 in den benachbarten Host-BEOL-Stapelebenen M5 und M6. Der minimale Merkmalsabstand P2 ist auch in den Host-BEOL-Ebenen M7 und M8 oberhalb von Chiplet 101 üblich und kann skaliert werden zum Inkrementieren von Abstand P1 in Chiplet-Ebenen M'1 und M'2 sowie skaliert zum inkrementierten Abstand P3 in Host-Ebene M8.
  • Aus Gründen der Übersichtlichkeit sind vertikale Verbindungen, wie z. B. Zwischen-Ebenen-Vias, die sich von Leiterbahnen oder vergrabenen Anschlussflächen in jeder Metallisierungsschicht erstrecken, nicht abgebildet. Bei einigen Ausführungsbeispielen werden freiliegende Anschlussflächen (nicht dargestellt), die die Zwischen-Ebenen-Vias am Boden des Chiplets 101 in M'1 abschließen, an freiliegende Anschlussflächen in der Host-Metallisierungsebene M3 gebondet. Bei einigen Ausführungsbeispielen ist ein Versatz zwischen gebondeten Anschlussflächen und anderen gebondeten Grenzflächenstrukturen wie z. B. Leiterbahnen vorhanden. Bei einigen Ausführungsbeispielen sind die nativen Materialien sowohl im Verbindungs-Chiplet 101 als auch im Host-BEOL-Stapel 102 im Wesentlichen gleich. Bei einigen Ausführungsbeispielen sind die nativen Stapelmaterialien in den beiden Mehrere-Ebenen-Verbindungsstrukturen im Wesentlichen unterschiedlich.
  • Die Integration von Chiplet 101 in den Host-BEOL-Stapel 102 unterbricht die üblichen Stapel-Entwurfsregeln über ausgewählte Abschnitte der Bauelementschicht 104, indem Segmente der leitfähigen Host-Schichten 106 selektiv durch Chiplet-Segmente ersetzt werden, die eine höhere Verbindungsdichte aufweisen als die lateral benachbarte Host-Metallisierung, die für eine benachbarte Schaltungsanordnung ausreichend sein kann. Die Performance der Schaltungsanordnung in der Bauelementschicht 104 unterhalb des Chiplets 101 kann durch die höhere Verbindungsdichte, mit der sie verbunden ist, optimiert werden. Mehrere Chiplets können an anderer Stelle innerhalb des Host-BEOL-Stapels 102 über einer Schaltungsanordnung integriert werden, die zur Optimierung der Performance eine Hochdichte-Verbindungsmetallisierung erfordert.
  • In 1 sind die Dicken (z.B. Dicke t2) der Chiplet-Metallisierungsschichten so dargestellt, dass sie ungefähr gleich sind wie die Dicken der Host-BEOL-Metallisierungsebene (z. B. Dicke 11). Die Unterschiede zwischen den Dicken von lateral benachbarten Schichten können groß sein, und im Allgemeinen sind Chiplet- und Host-Schichten möglicherweise nicht in der gleichen Ebene gemäß dem in 1 gezeigten Beispiel. Bei anderen Ausführungsbeispielen kann das Chiplet 101 geringere Metallisierungsdichten aufweisen als benachbarte Host-BEOL-Schichten, wie unten beschrieben.
  • Bei einigen Ausführungsbeispielen sind die Materialzusammensetzungen der leitfähigen Schichten 106 und der dielektrischen Schichten 110 im Wesentlichen die gleichen wie oben für die BEOL-Metallisierungsebenen 106 beschrieben. Die Dicken der Schichten 115 und 116 können z. B. von 10-100 nm für die untersten Ebenen (z. B. Ebene M'1) bis zu 8 Mikrometer in den höchsten Ebenen reichen. Größe und Abstand der Merkmale können von Ebene zu Ebene zunehmen, wie oben erwähnt, von einem Minimum von 10-100 nm Abstand für Transistorverbindungen innerhalb der Ebene M'1 (wenn sie gerichtet an Bauelementschicht 104 angebracht sind) bis zu 10 Mikrometer Abstand (z. B. Abstand P3).
  • Bei einigen Ausführungsbeispielen ist das Verbindungs-Chiplet 101 an den BEOL-Metallisierungsstapel 102 hybrid-gebondet (z. B. auf Metallisierungsebene M3). Folglich können die Metallisierungsmerkmale 120 in der Host-BEOL-Ebene M3 und die Chiplet-Metallisierungsmerkmale 114 in der Chiplet-Metallisierungsebene M'1 durch Diffusionsbindungen miteinander verschmolzen werden. Ein gewisser Versatz von benachbarten Metallisierungsmerkmalen kann in zusammengesetzten Verbindungsstrukturen vorhanden sein, der aus dem Bonden von zwei Verbindungsmerkmalen aufgrund von Ungenauigkeiten der Chiplet-zu-Host-Positionierung resultiert, wie unten beschrieben. Extern aufgebrachte Klebemittel oder Lötmittel müssen nicht verwendet werden, um ein solches Bonden zu erreichen.
  • Diffusionsbindungen können durch metallische Interdiffusion von Metallatomen zwischen benachbarten Anschlussflächen gekennzeichnet sein. In ähnlicher Weise werden benachbarte dielektrische Schichten 107 des BEOL-Metallisierungsstapels 102 und die dielektrische Schicht 110 der Chiplet-Metallisierungsmerkmale 114 verschmolzen, z. B. durch Bildung kovalenter Bindungen (z. B. Si-O-Si-Bindungen) zwischen den dielektrischen Schichten 107 und 110.
  • Hochgeschwindigkeits-I/O-Datensignale können von einem Package-Substrat oder Interposer (nicht abgebildet) durch FLI-Anschlussflächen 122 und Lötkugeln 123 der oberen Schichtmetallisierung geroutet werden. Das Chiplet 101 kann in den Host-BEOL-Stapel 102 oberhalb eines Abschnitts der Schaltungsanordnung in der Bauelementschicht 104 eingefügt und integriert werden, die zur Optimierung der Performance ein Hochdichte-Routing erfordert. Die Schaltung kann eine hohe Transistordichte aufweisen. Ein Hochdichte-Routing kann für ein Signal-Routing erforderlich sein, das mit einer darunter liegenden Schaltungsanordnung in der Region der Bauelementschicht 104 unterhalb des Chiplets 101 kompatibel ist.
  • Bei einigen Ausführungsbeispielen kann die dielektrische Füllschicht 112 die Chiplet-Seitenwände 111 vollständig umgeben, welche das Chiplet 101 innerhalb des dielektrischen Materials einbetten. Das Fülldielektrikum 112 kann Zwischenräume zwischen Seitenwänden einer im Host-BEOL-Stapel 102 gebildeten Wannenstruktur füllen, um das Verbindungs-Chiplet 101 zu empfangen. Die Grundfläche der Wanne (unten beschrieben) ist hinsichtlich der Fläche (Grundfläche) im Allgemeinen größer als die des Verbindungs-Chiplets 101, um ein Einsetzen des Chiplets unterzubringen. Die dielektrische Füllschicht 112 kann irgendeinen nach Einsetzen des Chiplets 101 verbleibenden Raum verfüllen. Das Fülldielektrikum 112 kann ein Material mit unterschiedlicher Zusammensetzung als ILD 107 umfassen. Das Fülldielektrikum 112 kann z. B. ein Material umfassen, das eine größere Permittivität (k) als ILD 107 hat. Bei einigen Ausführungsbeispielen umfasst das Fülldielektrikum 112 ein anorganisches dielektrisches Material, wie z. B., aber nicht beschränkt auf amorphe und polykristalline Siliziumoxide, die in einigen Fällen ein höheres k als ILD-Materialien aufweisen. Bei einigen anderen Ausführungsbeispielen umfasst die dielektrische Füllschicht 112 ein organisches Material, wie z. B., aber nicht beschränkt auf Epoxidharze und Epoxidharzverbundwerkstoffe. Wie später noch beschrieben wird, kann ein Fülldielektrikum auch unter dem Verbindungs-Chiplet 101 sein (z. B. zwischen M'1 und M3 des BEOL-Stapels 102). Das Chiplet 101 kann an das Fülldielektrikum 112 gebondet werden.
  • 2 stellt eine Querschnittansicht einer Verbund-Die-Struktur 200 in der x-z-Ebene gemäß einigen Ausführungsbeispielen der Offenbarung dar.
  • Die Verbund-Die-Struktur 200 umfasst ein Verbindungs-Chiplet 201, das innerhalb des Host-BEOL-Metallisierungsstapels 102 integriert ist. Obwohl das Verbindungs-Chiplet 201 mit vier Metallisierungsebenen M'1 - M'2 dargestellt ist, wird darauf hingewiesen, dass irgendeine Anzahl von geeigneten Metallisierungsebenen verwendet werden kann. Materialien und Abmessungen, die bei der Bildung von ILDs 110 und Metallisierungsschichten 109 verwendet werden, können wie oben beschrieben sein.
  • Zur deutlicheren Darstellung der Merkmale, auf die Bezug genommen wird, ist in der Einfügung von 2 eine eigenständige Ansicht des Verbindungs-Chiplets 201 gezeigt. Die Chiplet-Metallisierungsstrukturen 202 der Chiplet-Metallisierungsschichten 203 sind innerhalb des ILDs 110 eingebettet. Bei einigen Ausführungsbeispielen sind die Metallisierungsstrukturen horizontale Leiterbahnen. Die Metallisierungsschichten 203 umfassen die Chiplet-Metallisierungsebenen M'1 und M'2, die einen minimalen Merkmalsabstand von P3 aufweisen.
  • Bezugnehmend wiederum auf die Verbund-Die-Struktur 200 ist das Chiplet 201 in den gemeinsamen Host-BEOL-Stapel 102 auf den Ebenen M7 und M8 eingebettet. Der Abstand P3 der Chiplet-Metallisierungsmerkmale 202 ist größer als der Abstand P2 der horizontal benachbarten Host-Metallisierungsstrukturen mit höherer Dichte (z. B. Host-Metallisierungsstrukturen 115) in den Host-BEOL-Stapelebenen M6 und M7. Benachbarte Host-Metallisierungsstrukturen 115 haben eine kleinere CD als Chiplet-Metallisierungsstrukturen 202, die eine größere Dicke als Strukturen 115 aufweisend gezeigt sind. Der Abstand P3 kann im Wesentlichen so groß sein wie oder kleiner sein als der minimale Merkmalsabstand von vertikal benachbarten Metallisierungsmerkmalen in einer höheren Host-Ebene über dem Chiplet 201 (z. B. Metallisierungsstrukturen 116 in Ebene M9). Bei dem dargestellten Ausführungsbeispiel haben die Host-BEOL-Metallisierungsstrukturen 116 einen minimalen Merkmalsabstand P3, der im Wesentlichen gleich wie der minimale Merkmalsabstand der Chiplet-Metallisierungsmerkmale 202 ist. Bei alternativen Ausführungsbeispielen können andere Merkmals-CDs und -Abstand verwendet werden.
  • Dementsprechend ist die Metallisierungsdichte des Verbindungs-Chiplets 201 geringer als die benachbarte Host-BEOL-Metallisierung, wobei die Metallisierungsmerkmale im Vergleich zu den CDs der Merkmale 115 in benachbarten Host-BEOL-Metallisierungsebenen größere CDs (siehe Einfügung) aufweisen können. Als Beispiel haben die Metallisierungsmerkmale 202 einen minimalen Merkmalsabstand von P3, der größer ist als der Merkmalsabstand P2 der gemeinsamen Metallisierung unmittelbar benachbart zu Chiplet 201. Das Chiplet 201 kann über einer Schaltung innerhalb der Bauelementschicht 104 integriert werden, die eine hohe Stromtragfähigkeit erfordert. Die größeren CDs und die geringere Dichte der Metallisierungsmerkmale, wie z. B. die in 2 gezeigten Leiterbahnen, können den Entwurfsregeln für die durch Chiplet 201 verbundene Schaltung folgen. Die Verbindungen zur Bauelementschicht 104 sind weniger als in einem Abschnitt der Schaltungsanordnung, der eine hohe Transistordichte zur Unterstützung großer Signaldichten aufweist, wie oben beschrieben. Bei Implementierungen kann das Chiplet 201 eine Rolle für die Leistungsübertragung zwischen einer FLI-Schnittstellenschicht (z. B. Host-BEOL-Ebene Mx) zur Bauelementschicht 104 haben.
  • 3 stellt eine Querschnittansicht einer Verbund-Die-Struktur 300 in der x-z-Ebene gemäß einigen Ausführungsbeispielen der Offenbarung dar.
  • Die Verbund-Die-Struktur 300 umfasst Verbindungs-Chiplets 101 und 301, die in den Host-BEOL-Metallisierungsstapel 102 von Host-Chip 103 eingebettet sind. Bei dem dargestellten Ausführungsbeispiel ist das Verbindungs-Chiplet 301 als unmittelbar benachbart zu dem Verbindungs-Chiplet 101 gezeigt. Bei alternativen Ausführungsbeispielen können die Verbindungs-Chiplets über nicht benachbarte Abschnitte des Host-Chips 103 verteilt sein. Bezugnehmend auf die Einfügung, umfasst das Verbindungs-Chiplet 301 einen Stapel von fünf Metallisierungsebenen, M'1-M'5, die Metallisierungsmerkmale 302 und 303 aufweisen, die in ILD 304 innerhalb der Ebenen M'1-M'3 bzw. M'4-M'5 eingebettet sind. Bei einigen Ausführungsbeispielen umfasst ILD 304 im Wesentlichen dasselbe dielektrische Material, das im nativen Host-ILD 107 verwendet wird. Die Metallisierungsmerkmale 302 und 303 können im Wesentlichen die gleichen CDs und Abstände (z. B. die Abstände P3 und P4) wie die Metallisierungsmerkmale 116 bzw. 117 im Host-BEOL-Stapel 102 haben. In der Verbund-Die-Struktur 300 ist das Verbindungs-Chiplet 301 fünf Ebenen unterhalb der oberen Host-Ebene Mx angebracht derart, dass die Chiplet-Ebene M'5 Teil der oberen Metallisierungs-Host-Ebene Mx bildet. Die Ebene Mx zeigt an, dass der Host-BEOL-Stapel 102 mehr als eine Schicht oberhalb von M9 umfasst, der Host-Stapel 102 kann bei Mx enden, wobei Mx M10 ist.
  • Bei alternativen Ausführungsbeispielen kann das Verbindungs-Chiplet 301 in den Host-BEOL-Stapel 102 auf irgendeiner geeigneten Ebene integriert werden, einschließlich auf Ebene M1 benachbart zur Bauelementschicht 104.
  • Das Verbindungs-Chiplet 101 umfasst einen Stapel aus zwei Metallisierungsebenen und ist tiefer innerhalb des Host-BEOL-Stapels 102 eingebettet als das Verbindungs-Chiplet 301, das sich bis zur oberen Ebene Mx des Host-Stapels erstreckt. Das Verbindungs-Chiplet ist innerhalb des Fülldielektrikums 112 eingebettet, wobei die Zwischenräume zwischen den Chiplet-Seitenwänden 111 und der Seitenwand 113 eines ausgehobenen Abschnitts des Host-BEOL-Stapels 102 gefüllt werden. Zusätzlich ist das Fülldielektrikum 112 über dem Chiplet 101, wobei ein Abschnitt der dielektrischen ILD-Schicht 107 in Ebene M6 ersetzt wird. Bei dem dargestellten Ausführungsbeispiel kann das Fülldielektrikum 112 eine laterale Erstreckung innerhalb von M6 über das gesamte Host-Substrat 105, oder nur über einen Abschnitt davon haben. Das Fülldielektrikum 112 kann über der Ebene M5 des Host-BEOL-Stapels 102 nach Anbringung des Verbindungs-Chiplets 101 gebildet werden, um Zwischenräume zwischen den Seitenwänden 111 und 113 zu füllen. Die Dicke t1 der Schicht des Fülldielektrikums 112 kann eingestellt werden, um der Schichtdicke für M6 gemäß den Entwurfsregeln zu entsprechen. Bei einigen Ausführungsbeispielen ist die Einlagerung des Fülldielektrikums 112 innerhalb von M6 eine Alternative zur vollständigen Entfernung des überschüssigen Fülldielektrikums 112 bis hinunter zu M5 und anschließende Abscheidung von nativem ILD 107. Metallisierungsmerkmale 115 können im Fülldielektrikum 305 in M6 und irgendeinem koplanaren nativen ILD 107 durch einen Damascene-Prozess gebildet werden, wie unten beschrieben wird.
  • Die Host-Metallisierungsmerkmale 115, die in die Schicht des Fülldielektrikums 305 in Ebene M6 eingebettet sind, können im Wesentlichen denselben Entwurfsregeln folgen wie die Metallisierungsmerkmale 115 (z. B. gleiche CD und minimaler Merkmalsabstand P2) in den Ebenen M4, M5 und M7. Die Metallisierungsmerkmale 114 des Verbindungs-Chiplets 101 können einen minimalen Merkmalsabstand P1 haben, der im Wesentlichen gleich ist wie die kleineren Metallisierungsmerkmalsabstände für Merkmale 120 in unteren Ebenen des Host-Stapels 102.
  • Obwohl das Verbindungs-Chiplet 301 in der Figur proximal zum Verbindungs-Chiplet 101 zu sein scheint, kann es an einer weiter entfernten Stelle innerhalb des Host-BEOL-Stapels 102 selektiv integriert werden. Das Verbindungs-Chiplet 301 kann innerhalb einer Aussparung im Host-BEOL-Stapel 102 (unten beschrieben) eingesetzt werden, die sich von der oberen Ebene Mx bis zur Ebene M5 am Boden der Aussparung erstreckt. Das Dielektrikum und Metallisierungsmerkmal 302 auf der untersten Ebene M'1 des Verbindungs-Chiplets 301 können direkt an das native ILD 107 und die Metallmerkmale 115 innerhalb der Host-Ebene M5 gebondet werden, wie unten beschrieben. Extern aufgebrachte Klebemittel oder Lötmittel müssen nicht verwendet werden, um ein solches Bonden zu erreichen.
  • Ein zweites Fülldielektrikum 305 wird zwischen der Seitenwand 306 des Verbindungs-Chiplets 301 und der Seitenwand 113 der unten beschriebenen Aussparung im BEOL-Stapel 102 eingebracht. Bei einigen Ausführungsbeispielen umfasst das Fülldielektrikum 305 im Wesentlichen dasselbe Material wie es im Fülldielektrikum 112 verwendet wird. Bei einigen Ausführungsbeispielen umfasst das Fülldielektrikum 305 im Wesentlichen dasselbe Material wie es im nativen ILD 107 verwendet wird. Bei einigen Ausführungsbeispielen umfasst das Fülldielektrikum 305 im Wesentlichen dasselbe Material wie es im Chiplet-ILD 304 verwendet wird. Bei einigen Ausführungsbeispielen umfasst das Fülldielektrikum 305 ein dielektrisches Material mit niedrigerer Performance als jenes, das im ILD 107 verwendet wird. Zum Beispiel kann dem Fülldielektrikum 305 eine höhere Permittivität als dem nativen ILD 107 ermöglicht werden. Eine höhere Permittivität kann in oberen Stapelschichten ausreichend sein, da eine kapazitive Kopplung zwischen den größeren Metallisierungsmerkmalen relativ zu derjenigen in unteren Stapelschichten, die einen kleineren Merkmalsabstand aufweisen, reduziert werden kann. Das Fülldielektrikum 305 kann in die Host-Ebene Mx durch einen Prozess eingebracht werden, der ähnlich zu dem ist, der für die Einlagerung des Fülldielektrikums 112 auf Ebene M6 verwendet wird.
  • Das Fülldielektrikum 305 erstreckt sich lateral über die Ebene M9 von der Seitenwand 306 des Chiplets 301, und kann an das zwischen Seitenwänden 306 und 113 eingebrachte Fülldielektrikum 112 angrenzend sein. Das Fülldielektrikum 305 kann zumindest einen Teil des ILDs in Mx bilden. Bei einigen Ausführungsbeispielen hat das Fülldielektrikum 305 eine Dicke t4, die den üblichen Entwurfsregeln für den Host-BEOL-Stapel 102 entsprechen kann. Obere Host-Metallisierungsmerkmale 117 können innerhalb des Fülldielektrikums 305 durch einen Damascene-Prozess (unten beschrieben) gebildet werden.
  • Bei dem dargestellten Ausführungsbeispiel ist die obere Metallisierungsebene M'5 des Verbindungs-Chiplets 301 im Wesentlichen mit der Host-Ebene Mx ausgerichtet und umfasst Metallisierungsmerkmale 303, die im Wesentlichen die gleiche Größe (z. B. CD) und den gleichen Abstand (z. B. P4) wie jene der benachbarten Host-Metallisierungsmerkmale 117 haben können.
  • Wie gezeigt, hat das Verbindungs-Chiplet 301 eine geringere Verbindungsdichte als die benachbarte gemeinsame Host-Stapel-Metallisierung, was eine größere Leistungshandhabung (power handling) (und damit eine höhere Performance) für die verbundene Schaltungsanordnung in der Bauelementschicht 104 direkt unter dem Chiplet 301 ermöglicht. Die Merkmale 114 im Verbindungs-Chiplet 101 ersetzen die gemeinsamen Host-Metallisierungsmerkmale 115 in M4 und M5, die eine größere Größe und einen größeren Abstand als die Merkmale 114 haben. Umgekehrt stellt das Verbindungs-Chiplet 101 eine höhere Dichte von Verbindungen für die Schaltungsanordnung in der Bauelementschicht 104 bereit, die mit dem Chiplet 101 verbunden ist, was eine optimierte Performance der verbundenen Schaltungen ermöglicht, die eine hohe Dichte der Verbindungen erfordern.
  • 4A-4D stellen partielle Querschnittansichten von funktionalen Chiplets 400A-D in der x-z-Ebene gemäß einigen Ausführungsbeispielen der Offenbarung dar.
  • Die hierin offenbarten Verbindungs-Chiplets (z. B. Chiplets 101, 201 und 301) können zusätzlich zu ILD-Dielektrika und leitfähigen Schichtstrukturen Funktionsmaterialien umfassen. In 4A ist ein Abschnitt des Verbindungs-Chiplets 400A im Querschnitt dargestellt. Chiplet 400A kann ein neutrales ILD-Dielektrikum 107 umfassen. Das ILD-Dielektrikum 106 kann Silikatmaterialien oder Polymermaterialien umfassen, wie oben für die Verbindungs-Chiplets 101, 201 und 301 beschrieben. ILD 106 kann die alleinige Funktion des Bereitstellens einer elektrischen Isolierung für die metallischen Merkmale 114 und 401 haben. Die verwendeten dielektrischen Materialien können eine relativ hohe Dielektrizitätskonstante (k, oder relative Permittivität von 3,9 oder höher) haben, da die Metallisierungsdichte relativ gering sein kann. Die Entwurfsregeln für die Dichte der Metallisierung umfassen möglicherweise keine Notwendigkeit für Low-k-Dielektrikums-Materialien, die eine relative Permittivität von 3,9 oder weniger aufweisen.
  • In 4B ist ein Abschnitt des Verbindungs-Chiplets 400B im Querschnitt dargestellt. Das Verbindungs-Chiplet 400B umfasst Hochdichte-Metallisierungsmerkmale 402, die in ein Low-k-Dielektrikum (z. B. k kleiner als 3,9) eingebettet sind. Hochdichte-Metallisierungsmerkmale 402 können einen Abstand P6 haben, der kleiner als 1000 nm ist. Die unmittelbare Nähe der Metallisierungsmerkmale 402 kann ein hohes Maß an dielektrischer Isolierung erforderlich machen. ILD 403 kann ein Low-k-Dielektrikum, wie z.B. Fluorsilikatglas (FSG), kohlenstoffdotiertes Oxid, poröses Organosilikatglas und poröses Siliziumdioxid umfassen.
  • In 4C ist ein Abschnitt des Verbindungs-Chiplets 400C im Querschnitt dargestellt. Das Verbindungs-Chiplet 400C umfasst eine magnetische Schicht 404, die zwischen zwei nicht-magnetischen dielektrischen Schichten 107 sandwichartig angeordnet ist. Die magnetische Schicht 404 kann ein magnetisches Dielektrikum umfassen, wie z. B. ein Ferritmaterial, einen (verdünnten) magnetischen Halbleiter oder ein Material, das mit Leistung versorgtes Eisenoxid (powered iron oxide) umfasst. Bei einigen Ausführungsbeispielen umfasst die magnetische Schicht ein Ferrit oder ein dielektrisches Seltenerdmaterial, das in einer nicht-magnetischen dielektrischen Matrix dispergiert ist. Bei einigen Ausführungsbeispielen umfasst die magnetische Schicht 404 ein metallisches magnetisches Material, wie z. B., aber nicht beschränkt auf die Übergangsmetalle Kobalt, Eisen, Nickel und Seltenerdmetalle, wie z. B., aber nicht beschränkt auf Neodym, Dysprosium und Samarium. Bei einigen Ausführungsbeispielen ist die magnetische Schicht 404 eine Lage (Sheet) aus magnetischem Material, das zwischen dielektrischen Schichten 107 sandwichartig angeordnet ist, oder einer Halbleiterschicht, die mit magnetischen Dotierstoffatomen dotiert ist. Metallmerkmale 405 sind in der magnetischen Schicht 404 optional und können bei Verwendung von leitfähigen magnetischen Materialien weggelassen werden. Bei einigen Ausführungsbeispielen sind die Metallmerkmale 405 Spulenwicklungen, die in einen magnetischen Kern eingebettet sind, der durch die magnetische Schicht 404 gebildet wird.
  • In 4D ist ein Abschnitt des Verbindungs-Chiplets 400D im Querschnitt dargestellt. Das Verbindungs-Chiplet 400D umfasst eingebettete piezoelektrische Bauelemente 406. Die Metallisierungsschichten 407 können zwischen piezoelektrischen Schichten 408 sandwichartig angeordnet sein. Die Metallisierungsschichten 407 stehen in engem Kontakt mit beiden piezoelektrischen Schichten 408 und können als Kontaktelektroden für die piezoelektrischen Bauelemente 406 fungieren. Die piezoelektrischen Schichten 408 können auf eine einzelne Metallisierungsschicht begrenzt sein, oder sich über mehrere Metallisierungsschichten erstrecken. Die für die piezoelektrischen Schichten 408 verwendeten Materialien können ein nicht-funktionales ILD-Material ersetzen, das für ILD 107 verwendet wird, und umfassen piezoelektrische polykristalline Keramik-Materialien, wie z. B., aber nicht beschränkt auf Barium-Titanat, Bleititanat, Blei-Zirkonium-Titanat, Kaliumniobat, Bismutferrit, Lithiumtantalit und Natriumwolframat. Piezoelektrische Bauelemente 406 können als Aktuatoren, akustische Oberflächenwellen- (surface acoustic wave) Sensoren und Wandler und als integrierte piezoelektrische Elemente für Taktgeber und Oszillatoren eingesetzt werden.
  • 5A und 5B stellen Querschnittansichten in der x-z-Ebene von Verbund-Die-Strukturen 500A und 500B dar, die Chiplets umfassen, welche Funktionsmaterialien aufweisen, die in BEOL mit Verbindungs-Chiplet integriert sind, gemäß einigen Ausführungsbeispielen der Offenbarung.
  • In 5A umfasst die Verbund-Die-Struktur 500A das Verbindungs-Chiplet 501, dargestellt durch die gestrichelte Umhüllung, das eine magnetische Schicht 404 umfasst. Das Chiplet 501 ist in den Host-BEOL-Stapel 102 über der Host-Chip-Bauelementschicht 104 und dem Substrat 105 integriert, wie oben für die Verbindungs-Chiplets 101, 201 und 301 beschrieben. Die magnetische Schicht 404 kann auf eine einzelne Metallisierungsschicht begrenzt sein, wie in dem dargestellten Ausführungsbeispiel gezeigt, oder sich über mehrere Metallisierungsschichten erstrecken. Bei einigen Ausführungsbeispielen kann das Fülldielektrikum 112 das Chiplet 501 zumindest teilweise umgeben, wobei ein Raum zwischen den Chiplet-Seitenwänden 111 und den Seitenwänden des Host-BEOL-Stapels 113 gefüllt wird. Das Chiplet 501 kann an den Host-BEOL-Stapel 102 auf Ebene M3 hybrid-gebondet sein.
  • Das Chiplet 501 kann eine Induktivitätsstruktur umfassen, die in den BEOL-Stapel 102 eingesetzt wurde, die mit einem darunter liegenden Abschnitt der integrierten Schaltungsanordnung in der Bauelementschicht 104 elektrisch koppelt. Die magnetische Schicht 404 kann die Gütezahlen (figures of merit) der Induktivität verbessern. Bei dem dargestellten Ausführungsbeispiel umfasst das Chiplet 501 die Metallisierungsschichten M'1 bis M'5. Die magnetische Schicht 404 ist in M'2 und kann die Schicht vollständig oder teilweise einnehmen. Die magnetische Schicht 404 kann sich über mehrere Metallisierungsschichten erstrecken. Als solches kann das Chiplet 501 auf Wafer-Ebene hergestellt, vereinzelt und in eine Vielzahl von Host-IC-Strukturen integriert werden, ohne dass es erforderlich ist, dass der Host-IC-Herstellungsprozess die Komplexität der magnetischen Strukturen unterbringt.
  • In 5B umfasst die Verbund-Die-Struktur 500B ein Chiplet 502 (eingezeichnet), das piezoelektrische Bauelemente 406 umfasst, und ein Verbindungs-Chiplet 503 (eingezeichnet) benachbart zu Chiplet 502. Die Seitenwand 113 des Host-BEOL-Stapels ist benachbart zu der Seitenwand 111 des Chiplets 502 (rechte Seite in der Figur), flankiert von Fülldielektrikum 112. Bei einigen Ausführungsbeispielen umgibt das Fülldielektrikum 112 das Chiplet 502 zumindest teilweise. Das Chiplet 503 ist ein passiver Verbindungsstapel und kann eine Region von hoher Verbindungsdichte oder niedriger Verbindungsdichte relativ zum umgebenden nativen Host-BEOL-Stapel 102 bereitstellen, um einen Abschnitt der Schaltungsanordnung in Bauelementschicht 104, der eine niedrige Dichte erfordert, einen Hochperformance-Metallisierungsstapel mit einer oberen FLI-Ebene (nicht gezeigt in 5A oder 5B, aber ähnlich zur FLI-Ebene Mx in 1, 2 und 3) zu verbinden. Die piezoelektrischen Bauelemente 406 können durch die Host-BEOL-Metallisierungsschichten M1-M3 mit einem Abschnitt der integrierten Schaltungsanordnung in der Bauelementschicht 104 unterhalb des Chiplets 502 gekoppelt werden. Bei einigen Implementierungen kann die mit piezoelektrischen Bauelementen 406 gekoppelte Schaltungsanordnung die piezoelektrische Bewegung der piezoelektrischen Schichten 408 für Oszillationen aktivieren, die für Taktfunktionen, die Erzeugung von Radiofrequenz (rf), usw. benötigt werden. Bei einigen Implementierungen können die piezoelektrischen Bauelemente 406 Erfassungsfunktionen bereitstellen, wie z. B. das Erfassen der Beschleunigung, oder eine aktive Kondensatorabstimmung ermöglichen. Als solches kann das Chiplet 502 auf Wafer-Ebene hergestellt, vereinzelt und in eine Vielzahl von Host-IC-Strukturen integriert werden, ohne dass es erforderlich ist, dass der Host-IC-Herstellungsprozess die Komplexität der piezoelektrischen Strukturen unterbringt.
  • Das Verbindungs-Chiplet 503 ist benachbart zu dem Chiplet 502 gezeigt, wobei die Seitenwand 504 des Chiplets 503 von der Seitenwand 111 des Chiplets 502 durch das FüllDielektrikum 112 getrennt ist. Bei einigen Ausführungsbeispielen ist das Verbindungs-Chiplet 503 in einer größeren Distanz entfernt vom Chiplet 502 integriert. Die Seitenwand 111 des Chiplets 502 und die Seitenwand 504 des Chiplets 503 können direkt benachbart zu den Seitenwänden des Host-BEOL-Stapels (z. B. BEOL-Stapel-Seitenwand 113) sein.
  • 6A und 6B stellen eine Draufsicht in der x-y-Ebene von mehreren Chiplets dar, die in Host-BEOL-Stapeln in Verbund-Die-Strukturen 600A und 600B integriert sind, gemäß einigen Ausführungsbeispielen der Offenbarung.
  • In 6A ist eine Draufsicht eines Abschnitts der Verbund-Die-Struktur 600A dargestellt. Der Host-BEOL-Stack 102 umfasst mehrere Verbindungs-Chiplets 601, 602 und 603, die in einer benachbarten Konfiguration angeordnet sind. Die drei Chiplets 601-603 liegen unmittelbar benachbart zueinander. Obwohl bei dem dargestellten Ausführungsbeispiel drei Chiplets gezeigt werden, kann irgendeine geeignete Anzahl von mehreren Chiplets in einer zweidimensionalen Anordnung, wie in 6A gezeigt, konfiguriert werden. Bei einigen Ausführungsbeispielen sind die Chiplets 601-603 lateral getrennt derart, dass die Seitenwände (z. B. Seitenwände 111) benachbart zu den Seitenwänden des Host-BEOL-Stapels (z. B. Seitenwände 113) sind. Die Anordnung kann irgendeine geeignete Anordnung von Chiplets 601-603 in der x- und y-Dimension sein. Die Chiplets 601-603 sind mit „Hochperformance“, „dicht“ und „kostengünstig“ gekennzeichnet, was die jeweiligen Metallisierungsdichten widerspiegelt. Die Kennzeichnung „Hochperformance“ für Chiplet 601 kann eine Niedrigdichte-, dicke (z. B. große CD-) Metallisierung relativ zur Host-BEOL-Metallisierung anzeigen, für Hochleistungs-, Hochgeschwindigkeits-Routing-Anforderungen, ähnlich zum Chiplet 201 in 2. Die Kennzeichnung „dicht“ für Chiplet 602 kann eine Hochdichte-, kleine CD-Metallisierung relativ zur Host-BEOL-Metallisierung anzeigen, für Hochdichte-Daten-Routing-Anforderungen. Die Kennzeichnung „kostengünstig“ für Chiplet 603 kann eine Kompromiss-Performance der Metallisierung anzeigen.
  • In 6B umfasst die Verbund-Die-Struktur 600B zusätzlich zu dem Verbindungs-Chiplet 602 ein magnetisches Chiplet 604 und piezoelektrische Chiplets 605. Bei dem dargestellten Ausführungsbeispiel sind die Chiplets 602, 604 und 605 in disparaten Abschnitten des Host-BEOL-Stapels 102 angeordnet, wobei der native Stapel 102 zwischen den Seitenwänden ist.
  • Die Chiplets 604 und 605 sind nicht-rechteckig und können irgendeine beliebige polygonale Form haben, einschließlich kreisförmiger (oder allgemein gekrümmter) Formen, wie im Beispiel gezeigt. Nicht-rechtwinklige Formen können funktionale Zwecke haben. Beispielsweise können kreisförmige Formen für piezoelektrische Schichten (z. B. piezoelektrische Schichten 408, 4) bestimmte Schwingungsmodi verbessern. Magnetische Chiplets können nicht-rechteckig sein, um bestimmte Geometrien von Induktivitäten unterzubringen oder für eine optimale magnetische Abschirmung von Abschnitten der Host-Schaltungsanordnung. Die Chiplets 602, 604 und 605 können daher irgendeine geeignete Form haben. Zusätzlich können nicht-rechteckige Funktionsschichten in Chiplets, die einen rechteckigen Umfang haben, gebildet werden.
  • 7A-H stellen einen beispielhaften Prozessablauf für die Verbund-Die-Struktur 300 gemäß einigen Ausführungsbeispielen der Offenbarung dar.
  • In 7A wird ein In-Prozess-Host-Die-Wafer 103 nach Fertigstellung des BEOL-Stapels 102 auf Ebene M5 empfangen, z. B. gemäß irgendeiner geeigneten Damascene-Herstellungstechnik. Die Ebenen M1-M3 umfassen Metallisierungsstrukturen 120 mit relativ hoher Dichte, die einen Abstand P1 aufweisen. Ein gröberer Abstand (z. B. Abstand P2 größer als P1) trennt größere Metallisierungsmerkmale 115 in den Ebenen M4 und M5.
  • Das Substrat 105 des Chiplet-Wafers 701 umfasst ein geeignetes Halbleitermaterial, wie z. B., aber nicht beschränkt auf Silizium, Siliziumgermanium, Germanium, Galliumarsenid, Galliumindiumarsenid oder Galliumnitrid. Bei einigen Ausführungsbeispielen ist das Substrat 105 ein SOI-Wafer, der eine BOX-Schicht unter der Bauelementschicht 104 aufweist. Die Bauelementschicht 104 kann integrierte Hochdichte-MOSFET-Transistoren umfassen, die in verschiedenen n-MOS, p-MOS, CMOS oder anderen Klassen von digitaler Logikschaltungsanordnung sowie analoger Schaltungsanordnung angeordnet sind. Bei einigen Ausführungsbeispielen kann die Bauelementschicht passive Bauelemente wie z.B. Widerstände, Kondensatoren, Dioden und Induktivitäten umfassen. Eine lokale Metallisierung innerhalb der Bauelementschicht 104 kann zur Bildung von Transistoranschlüssen und Verbindung-Vias abgelegt sein. Transistoranschlüsse können Merkmalsabstände haben, die zwischen 10 - 500 nm liegen können und z.B. so klein wie 1 - 10 nm sein können. Bei einigen Ausführungsbeispielen wird eine vergrabene Metallisierungsschicht unter Gate-, Source- und Drain-Regionen für den Rückseitenkontakt gebildet. Bei einigen Ausführungsbeispielen sind Transistorschichten innerhalb des BEOL-Stapels 102 vorhanden. Die Metallisierung kann oberhalb und unterhalb der stapelintegrierten BEOL-Transistorschichten sein, die Verbindungs-Vias und Silizium-Durchkontaktierungen (TSVs; through-silicon vias) aufweisen können, die sich oberhalb und unterhalb der Transistorschicht erstrecken, um mit der Metallisierung auf beiden Seiten der stapelintegrierten Transistorschichten zu verbinden.
  • In 7B wird eine Aussparung 701 im Host-BEOL-Stapel 102 durch Rückätzen von ILD gebildet, das den Metallisierungsschichten M3, M4 und M5 zugeordnet ist. Bei einigen Ausführungsbeispielen kann die Aussparung 701 durch einen anisotropen Ätzprozess mit hohem Aspektverhältnis gebildet werden, wie z. B. ein Reaktives-Ionentiefenätzen (DRIE (deep reactive ionic etch), z. B. ein Bosch-Prozess) durch eine lithographisch definierte Ätzmaske, die ein Lochmuster aufweist, das den Chiplet-Positionen entspricht. Ein Trockenätzprozess kann im Wesentlichen gerade Seitenwände 113 erzeugen. Die Aussparung 701 kann bis zu einige hundert Mikrometer bis einige Millimeter lateral, und bis zu einige hundert Nanometer bis einige oder zehn Mikrometer in der Tiefe betragen. Bei dem dargestellten Ausführungsbeispiel wird die Aussparung 704 bis zu Ebene M3 geätzt. Bei einigen Ausführungsbeispielen kann eine Ätzstoppschicht nach Fertigstellung des Host-BEOL-Stapels 102 bis zu einem vorbestimmten Niveau abgeschieden werden, um ein unkontrolliertes Ätzen der ILD umgebenden unteren Host-Metallisierungsschichten zu vermeiden.
  • In 7C wird das Verbindungs-Chiplet 101 an den Host-BEOL-Stapel 102 in einem Wafer-Ebene-Prozess durch Einsetzen des/der Chiplet(s) 101 in die Aussparung(en) 701 angebracht. Mehrere Verbindungs-Chiplets 101 können in einem separaten Herstellungsprozess von einem Chiplet-Wafer (nicht gezeigt) vereinzelt werden. Ein separater Prozess für die Chiplet-Fertigung ermöglicht es, dass eine Mehrzahl von Verbindungs-Chiplets, die unterschiedliche Verbindungsdichten aufweisen, hergestellt wird. Beispielsweise können Hochdichte-Verbindungs-Chiplets (z. B. Verbindungs-Chiplet 101) und Hochperformance-Chiplets, die geringere Verbindungsdichten aufweisen (z. B. Chiplet 201), gemäß unterschiedlichen Entwurfsregelsätzen hergestellt werden, die mit verschiedenen Schaltungen innerhalb der Bauelementschicht 104 kompatibel sind, wie oben erwähnt. Auf Wafer-Ebene können fertiggestellte Chiplets auf Funktionalität und Qualität vorgetestet werden, wobei nur zuverlässige Einheiten akzeptiert werden. Mehrere Chiplets, die eine akzeptable Zuverlässigkeit haben, können auf Wafer-Ebene in die Host-Chip-Metallisierung integriert werden, wobei die Verbundstrukturen umfassend Host-Chip und eingebettete Chiplets gebildet werden (z. B. Verbund-Die-Struktur 100).
  • Das Verbindungs-Chiplet 101 umfasst zwei Metallisierungsebenen M'1 und M'2, die leitfähige Schichten 109 umfassen, die in ILD 110 eingebettet sind. Die Metallisierungsebenen M'1 und M'2 bilden den Chiplet-Verbindungsstapel. Die Bildung der Metallisierungsschichten 109 kann durch Bildung von ILD 110 und Damascene-Metallisierungsprozesse durchgeführt werden, um die Metallisierungsschichten 109 zu erzeugen, wie sie für den Host-BEOL-Stapel 102 verwendet werden, wie nachfolgend beschrieben. Oberhalb von M'2 ist keine weitere Metallisierung vorhanden. Ein relativ dickes Handhabungs-Substrat 705, das z. B. monokristallines Silizium, ein Dielektrikum oder irgendein anderes Material umfasst, über welchem die Verbindungen gebildet oder auf das sie übertragen werden können, kann die Chiplet-Handhabung erleichtern. Vollständige Chiplets (z. B. Verbindungs-Chiplet 101) können von einem Wafer vereinzelt und in die Host-Wafer-BEOL-Prozesslinie eingeführt werden, nachdem der teilweise vollständige Metallisierungsstapel (z. B. Host-BEOL-Metallisierungsstapel 102) für die Chiplet-Anbringung vorbereitet wurde (siehe z. B. 7B). Bei dem dargestellten Ausführungsbeispiel von 7B wurde der Host-BEOL-Stapel 102 bis zu Ebene M5 aufgebaut und ILD anschließend selektiv zurückgeätzt, um Metallmerkmale der Ebene M3 freizulegen, wie in 7C gezeigt.
  • Ein geeigneter Chiplet-Anbringungs-Prozess kann eine Nehmen-und-Platzieren-Operation umfassen, wobei das Chiplet 101 in die Aussparung 701 eingesetzt wird. Bei alternativen Ausführungsbeispielen wird die Bildung der Aussparung 101 weggelassen und/oder die Anbringung des Chiplets 101 kann direkt auf den nicht geätzten Abschnitten der freiliegenden Metallisierungsebene des BEOL-Stapels 102 erfolgen. Einzelne Chiplets 101 können platziert werden, oder mehrere Chiplets bis zu mehreren hundert auf einmal können gleichzeitig in geätzte Aussparungen 701 an mehreren Stellen über einen teilweise vollständigen BEOL-Metallisierungsstapel auf einem Host-Wafer eingesetzt werden. Bei einigen Ausführungsbeispielen werden vereinzelte Chiplets 101 in einen Back-End-of-the-Line (BEOL)-Metallisierungsprozess eines Host-Chip-Wafers 103 aufgenommen. Bei einigen Ausführungsbeispielen können vereinzelte Chiplet-Dies zur mechanischen Unterstützung an einem Handhabungswerkzeug (nicht dargestellt) angebracht werden.
  • Die Aussparung(en) 701 kann/können geätzt werden, um eine etwas größere Grundfläche als das Verbindungs-Chiplet 101 zu haben, so dass zwischen den Seitenwänden 111 und 113 Zwischenräume verbleiben. Die unteren Metallisierungsmerkmale 114 können eine kleine Platzierungs-Fehlausrichtung relativ zu den Metallisierungsmerkmalen in M5 aufweisen, was verursacht, dass Distanzen zwischen den Seitenwänden 111 und 113 variieren.
  • Der Chiplet-Anbringungs-Prozess auf Wafer-Ebene kann einen Hybrid-Bond-Prozess an die oberste Metallisierungsebene des Host-Dies umfassen, der vor der Chiplet-Anbringung abgeschlossen ist. Bei diesem Beispiel wird die Ebene M3 am Boden der Aussparung 701 freigelegt, wo die Metallisierungsmerkmale 120 in Ebene M3 mit den Verbindungen der untersten Ebene (z. B. Metallisierungsmerkmale 114) auf dem Chiplet-Metallisierungsstapel (z. B. Ebene M'1) durch Diffusionsbonden von Metall-zu-Metall-Kontakten während des Hybrid-Bondens verbunden werden. ILD-Schichten (z. B. Host-IILD 107 und Chiplet-IILD 110) werden durch kovalente Bindungen (z. B. Kondensationsbindungen zwischen Oberflächensilanolgruppen) angehaftet. Mehrere Chiplet-Dies können an einen einzelnen Host-Die auf Wafer-Ebene, und an mehr als einer Ebene im BEOL-Stapel auf dem Host-Die angebracht werden.
  • Nach Einsetzen und Bonden des Chiplets 101 kann das Handhabungs-Substrat 705 eine Distanz über M5 des Host-BEOL-Stapels 102 hervorstehen. M'1 und M'2 sind innerhalb der Aussparung 704 unterhalb von M5 gesetzt und können im Wesentlichen in einer Ebene mit den Host-Metallisierungsebenen M4 und M5 sein, wie in 7C gezeigt.
  • Das Chiplet 101 ist an die Host-Stapel-Metallstrukturen 702 und ILD 107 am Boden der Aussparung 704 gebondet, wie oben beschrieben. Ein Fülldielektrikum (z. B. Fülldielektrikum 112) kann auf Wafer-Ebene in Zwischenräume zwischen Chiplet 101 und Host-BEOL-Stapel abgeschieden werden. Das Fülldielektrikum kann ein PECVD-Dielektrikum, ein aufgeschleudertes Glas (spin-on glass) (z. B. Sol-Gel-Glas oder Organosilikatglas) oder ein organischer polymerer Harzverbundwerkstoff, wie z. B. ein Epoxidharz, sein. Das Fülldielektrikum 112 kann das gebondete Chiplet auf dem Host-Wafer stabilisieren, indem es das Chiplet vergießt und so die Adhäsion an den Host-Die erhöht. Vor oder nach Auftragen des Fülldielektrikums 112 kann das Chiplet 101 planarisiert und/oder das Handhabungs-Substrat 705 anderweitig entfernt werden. Die Planarisierungsoperation kann z. B. durch einen chemisch-mechanischen Prozess oder einen Ätzprozess oder eine Kombination davon durchgeführt werden.
  • In 7D wird das Fülldielektrikum 112 über dem Chiplet 101 und der Oberseite des Host-BEOL-Stapels 102 abgeschieden. Zwischenräume zwischen den Seitenwänden 111 und 113 werden verfüllt, wodurch die Adhäsion des Chiplets 101 an den Host-Stapel erhöht wird. Die Schicht des Fülldielektrikums 112 über M5 kann auf irgendeine geeignete Dicke abgeschieden und auf eine vorbestimmte Dicke zurückplanarisiert werden. Zum Beispiel kann das Fülldielektrikum 112 auf eine Dicke t1 zurückpoliert werden, die der Dicke der Ebenen M4 und M5 entspricht. Das Fülldielektrikum 112 kann den gesamten BEOL-Stapel 102 abdecken. Optional kann natives ILD 107 Material verwendet werden, um Zwischenräume zwischen Chiplet 101 und nativem BEOL-Stapel zu verfüllen und ILD in Ebene M6 zu bilden. Das in ILD 107 verwendete Material kann ein Dielektrikum mit höherer Performance sein als das Fülldielektrikum 112. Beispielsweise kann das native ILD 107 eine kleinere Permittivität (k) als das Fülldielektrikum 112 haben, um die Kapazität zwischen den Metallisierungsstrukturen zu verringern. Bei einigen Ausführungsbeispielen ist die Einlagerung des Fülldielektrikums 112 innerhalb von M6 eine Alternative zur vollständigen Entfernung des überschüssigen Fülldielektrikums 112 bis hinunter zu M5 und anschließenden Abscheidung von nativem ILD 107. Metallisierungsmerkmale 115 können im Fülldielektrikum 305 in M6 und irgendeinem koplanaren nativen ILD 107 durch einen Damascene-Prozess gebildet werden.
  • In 7E wird nach dem Bonden des Chiplets 101 irgendein geeigneter Damascene-Metallisierungsprozess fortgesetzt, um obere Ebenen des Host-BEOL-Stapels 102 zu bilden. Host-BEOL-Metallisierungsebenen M6 (im Fülldielektrikum 112), M7, M8 und M9 können in Folge hinzugefügt werden. Die Host-Metallisierungsprozesse können die Bildung von ILD-Schicht(en) 107 und Metallisierungsschicht(en) 106 über dem Fülldielektrikum M6 umfassen. Bei einigen Ausführungsbeispielen können die ILD-Schichten 107 (und nachfolgende ILD-Schichten) anorganische kristalline dielektrische Materialien umfassen, wie z. B., aber nicht beschränkt auf Siliziumoxide, Siliziumnitride, Siliziumoxynitride, Siliziumcarbide, Siliziumcarbidnitride, Siliziumoxycarbide, Aluminiumoxide und Aluminiumnitride.
  • Bei einigen Ausführungsbeispielen umfasst ILD 107 amorphe Silikatmaterialien, wie z. B., aber nicht beschränkt auf undotiertes Silikatglas (USG) und Fluorsilikatglas (FSG), die durch CVD-Techniken oder als aufgeschleudertes Glas (Spin-On-Glas; SOG) abgeschieden werden. Bei einigen Ausführungsbeispielen umfasst ILD 107 organische Dielektrika, wie z. B., aber nicht beschränkt auf Epoxidharze, Polyimide, Polynorbornene, Benzocyclobuten, Polytetrafluorethylen (PTFE), Wasserstoffsilsesquioxan und Methylsilsesquioxan. ILD-Schichten 107 können auf eine Dicke von 1000 nm oder weniger (z. B. 200 - 500 nm) abgeschieden werden, um die Bildung von Hochdichte-Verbindungen zu Transistoren in der Bauelementschicht 104 zu unterstützen. Die Abscheidung dieser Materialien kann durch Verfahren umfassend, aber nicht beschränkt auf RF-Sputtern, Atomschichtabscheidung, chemische Gasphasenabscheidung und nasschemische Verfahren, wie z.B. TEOS-(Tetraethylorthosilikat-) Prozesse durchgeführt werden. Ebenso sind Schleuderbeschichtungs-(Spin-Coating-) Techniken (z. B. Spin-On-Glas, SOG) umfasst. ILD 107 und Fülldielektrikum 112 können durch chemische Gasphasenabscheidungsprozesse, wie z.B. plasmaunterstützte chemische Gasphasenabscheidung (PECVD; plasma-enhanced chemical vapor deposition) und Niederdruck-Chemische-Gasphasenabscheidung (LPCVD; low-pressure chemical vapor deposition) abgeschieden werden. Die Schichtdicken können zwischen 50 nm bis zu mehreren Mikrometern liegen.
  • Im Allgemeinen kann die Schichtdicke mit zunehmender Anzahl der Stapelebenen inkrementell zunehmen. Die Anzahl der Ebenen im Host-BEOL-Metallisierungsstapel 102 kann vom minimalen Merkmalsabstand abhängen, der erforderlich ist, um im Wesentlichen dem minimalen Merkmalsabstand in der Chiplet-Schnittstellenschicht des BEOL-Metallisierungsstapels des Host-Chips zu entsprechen (z. B. Abstand P2 in 1). Für relativ große Verbindungs-Größen und -Abstände, die in einer bestimmten BEOL-Schicht im Host-Chip-Metallisierungsstapel (z. B. BEOL-Metallisierungsstapel 102) vorhanden sein können, an dem das Chiplet angebracht ist, können mehr Metallisierungsebenen erforderlich sein, um die feinen Merkmals-CDs und den Abstand proximal zu dem Chiplet zu erweitern, z. B. um vom Abstand P1 der Bauelementschicht 104 auf P2 an der Chiplet-Host-Wafer-Schnittstelle (siehe 1) zu erweitern.
  • Mehrere geeignete Metallabscheidungsprozesse können zur Herstellung von Metallisierungsmerkmalen (z. B. 115-117) eingesetzt werden. Die Metallabscheidung kann durch Elektroplattieren von Metallen wie z.B. Kupfer, Gold oder Nickel zu den geätzten Merkmalen durchgeführt werden, und kann in Damascene-Metallisierungsprozessen eingesetzt werden. Vorausgehend zum Elektroplattieren kann zuerst eine Barriereschicht, gefolgt von einer Elektroplattierungs-Keimschicht als Dünnfilme in die geätzten Merkmale abgeschieden werden. Eine Barriereschicht kann einen konformen Titan-, Titannitrid- oder Tantalnitrid-Film in direktem Kontakt mit dem Dielektrikum umfassen, um z. B. Diffusion und Verunreinigung durch Atome des Metallisierungsmetalls zu verhindern. Die Barriereschicht kann z. B. 1 bis 5 nm dick sein. Die Keimschicht kann dasselbe Metall umfassen wie das, das plattiert wird, wie z. B. Kupfer. Barriere- und Keimschichten können durch irgendeine geeignete physikalische Abscheidungstechnik abgeschieden werden, wie z. B. durch RF- und/oder DC-Sputtern, oder durch Vakuumverdampfung von Metallen. Bei einigen anderen Ausführungsbeispielen können die Metallstrukturen durch stromlose Abscheidung gebildet werden.
  • Die Damascene-Metallisierung umfasst das Ätzen von Gräben und Via-Löchern (nicht dargestellt) durch die oben beschriebenen Ätzprozesse in die ILD-Schichten. Gräben und Via-Löcher können Abscheidungsunterlagen für Metallisierungsmerkmale bilden, wie z.B. Anschlussflächen und Leiterbahnen sowie Zwischen-Ebenen-Vias (Inter-Level Vias) (nicht dargestellt). Bei einfachen Damascene-Prozessen wird Metall in geätzte Via-Öffnungen und Gräben durch zwei aufeinanderfolgende Iterationen eines einfachen Damascene-Prozesses oder eines dualen Damascene-Prozesses abgeschieden. Bei einer ersten einfachen Damascene-Iteration werden entweder Vias oder Gräben gebildet, dann durch eine erste Metallabscheidung gefüllt und planarisiert (z. B. durch chemisch-mechanisches Polieren, CMP), um die Überladung (z. B. Überfüllung) zu entfernen und zu verursachen, dass die Metallisierung planar mit der dielektrischen Oberfläche ist. Dem ersten Damascene-Prozess folgt ein zweiter Damascene-Prozess, wobei Gräben gebildet werden, wenn zuerst Vias gebildet wurden, oder umgekehrt. Die zweiten geätzten Merkmale werden durch eine zweite Metallabscheidung gefüllt, dann ein zweites Mal planarisiert, um irgendeine Überladung zu entfernen. Somit sind die Metallmerkmale unter das Niveau des ILD versenkt, was eine geringe z-Höhe des Mehrere-Ebenen-Stapels ermöglicht. Bei einem dualen Damascene-Prozess werden Via-Löcher und Leiterbahn- und/oder Anschlussflächen-Gräben vor der Metallisierung gebildet. Es wird eine einzelne Metallabscheidung verwendet, die sowohl Via-Löcher als auch Gräben gleichzeitig füllt.
  • In 7F wird das Host-BEOL-ILD-Material benachbart zu Chiplet 101 durch einen Ätzprozess entfernt, wodurch eine Aussparung 702 benachbart zu Chiplet 101 gebildet wird. Die Seitenwand 111 von Chiplet 101 wird freigelegt. Ein Abschnitt der Metallisierungsebene M5 wird ebenfalls freigelegt, wobei der Boden der Aussparung 702 gebildet wird. Die Verbindungsmerkmale in M5 werden Teil der Anbringungsoberfläche für eine zweite Chiplet-Integration. Eine zweite Seitenwand der Aussparung 702 (z. B. Seitenwand 113) ist nicht dargestellt, aber angedeutet. Die Ätzprozesse können im Wesentlichen die gleichen sein, wie sie oben für die Bildung der Aussparung 701 beschrieben wurden. Als Beispiel kann ein DRIE-Prozess (z. B. Bosch) für einen Durch-Masken-Ätzprozess verwendet werden, um eine lithographisch definierte Aussparung 702 zu bilden. Für die Bildung von geraden Seitenwänden (z. B. Seitenwand 113, nicht dargestellt) kann ein Bosch-Prozess optimal sein.
  • Die Aussparung 702 kann geätzt werden, um eine größere Grundfläche als das Verbindungs-Chiplet 301 zu erzeugen.
  • 7G stellt die Anbringung des Verbindungs-Chiplet 301 dar. Bei einigen Ausführungsbeispielen kann die Anbringung des Chiplets 301 durch eine Nehmen-und-Platzieren-Operation auf Wafer-Ebene durchgeführt werden. Individuelle Chiplets 301 können am Host-BEOL-Stapel 102 angebracht werden durch Einsetzen des/der Chiplets 301 in die Aussparung(en) 702, die im Host-BEOL-Stapel 102 gebildet sind. Die Nehmen-und-Platzieren-Operation kann eine Genauigkeitstoleranz von einigen zehn bis hunderten von Nanometern haben und einen gewissen Ausrichtungsversatz zwischen den Chiplet-Metallisierungsmerkmalen 114 und den BEOL-Metallisierungsstapel-Anschlussflächen 115 einführen. Bei einigen Ausführungsbeispielen ist (sind) Chiplet(s) 301 an die Ebene M5 in der Host-BEOL-Metallisierung 102 hybrid-gebondet. Das Hybrid-Bonden kann durch eine Nehmen-und Platzieren-Operation, gefolgt von einem thermischen Tempern der Anordnung umfassend Chiplet 301 (und 101) und Host-Chip-Wafer 103 durchgeführt werden. Das Chiplet 301 kann eine Metallisierungsdichte aufweisen, die sich wesentlich von der Host-BEOL-Metallisierungsdichte unterscheidet. Bei dem dargestellten Ausführungsbeispiel ist Chiplet 301 ein größerer CD-Verbindungsstapel mit relativ niedriger Dichte, der optimal für eine Hochperformance-Schaltungsanordnung in dem Abschnitt der Bauelementschicht 104 unterhalb von Chiplet 201 ist.
  • Bei dem dargestellten Ausführungsbeispiel ist die Schichtanzahl des Verbindungs-Chiplets 301 größer als die Anzahl der Host-Schichten, die entfernt wurden, um die Aussparung 702 zu erzeugen. Folglich ist das Verbindungs-Chiplet 301 nicht planar mit dem Host-BEOL-Stapel. Chiplet 301 führt eine unvollständige Metallisierungsschicht ein, die sich oberhalb der Host-Ebene M9 erstreckt.
  • In 7H wurde ein zweites dielektrisches Füllmaterial 305 über der Host-Ebene M9 abgeschieden, um die Zwischenräume zwischen den Seitenwänden 306 des Chiplets 301 und den Seitenwänden 113 der Aussparung 702 zu verfüllen. Die Abscheidung des Fülldielektrikums 305 bildet eine ILD-Schicht über der Host-Ebene M9, die poliert werden kann, um den Host-BEOL-Stapel 102 mit dem Verbindungs-Chiplet 301 zu planarisieren. Bei einigen Ausführungsbeispielen umfasst das Fülldielektrikum 305 im Wesentlichen dasselbe Material wie das Fülldielektrikum 112. Bei einigen Ausführungsbeispielen umfasst das Fülldielektrikum ein natives ILD-Dielektrikum. Das Fülldielektrikum 305 kann anschließend auf das Niveau der erhaltenen Verbindungsebenen des Chiplets 301 planarisiert werden. Eine CMP-Operation kann angewendet werden, um das Fülldielektrikum 305 zu polieren, um mit der Oberseite des Chiplets 301 planar zu sein.
  • Die Operationen auf dem Host-Chip-Wafer 103 können durch Bildung einer FLI-Schnittstellenschicht 121 (einschließlich Verbindungsanschlussflächen 122 und Lötkugeln 123) als abschließende Metallisierungs- und ILD-Bildungsoperation beendet werden. Die Verbindungsanschlussflächen 121 werden über Metallisierungsmerkmale 117 in Ebene M10 gewachsen. Vertikale Verbindungen von den Ebenen M9 und M10 können durch Zwischen-Ebenen-Vias (nicht dargestellt) hergestellt werden. Die Anordnungsoperationen können dann fortgesetzt werden, z. B. nach Host-Chip-Vereinzelung, Rekonstitution und Aufbringen von FLI-Lötkugeln 123 durch eine Lötstoppmaske (oder Passivierung) 124 gemäß irgendeiner geeigneten Technik für Fan-out oder umgekehrt FLI-Lötkugeln-Aufbringen mit Passivierung 124, Vereinzelung und Anbringung an ein Package.
  • 8 stellt ein System 800 dar, das Verbund-Die-Struktur 300 umfasst, die mit einem Package oder Interposer-Substrat 801 gekoppelt ist, gemäß einigen Ausführungsbeispielen der Offenbarung. Das System 800 umfasst Verbund-Die-Struktur 300, die an ein Package-Substrat oder einen Interposer 801 durch FLI-Lötverbindungen 802 an Substrat-Anschlussflächen 803 gebondet ist. Die Verbindungs-Chiplets 101 und 301 sind benachbart in die Verbund-Die-Struktur 300 integriert, wie in den 7A-7H beschrieben. Chiplets 101 und 301 können mit einem Routing innerhalb des Substrats 801 gekoppelt sein, das Hochgeschwindigkeits- oder Hochdichte-Signale an Abschnitte der integrierten Schaltungsanordnung liefert, die unter jedem Chiplet liegt, wobei die Signale optimal durch den Host-BEOL-Stapel 102 zu den Zielschaltungen in der Bauelementschicht 104 geroutet werden.
  • 9 stellt ein Blockdiagramm einer Rechenvorrichtung 900 als Teil eines System-auf-Chip-(SoC-) Packages dar, das einen Verbund-Die (z.B. irgendeine der hierin offenbarten Verbund-Die-Struktur 100, 200, 300 oder 700) in einer Implementierung einer Rechenvorrichtung gemäß einigen Ausführungsbeispielen der Offenbarung umfasst.
  • Gemäß einigen Ausführungsbeispielen stellt die Rechenvorrichtung 900 einen Server, einen Desktop-Arbeitsplatz, oder einen mobilen Arbeitsplatz dar, wie beispielsweise, aber nicht beschränkt auf einen Laptop-Computer, ein Rechen-Tablet, ein Mobiltelefon oder ein Smartphone, einen drahtlos betreibbaren E-Reader, oder eine andere drahtlose, mobile Vorrichtung. Ein IC-Package, wie z. B., aber nicht beschränkt auf einen Ein- oder Mehrkern-Mikroprozessor (z. B., der eine zentrale Verarbeitungseinheit darstellt). Bei einigen Ausführungsbeispielen umfasst das IC-Package eine Verbund-Die-Struktur (z. B. irgendeine der Verbund-Die-Strukturen 100, 200, 300 oder 700), die einen Chiplet-Die (z. B. irgendeinen der hierin offenbarten Chiplet-Dies 101, 201, 301, 501, 502, 601, 602, 603, 604 oder 605) umfasst, gemäß den Ausführungsbeispielen der Offenbarung.
  • Bei einigen Ausführungsbeispielen weist die Rechenvorrichtung drahtlose Konnektivität (z. B. Bluetooth, WiFi und 5G-Netzwerk) auf. Es wird darauf hingewiesen, dass bestimmte Komponenten allgemein gezeigt werden, und nicht alle Komponenten einer solchen Vorrichtung in der Rechenvorrichtung 1100 gezeigt werden.
  • Die verschiedenen Ausführungsbeispiele der vorliegenden Offenbarung können auch eine Netzwerkschnittstelle innerhalb von 970 aufweisen, wie beispielsweise eine drahtlose Schnittstelle, sodass ein Systemausführungsbeispiel in eine drahtlose Vorrichtung, zum Beispiel ein Mobiltelefon oder einen digitalen persönlichen Assistenten, eingebracht werden kann. Die drahtlose Schnittstelle umfasst einen Millimeterwellen-Generator und ein Antennen-Array.
  • Gemäß einigen Ausführungsbeispielen stellt der Prozessor 910 eine CPU oder eine GPU dar, und kann ein oder mehrere physische Vorrichtungen, wie beispielsweise Mikroprozessoren, Anwendungsprozessoren, Mikrocontroller, programmierbare Logikvorrichtungen, oder andere Verarbeitungsmittel aufweisen. Die Verarbeitungsschritte, die durch den Prozessor 910 durchgeführt werden, umfassen die Ausführung einer Betriebsplattform oder eines Betriebssystems, auf dem Anwendungen und/oder Bauelementfunktionen ausgeführt werden. Die Verarbeitungsschritte umfassen Arbeitsschritte, die sich auf I/O (input/output) mit einem menschlichen Nutzer oder mit anderen Vorrichtungen beziehen, Arbeitsschritte, die sich auf Leistungsmanagement beziehen, und/oder Arbeitsschritte, die sich darauf beziehen, die Rechenvorrichtung 900 mit einer anderen Vorrichtung zu verbinden. Die Verarbeitungsschritte können auch Arbeitsschritte umfassen, die sich auf Audio-I/O oder Anzeige-I/O beziehen.
  • Bei einem Ausführungsbeispiel umfasst die Rechenvorrichtung 900 ein Audioteilsystem 920, das Hardware- (z.B. Audio-Hardware und Audioschaltungen) und Software- (z.B. Treiber, Codecs) Komponenten repräsentiert, die mit dem Bereitstellen von Audiofunktionen für die Rechenvorrichtung assoziiert werden. Audiofunktionen können Lautsprecher- und/oder Kopfhörer-Ausgang umfassen, ebenso wie Mikrofoneingang. Bauelemente für solche Funktionen können in die Rechenvorrichtung 900 integriert werden, oder mit der Rechenvorrichtung 900 verbunden werden. Bei einem Ausführungsbeispiel interagiert ein Nutzer mit der Rechenvorrichtung 900, indem er Audiobefehle bereitstellt, die von dem Prozessor 910 empfangen und verarbeitet werden.
  • Ein Anzeigeteilsystem 930 repräsentiert Hardware- (z.B. Anzeigevorrichtungen) und Software- (z.B. Treiber) -Komponenten, die eine visuelle und/oder Tast-Anzeige bereitstellen, über die ein Nutzer mit der Rechenvorrichtung 900 interagieren kann. Das Anzeigeteilsystem 930 umfasst eine Anzeigeschnittstelle 932, die den bestimmten Bildschirm oder die bestimmte Hardware-Vorrichtung umfasst, die verwendet wird, um einem Nutzer eine Anzeige bereitzustellen. Bei einem Ausführungsbeispiel umfasst die Anzeigeschnittstelle 932 eine Logik, die separat von dem Prozessor 910 ist, um zumindest eine gewisse auf die Anzeige bezogene Verarbeitung auszuführen. Bei einem Ausführungsbeispiel umfasst ein Anzeigeteilsystem 930 eine Touchscreen- (oder eine Touchpad-) -Vorrichtung, die einem Nutzer sowohl Ausgabe als auch Eingabe bereitstellt.
  • Eine I/O-Steuerung 940 repräsentiert Hardwarevorrichtungen und Softwarekomponenten, die sich auf Interaktion mit einem Nutzer beziehen. Die I/O-Steuerung 940 ist wirksam, um Hardware zu managen, die Teil des Audioteilsystems 920 und/oder des Anzeigeteilsystems 930 ist. Zusätzlich stellt die I/O-Steuerung 940 einen Verbindungspunkt für zusätzliche Vorrichtungen dar, die mit der Rechenvorrichtung 900 verbunden werden, durch die ein Nutzer mit dem System interagieren kann. Beispielsweise können Vorrichtungen, die an die Rechenvorrichtung 900 angebracht werden können, Mikrofonvorrichtungen, Lautsprecher- oder Stereosysteme, Videosysteme oder andere Anzeigevorrichtungen, Tastatur oder Tastenfeld-Vorrichtungen, oder andere I/O-Vorrichtungen, die mit speziellen Anwendungen wie beispielsweise Kartenlesern oder anderen Vorrichtungen verwendet werden, umfassen.
  • Wie oben bereits beschrieben, kann die I/O-Steuerung 940 mit dem Audioteilsystem 920 und/oder dem Anzeigeteilsystem 930 interagieren. Beispielsweise kann Eingabe durch ein Mikrofon oder eine andere Audiovorrichtung Eingabe oder Befehle für eine oder mehrere Anwendungen oder Funktionen der Rechenvorrichtung 900 bereitstellen. Zusätzlich kann ein Audioausgang anstatt eines oder zusätzlich zu einem Anzeigeausgang bereitgestellt werden. Bei einem anderen Beispiel agiert die Anzeigevorrichtung auch als Eingabevorrichtung, die zumindest teilweise durch die I/O-Steuerung 940 verwaltet werden kann, wenn das Anzeigeteilsystem 930 einen Touchscreen umfasst. Auch können zusätzliche Knöpfe oder Schalter auf der Rechenvorrichtung 900 sein, um die I/O-Funktionen bereitzustellen, die von der I/O-Steuerung 940 verwaltet werden.
  • Bei einem Ausführungsbeispiel verwaltet die I/O-Steuerung 940 Bauelemente wie z.B. Beschleunigungssensoren, Kameras, Lichtsensoren oder andere Umgebungssensoren, oder andere Hardware, die in der Rechenvorrichtung 900 umfasst sein kann. Die Eingabe kann Teil der direkten Nutzerinteraktion sein, wie auch eine Umgebungseingabe zu dem System bereitstellen, um seinen Betrieb zu beeinflussen (wie beispielsweise Geräuschfiltern, Anpassen der Anzeige für Helligkeitserfassung, das Anwenden eines Blitzes für eine Kamera, oder andere Merkmale).
  • Bei einem Ausführungsbeispiel umfasst die Rechenvorrichtung 900 ein Leistungsmanagement 950, das Batterieleistungsnutzung, Laden der Batterie und Merkmale, die sich auf Leistungssparbetrieb beziehen, verwaltet. Ein Speicherteilsystem 960 umfasst Speichervorrichtungen zum Speichern von Informationen in der Rechenvorrichtung 900. Speicher kann nichtflüchtige (Zustand ändert sich nicht, wenn Leistung an die Speichervorrichtung unterbrochen wird) und/oder flüchtige (Zustand ist unbestimmt, wenn Leistung an die Speichervorrichtung unterbrochen wird) Speichervorrichtungen umfassen. Das Speicherteilsystem 960 kann Anwendungsdaten, Nutzerdaten, Musik, Fotos, Dokumente oder andere Daten, sowie Systemdaten (ob Langzeit oder zeitlich begrenzt) speichern, die sich auf die Ausführung der Anwendungen und der Funktionen der Rechenvorrichtung 900 beziehen.
  • Elemente der Ausführungsbeispiele sind auch als ein maschinenlesbares Medium (z.B. Speicher 960) bereitgestellt, um die computerausführbaren Anweisungen zu speichern. Das maschinenlesbare Medium (z.B. Speicher 960) kann Flash-Speicher, optische Platten, CD-ROMs, DVD ROMs, RAMs, EPROMs, EEPROMs, magnetische oder optische Karten, Phasenwechselspeicher (PCM; phase change memory), oder andere Arten maschinenlesbarer Medien umfassen, die geeignet sind für das Speichern elektronischer oder computerausführbarer Anweisungen, ist aber nicht auf diese beschränkt. Beispielsweise können Ausführungsbeispiele der Offenbarung als Computerprogramm (z.B. BIOS) heruntergeladen werden, das von einem entfernten Computer (z.B. einem Server) zu einem anfordernden Computer (z.B. einem Client) durch Datensignale über einen Kommunikationslink (z.B. ein Modem oder eine Netzwerkverbindung) übertragen werden kann.
  • Eine Konnektivität über eine Netzwerkschnittstelle 970 umfasst Hardwarevorrichtungen (z.B. drahtlose und/oder verdrahtete Verbinder und Kommunikationshardware) und Softwarekomponenten (z.B. Treiber, Protokollstapel), um es der Rechenvorrichtung 900 zu ermöglichen, mit externen Vorrichtungen zu kommunizieren. Die Rechenvorrichtung 900 kann separate Vorrichtungen sein, wie beispielsweise andere Rechenvorrichtungen, drahtlose Zugriffspunkte oder Basisstationen, sowie Peripheriegeräte wie beispielsweise Headsets, Drucker oder andere Vorrichtungen.
  • Die Netzwerkschnittstelle 970 kann mehrere verschiedene Arten von Konnektivität umfassen. Verallgemeinert ist die Rechenvorrichtung 900 mit zellulärer Konnektivität 972 und drahtloser Konnektivität 974 dargestellt. Zelluläre Konnektivität 972 bezieht sich generell auf zelluläre Netzwerk-Konnektivität, die durch drahtlose Träger bereitgestellt wird, wie beispielsweise bereitgestellt via GSM (Global System for Mobile Communications) oder Variationen oder Ableitungen, CDMA (code division multiple access; Codemultiplexverfahren) oder Variationen oder Ableitungen, TDM (time division multiplexing; Zeit-Multiplexverfahren) oder Variationen oder Ableitungen, oder andere zelluläre Dienstleistungsstandards. Drahtlose Konnektivität (oder drahtlose Schnittstelle) 974 bezieht sich auf drahtlose Konnektivität, die nicht zellulär ist, und kann persönliche Netzwerke (wie beispielsweise Bluetooth, Nahfeld, etc.), lokale Netzwerke (wie beispielsweise Wi-Fi), und/oder weite Netzwerke (wie beispielsweise WiMax) oder andere drahtlose Kommunikation umfassen.
  • Peripherieverbindungen 980 umfassen Hardwareschnittstellen und Verbinder, sowie Softwarekomponenten (z.B. Treiber, Protokollstapel) zum Herstellen von Peripherieverbindungen. Es wird darauf hingewiesen, dass die Rechenvorrichtung 900 sowohl eine Peripherievorrichtung („zu“ 982) zu anderen Rechenvorrichtungen sein kann, wie auch mit Peripherievorrichtungen („von“ 984) verbunden sein kann. Die Rechenvorrichtung 900 weist üblicherweise einen „Docking“-Verbinder auf, um sich mit anderen Rechenvorrichtungen zu verbinden, zu Zwecken wie beispielsweise der Verwaltung (z.B. herunterladen und/oder hochladen, verändern, synchronisieren) von Inhalten auf der Rechenvorrichtung 900. Zusätzlich kann ein Docking-Verbinder es der Rechenvorrichtung 900 erlauben, sich mit bestimmten Peripheriegeräten zu verbinden, die es der Rechenvorrichtung 900 erlauben, die Inhaltsausgabe an, zum Beispiel, audiovisuelle oder andere Systeme zu steuern.
  • Zusätzlich zu einem proprietären Docking-Verbinder oder anderer proprietärer Verbindungs-Hardware, kann die Rechenvorrichtung 900 über allgemeine oder standard-basierte Verbinder Peripherieverbindungen 980 herstellen. Gebräuchliche Typen können einen Universal Serial Bus- (USB) Verbinder (der irgendeine aus einer Anzahl unterschiedlicher Hardwareschnittstellen umfassen kann), DisplayPort, umfassend MiniDisplayPort (MDP), High Definition Multimedia Interface (HDMI), Firewire oder andere Typen umfassen.
  • Ferner können die bestimmten Merkmale, Strukturen, Funktionen oder Charakteristika in irgendeiner geeigneten Weise bei einem oder mehreren Ausführungsbeispielen kombiniert werden. Beispielsweise kann ein erstes Ausführungsbeispiel mit einem zweiten Ausführungsbeispiel überall kombiniert werden, wo die bestimmten Merkmale, Strukturen, Funktionen oder Charakteristika, die den beiden Ausführungsbeispielen zugeordnet sind, sich nicht gegenseitig ausschließen.
  • Während die Offenbarung in Verbindung mit spezifischen Ausführungsbeispielen derselben beschrieben wurde, werden für Durchschnittsfachleute im Hinblick auf die vorhergehende Beschreibung viele Alternativen, Modifikationen und Variationen solcher Ausführungsbeispiele offensichtlich sein. Die Ausführungsbeispiele der Offenbarung sind vorgesehen, alle solche Alternativen, Modifikationen und Variationen miteinzuschließen, sodass sie in den breiten Schutzbereich der beigefügten Ansprüche fallen.
  • Zusätzlich werden zur Vereinfachung der Darstellung und Erörterung, und um die Offenbarung nicht zu verunklaren, gut bekannte Leistungs-/Masseverbindungen zu integrierten Schaltungs-(IC) -Chips oder anderen Komponenten möglicherweise in den vorliegenden Figuren gezeigt oder nicht gezeigt. Weiterhin können Anordnungen in Blockdiagrammform gezeigt werden, um ein Verunklaren der Offenbarung zu vermeiden, und auch angesichts der Tatsache, dass Details im Hinblick auf die Implementierung solcher Blockdiagrammanordnungen stark von der Plattform abhängig sind, in der die vorliegende Offenbarung implementiert sein soll (d.h. solche Details sollten einem Fachmann gut bekannt sein). Wo spezielle Details (z. B. Schaltungen) ausgeführt sind, um Ausführungsbeispiele der Offenbarung zu beschreiben, sollte es für den Fachmann offensichtlich sein, dass die Offenbarung ohne oder mit Variation dieser speziellen Details ausgeführt werden kann. Die Beschreibung ist deshalb als darstellend anstatt als beschränkend zu betrachten.
  • Die folgenden Beispiele beziehen sich auf weitere Ausführungsbeispiele. Spezifika der Beispiele können an jeder Stelle in einem oder mehreren Ausführungsbeispielen verwendet werden. Alle optionalen Merkmale der hierin beschriebenen Vorrichtung können auch im Hinblick auf ein Verfahren oder einen Prozess implementiert werden.
  • Beispiel 1 ist eine Integrierte-Schaltung- (IC-) Bauelementstruktur, umfassend einen Host-Chip umfassend eine Bauelementschicht und eine oder mehrere erste Metallisierungsebenen über benachbarten ersten und zweiten Regionen der Bauelementschicht, wobei die ersten Metallisierungsebenen mit der Bauelementschicht verbunden sind; ein Verbindungs-Chiplet über den ersten Metallisierungsebenen innerhalb der ersten Region, wobei das Verbindungs-Chiplet eine Mehrzahl von zweiten Metallisierungsebenen umfasst; und eine Mehrzahl von dritten Metallisierungsebenen über den ersten Metallisierungsebenen innerhalb der zweiten Region und benachbart zu dem Verbindungs-Chiplet, wobei sich zumindest eine von einer Verbindungsmerkmals-Abmessung oder Zusammensetzung zwischen einer der zweiten Metallisierungsebenen und einer benachbarten einen der dritten Metallisierungsebenen unterscheidet.
  • Beispiel 2 umfasst alle der Merkmale von Beispiel 1, wobei ein dielektrisches Material zwischen einer oder mehreren Seitenwänden des Chiplets und den dritten Metallisierungsebenen ist.
  • Beispiel 3 umfasst alle der Merkmale von Beispiel 2, wobei das dielektrische Material einen Umfang des Chiplets umgibt.
  • Beispiel 4 umfasst alle der Merkmale von irgendeinem der Beispiele 1 bis 3, ferner umfassend eine oder mehrere obere Metallisierungsebenen, die sich sowohl über die zweiten als auch über die dritten Metallisierungsebenen erstrecken.
  • Beispiel 5 umfasst alle der Merkmale von irgendeinem der Beispiele 1 bis 4, wobei ein erstes Merkmal der ersten Metallisierungsschicht in direktem Kontakt mit einem zweiten Merkmal der zweiten Metallisierungsebenen ist, und ein dielektrisches Material, das das erste Merkmal umgibt, in direktem Kontakt ist mit einem dielektrischen Material, das das zweite Merkmal umgibt.
  • Beispiel 6 umfasst alle der Merkmale von Beispiel 5, wobei ein zweites Merkmal der ersten Metallisierungsschicht in direktem Kontakt mit einem dritten Merkmal der dritten Metallisierungsebenen ist, und wobei ein lateraler Versatz zwischen einer Seitenwand des ersten Merkmals und einer Seitenwand des zweiten Merkmals der zweiten Metallisierungsebenen größer ist als ein lateraler Versatz zwischen einer Seitenwand des zweiten Merkmals der ersten Metallisierungsebenen und einer Seitenwand des dritten Merkmals.
  • Beispiel 7 umfasst alle der Merkmale von irgendeinem der Beispiele 1 bis 6, wobei eine erste der zweiten oder dritten Metallisierungsebenen überwiegend Cu umfasst, und eine zweite der zweiten oder dritten Metallisierungsebenen überwiegend anderes als Cu umfasst.
  • Beispiel 8 umfasst alle der Merkmale von irgendeinem der Beispiele 1 bis 7, wobei die zweiten Metallisierungsebenen durch ein erstes dielektrisches Material getrennt sind, das eine relative Permittivität aufweist, die sich von der eines zweiten dielektrischen Materials unterscheidet, das die dritten Metallisierungsebenen trennt.
  • Beispiel 9 umfasst alle der Merkmale von irgendeinem der Beispiele 1 bis 8, wobei das Verbindungs-Chiplet ein erstes Chiplet ist, wobei ein zweites Verbindungs-Chiplet die dritten Metallisierungsebenen umfasst; und wobei ein dielektrisches Material zwischen einer Seitenwand des ersten Chiplets und einer Seitenwand des zweiten Chiplets ist.
  • Beispiel 10 umfasst alle der Merkmale von Beispiel 9, wobei die eine oder die mehreren ersten Metallisierungsebenen eine oder mehrere untere Metallisierungsebenen sowohl über den ersten als auch den zweiten Regionen der Bauelementschicht, und eine oder mehrere obere Metallisierungsebenen nur über der zweiten Region der Bauelementschicht umfassen, wobei ein erstes Merkmal der zweiten Metallisierungsebenen in direktem Kontakt mit einem ersten Merkmal der unteren Metallisierungsebenen ist, und ein erstes Merkmal der dritten Metallisierungsebenen in direktem Kontakt mit einem ersten Merkmal der oberen Metallisierungsebenen ist.
  • Beispiel 11 umfasst alle der Merkmale von Beispiel 10, ferner umfassend ein zweites Chiplet über einer dritten Region der Bauelementschicht, wobei das zweite Chiplet eine Mehrzahl von vierten Metallisierungsebenen umfasst, und wobei sich zumindest eines von einem Verbindungsmerkmals-Abstand, Zusammensetzung oder Dicke zwischen einer der vierten Metallisierungsebenen und einer benachbarten einen der zweiten oder dritten Metallisierungsebenen unterscheidet.
  • Beispiel 12 umfasst alle der Merkmale von Beispiel 11, ferner umfassend eine oder mehrere obere Metallisierungsebenen, die sich über zwei oder mehrere der zweiten, dritten und vierten Metallisierungsebenen erstrecken.
  • Beispiel 13 umfasst alle der Merkmale von Beispiel 12, ferner umfassend Erste-Ebene-Verbindungen in Kontakt mit einer obersten einen der oberen Metallisierungsebenen.
  • Beispiel 14 umfasst alle der Merkmale von irgendeinem der Beispiele 1 bis 13, wobei das Chiplet ein magnetisches Material zwischen zwei Verbindungsmerkmalen in einer der zweiten Metallisierungsebenen, oder zwischen zwei der zweiten Metallisierungsebenen umfasst.
  • Beispiel 15 umfasst alle der Merkmale von irgendeinem der Beispiele 1 bis 14, wobei das Chiplet ein piezoelektrisches Material zwischen zwei Verbindungsmerkmalen in einer der zweiten Metallisierungsebenen, oder zwischen zwei der zweiten Metallisierungsebenen umfasst.
  • Beispiel 16 ist ein System, umfassend einen Mikroprozessor-Chip, umfassend Transistoren in einer ersten Region und einer benachbarten zweiten Region des Chips, eine oder mehrere erste Metallisierungsebenen über den ersten und zweiten Regionen und verbunden mit den Transistoren, ein Verbindungs-Chiplet über den ersten Metallisierungsebenen innerhalb der ersten Region, wobei das Verbindungs-Chiplet eine Mehrzahl von zweiten Metallisierungsebenen umfasst; eine Mehrzahl von dritten Metallisierungsebenen über den ersten Metallisierungsebenen innerhalb der zweiten Region und benachbart zu dem Verbindungs-Chiplet, wobei sich zumindest eine von einer Verbindungsmerkmals-Abmessung oder Zusammensetzung zwischen einer der zweiten Metallisierungsebenen und einer benachbarten einen der dritten Metallisierungsebenen unterscheidet; und eine oder mehrere obere Metallisierungsebenen, die sich über die zweiten und dritten Metallisierungsebenen erstrecken; und Erste-Ebene-Verbindungen in Kontakt mit einer obersten einen der oberen Metallisierungsebenen und in Kontakt mit einem anderen Chip oder einem Host-Substrat.
  • Beispiel 17 umfasst alle der Merkmale von Beispiel 16, ferner umfassend eine Leistungsversorgung, die gekoppelt ist, um den Mikroprozessor-Chip mit Leistung zu versorgen.
  • Beispiel 18 ist ein Verfahren zum Bilden einer IC-Bauelementstruktur, umfassend Bilden einer oder mehrerer erster Metallisierungsebenen über einer ersten und zweiten Region einer Bauelementschicht, Platzieren eines Verbindungs-Chiplets auf der einen oder den mehreren ersten Metallisierungsebenen, wobei das Verbindungs-Chiplet eine Mehrzahl von zweiten Metallisierungsebenen umfasst, Bonden eines Merkmals der zweiten Metallisierungsebenen an ein Merkmal der unteren einen der ersten Metallisierungsebenen, und Bilden einer oder mehrerer oberer Metallisierungsebenen über dem Verbindungs-Chiplet und über der obersten einen der ersten Metallisierungsebenen innerhalb der zweiten Region der Bauelementschicht.
  • Beispiel 19 umfasst alle der Merkmale von Beispiel 18, wobei das Platzieren eines Verbindungs-Chiplets auf der einen oder den mehreren ersten Metallisierungsebenen zuerst ein Bilden eines Hohlraums innerhalb zumindest der obersten einen der ersten Metallisierungsebenen umfasst, wobei der Hohlraum eine untere eine der ersten Metallisierungsebenen zwischen der ersten Region der Bauelementschicht und der obersten Metallisierungsschicht freilegt.
  • Beispiel 20 umfasst alle der Merkmale von Beispiel 19, wobei das Bilden des Hohlraums ferner ein Ätzen eines dielektrischen Materials zwischen Merkmalen der obersten einen der ersten Metallisierungsebenen bis zu einer ersten Tiefe umfasst, wobei das Verbindungs-Chiplet eine z-Höhe aufweist, die ungefähr gleich der ersten Tiefe ist; und wobei das Bilden der oberen Metallisierungsebenen ferner ein Planarisieren des dielektrischen Materials und Durchführen eines Damascene-Metallisierungsprozesses umfasst.
  • Eine Zusammenfassung wird mit dem Verständnis eingereicht, dass sie nicht benutzt wird, um den Schutzbereich oder die Bedeutung der Ansprüche einzuschränken. Die folgenden Ansprüche sind hiermit in die detaillierte Beschreibung aufgenommen, wobei jeder Anspruch als ein getrenntes Ausführungsbeispiel für sich steht.

Claims (20)

  1. Eine Integrierte-Schaltung- (IC-) Bauelementstruktur, umfassend: einen Host-Chip umfassend eine Bauelementschicht und eine oder mehrere erste Metallisierungsebenen über benachbarten ersten und zweiten Regionen der Bauelementschicht, wobei die ersten Metallisierungsebenen mit der Bauelementschicht verbunden sind, ein Verbindungs-Chiplet über den ersten Metallisierungsebenen innerhalb der ersten Region, wobei das Verbindungs-Chiplet eine Mehrzahl von zweiten Metallisierungsebenen umfasst; und eine Mehrzahl von dritten Metallisierungsebenen über den ersten Metallisierungsebenen innerhalb der zweiten Region und benachbart zu dem Verbindungs-Chiplet, wobei sich zumindest eine von einer Verbindungsmerkmals-Abmessung oder Zusammensetzung zwischen einer der zweiten Metallisierungsebenen und einer benachbarten einen der dritten Metallisierungsebenen unterscheidet.
  2. Die IC-Bauelementstruktur gemäß Anspruch 1, wobei ein dielektrisches Material zwischen einer oder mehreren Seitenwänden des Chiplets und den dritten Metallisierungsebenen ist.
  3. Die IC-Bauelementstruktur gemäß Anspruch 2, wobei das dielektrische Material einen Umfang des Chiplets umgibt.
  4. Die IC-Bauelementstruktur gemäß einem der vorhergehenden Ansprüche, ferner umfassend eine oder mehrere obere Metallisierungsebenen, die sich sowohl über die zweiten als auch über die dritten Metallisierungsebenen erstrecken.
  5. Die IC-Bauelementstruktur gemäß einem der vorhergehenden Ansprüche, wobei ein erstes Merkmal der ersten Metallisierungsschicht in direktem Kontakt mit einem zweiten Merkmal der zweiten Metallisierungsebenen ist, und ein dielektrisches Material, das das erste Merkmal umgibt, in direktem Kontakt ist mit einem dielektrischen Material, das das zweite Merkmal umgibt.
  6. Die IC-Bauelementstruktur gemäß Anspruch 5, wobei ein zweites Merkmal der ersten Metallisierungsschicht in direktem Kontakt mit einem dritten Merkmal der dritten Metallisierungsebenen ist, und wobei ein lateraler Versatz zwischen einer Seitenwand des ersten Merkmals und einer Seitenwand des zweiten Merkmals der zweiten Metallisierungsebenen größer ist als ein lateraler Versatz zwischen einer Seitenwand des zweiten Merkmals der ersten Metallisierungsebenen und einer Seitenwand des dritten Merkmals.
  7. Die IC-Bauelementstruktur gemäß einem der Ansprüche 1-6, wobei eine erste der zweiten oder dritten Metallisierungsebenen überwiegend Cu umfasst, und eine zweite der zweiten oder dritten Metallisierungsebenen überwiegend anderes als Cu umfasst.
  8. Die IC-Bauelementstruktur gemäß einem der Ansprüche 1-7, wobei die zweiten Metallisierungsebenen durch ein erstes dielektrisches Material getrennt sind, das eine relative Permittivität aufweist, die sich von der eines zweiten dielektrischen Materials unterscheidet, das die dritten Metallisierungsebenen trennt.
  9. Die IC-Bauelementstruktur gemäß einem der Ansprüche 1-8, wobei: das Verbindungs-Chiplet ein erstes Chiplet ist; ein zweites Verbindungs-Chiplet die dritten Metallisierungsebenen umfasst; und ein dielektrisches Material zwischen einer Seitenwand des ersten Chiplets und einer Seitenwand des zweiten Chiplets ist.
  10. Die IC-Bauelementstruktur gemäß Anspruch 9, wobei die eine oder die mehreren ersten Metallisierungsebenen eine oder mehrere untere Metallisierungsebenen sowohl über den ersten als auch den zweiten Regionen der Bauelementschicht, und eine oder mehrere obere Metallisierungsebenen nur über der zweiten Region der Bauelementschicht umfassen, wobei ein erstes Merkmal der zweiten Metallisierungsebenen in direktem Kontakt mit einem ersten Merkmal der unteren Metallisierungsebenen ist, und ein erstes Merkmal der dritten Metallisierungsebenen in direktem Kontakt mit einem ersten Merkmal der oberen Metallisierungsebenen ist.
  11. Die IC-Bauelementstruktur gemäß Anspruch 10, ferner umfassend ein zweites Chiplet über einer dritten Region der Bauelementschicht, wobei das zweite Chiplet eine Mehrzahl von vierten Metallisierungsebenen umfasst, und wobei sich zumindest eines von einem Verbindungsmerkmals-Abstand, Zusammensetzung oder Dicke zwischen einer der vierten Metallisierungsebenen und einer benachbarten einen der zweiten oder dritten Metallisierungsebenen unterscheidet.
  12. Die IC-Bauelementstruktur gemäß Anspruch 11, ferner umfassend eine oder mehrere obere Metallisierungsebenen, die sich über zwei oder mehrere der zweiten, dritten und vierten Metallisierungsebenen erstrecken.
  13. Die IC-Bauelementstruktur gemäß Anspruch 12, ferner umfassend Erste-Ebene-Verbindungen in Kontakt mit einer obersten einen der oberen Metallisierungsebenen.
  14. Die IC-Bauelementstruktur gemäß einem der Ansprüche 1-13, wobei das Chiplet ein magnetisches Material zwischen zwei Verbindungsmerkmalen in einer der zweiten Metallisierungsebenen, oder zwischen zwei der zweiten Metallisierungsebenen umfasst.
  15. Die IC-Bauelementstruktur gemäß einem der Ansprüche 1-14, wobei das Chiplet ein piezoelektrisches Material zwischen zwei Verbindungsmerkmalen in einer der zweiten Metallisierungsebenen, oder zwischen zwei der zweiten Metallisierungsebenen umfasst.
  16. Ein System, umfassend: einen Mikroprozessor-Chip, umfassend: Transistoren in einer ersten Region und einer benachbarten zweiten Region des Chips; eine oder mehrere erste Metallisierungsebenen über den ersten und zweiten Regionen und verbunden mit den Transistoren; ein Verbindungs-Chiplet über den ersten Metallisierungsebenen innerhalb der ersten Region, wobei das Verbindungs-Chiplet eine Mehrzahl von zweiten Metallisierungsebenen umfasst; eine Mehrzahl von dritten Metallisierungsebenen über den ersten Metallisierungsebenen innerhalb der zweiten Region und benachbart zu dem Verbindungs-Chiplet, wobei sich zumindest eine von einer Verbindungsmerkmals-Abmessung oder Zusammensetzung zwischen einer der zweiten Metallisierungsebenen und einer benachbarten einen der dritten Metallisierungsebenen unterscheidet; und eine oder mehrere obere Metallisierungsebenen, die sich über die zweiten und dritten Metallisierungsebenen erstrecken; und Erste-Ebene-Verbindungen in Kontakt mit einer obersten einen der oberen Metallisierungsebenen und in Kontakt mit einem anderen Chip oder einem Host-Substrat.
  17. Das System gemäß Anspruch 16, ferner umfassend eine Leistungsversorgung, die gekoppelt ist, um den Mikroprozessor-Chip mit Leistung zu versorgen.
  18. Ein Verfahren zum Bilden einer IC-Bauelementstruktur, umfassend: Bilden einer oder mehrerer erster Metallisierungsebenen über einer ersten und zweiten Region einer Bauelementschicht; Platzieren eines Verbindungs-Chiplets auf der einen oder den mehreren ersten Metallisierungsebenen, wobei das Verbindungs-Chiplet eine Mehrzahl von zweiten Metallisierungsebenen umfasst; Bonden eines Merkmals der zweiten Metallisierungsebenen an ein Merkmal der unteren einen der ersten Metallisierungsebenen, und Bilden einer oder mehrerer oberer Metallisierungsebenen über dem Verbindungs-Chiplet und über der obersten einen der ersten Metallisierungsebenen innerhalb der zweiten Region der Bauelementschicht.
  19. Das Verfahren gemäß Anspruch 18, wobei das Platzieren eines Verbindungs-Chiplets auf der einen oder den mehreren ersten Metallisierungsebenen zuerst ein Bilden eines Hohlraums innerhalb zumindest der obersten einen der ersten Metallisierungsebenen umfasst, wobei der Hohlraum eine untere eine der ersten Metallisierungsebenen zwischen der ersten Region der Bauelementschicht und der obersten Metallisierungsschicht freilegt.
  20. Das Verfahren gemäß Anspruch 19, wobei das Bilden des Hohlraums ferner ein Ätzen eines dielektrischen Materials zwischen Merkmalen der obersten einen der ersten Metallisierungsebenen bis zu einer ersten Tiefe umfasst, wobei das Verbindungs-Chiplet eine z-Höhe aufweist, die ungefähr gleich der ersten Tiefe ist; und wobei das Bilden der oberen Metallisierungsebenen ferner ein Planarisieren des dielektrischen Materials und Durchführen eines Damascene-Metallisierungsprozesses umfasst.
DE102020127692.3A 2019-11-26 2020-10-21 Selektive Verbindungen in Back-End-Of-Line-Metallisierungsstapeln einer integrierten Schaltungsanordnung Pending DE102020127692A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/696,808 2019-11-26
US16/696,808 US20210159163A1 (en) 2019-11-26 2019-11-26 Selective interconnects in back-end-of-line metallization stacks of integrated circuitry

Publications (1)

Publication Number Publication Date
DE102020127692A1 true DE102020127692A1 (de) 2021-05-27

Family

ID=75784421

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102020127692.3A Pending DE102020127692A1 (de) 2019-11-26 2020-10-21 Selektive Verbindungen in Back-End-Of-Line-Metallisierungsstapeln einer integrierten Schaltungsanordnung

Country Status (5)

Country Link
US (1) US20210159163A1 (de)
JP (1) JP2021087007A (de)
KR (1) KR20210065026A (de)
CN (1) CN112864128A (de)
DE (1) DE102020127692A1 (de)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3937232A4 (de) * 2019-03-29 2022-03-23 Huawei Technologies Co., Ltd. Architektur von induktiver verdrahtung, integrierte schaltung und kommunikationsvorrichtung
DE102020126161B4 (de) * 2020-05-29 2024-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Reduzierung der Elektromigration
US11587895B2 (en) * 2021-04-21 2023-02-21 Micron Technology, Inc. Semiconductor interconnect structures with vertically offset bonding surfaces, and associated systems and methods
US11929325B2 (en) * 2021-08-18 2024-03-12 Qualcomm Incorporated Mixed pitch track pattern
CN113666327B (zh) * 2021-08-27 2022-04-19 南京声息芯影科技有限公司 适合高密度系统集成的soc pmut、阵列芯片及制造方法
US20230095914A1 (en) * 2021-09-24 2023-03-30 Intel Corporation Test and debug support with hbi chiplet architecture
US11682465B2 (en) * 2021-09-30 2023-06-20 Ati Technologies Ulc Reliable through-silicon vias
TWI782844B (zh) * 2022-01-03 2022-11-01 力晶積成電子製造股份有限公司 具有嵌入式晶片的動態隨機存取記憶體裝置及其製造方法
US20230307355A1 (en) * 2022-03-25 2023-09-28 Qualcomm Incorporated Integrated device and integrated passive device comprising magnetic material

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7812424B2 (en) * 2007-12-21 2010-10-12 Infineon Technologies Ag Moisture barrier capacitors in semiconductor components
KR102379370B1 (ko) * 2014-12-23 2022-03-28 인텔 코포레이션 비아 차단 층
US10163878B2 (en) * 2017-03-24 2018-12-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for manufacturing the same
US10879183B2 (en) * 2018-06-22 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture

Also Published As

Publication number Publication date
CN112864128A (zh) 2021-05-28
KR20210065026A (ko) 2021-06-03
TW202129894A (zh) 2021-08-01
JP2021087007A (ja) 2021-06-03
US20210159163A1 (en) 2021-05-27

Similar Documents

Publication Publication Date Title
DE102020127692A1 (de) Selektive Verbindungen in Back-End-Of-Line-Metallisierungsstapeln einer integrierten Schaltungsanordnung
DE102015119892B4 (de) Passive Komponenten in Durchkontaktierungen in einer gestapelten integrierten Schaltungsbaugruppe
DE102020112887A1 (de) Substratlose, doppelseitige, eingebettete multi-die-verbindungsbrücke
DE112010000142B4 (de) Kostenoptimiertes Verfahren zum Bilden von hoch dichten passiven Kondensatoren zum Ersetzen diskreter Kondensatoren unter Verwendung eines kostenoptimierten modularen 3D-Wafer-Wafer-Integrationsschemas
DE102020123485A1 (de) VERBUND-IC-CHIPS EINSCHLIEßLICH EINES EINGEBETTETEN CHIPLETS INNERHALBMETALLISIERUNGSSCHICHTEN EINES HOST-IC-CHIPS
DE102021100240A1 (de) 3d-halbleiterpackage mit speicherarray
US11694986B2 (en) Vias in composite IC chip structures
DE102011090085A1 (de) Halbleiterchipstapel und Halbleiterbauelementherstellungsverfahren
CN113161286A (zh) 堆叠中介层结构及相关微电子装置组合件、方法及电子系统
DE112017007845T5 (de) Integrierte schaltungskomponenten mit substrathohlräumen
DE112017008331T5 (de) Vertikal gestapelte Transistorbauelemente mit Isolationswandstrukturen, die einen elektrischen Leiter umfassen
DE102019111079A1 (de) CMOS-kompatible Isolationsleckverbesserungen bei Galliumnitridtransistoren
US11476241B2 (en) Interposer, microelectronic device assembly including same and methods of fabrication
DE112014000546T5 (de) Verfahren zum Bilden von Verschaltungsstrukturen unter der Vorrichtung
DE102022133617A1 (de) Ein verbundgehäuse für ic-dies, das einen elektrothermomechanischen die (etmd) mit substratdurchkontaktierungen beinhaltet
DE102021006199A1 (de) Metall-Isolator-Metall(MIM)-Kondensator
DE112018006757T5 (de) Gestapelte Halbleiter-Die-Architektur mit mehreren Disaggregationsschichten
DE102022101224A1 (de) Mikroelektronische baugruppen einschliesslich brücken
DE102020102933A1 (de) Selbstausgerichtete Gate-Endabdeckungs- (SAGE) Architektur mit Gate-Kontakten
DE102019132141A1 (de) Finnen-trimm-plug-strukturen zum weitergeben von kanalspannung
DE102021133812A1 (de) Mikroelektronische strukturen einschliesslich brücken
DE102019130925A1 (de) Maskenloser luftspalt, der durch einen single-damascene-prozess ermöglicht wird
DE102020106732A1 (de) Metalloxycarbid-resists als zurückzulassende plugs
DE102021107672A1 (de) Halbleiter-package-struktur
TWI856176B (zh) 於積體電路的後段製程金屬化堆疊中之選擇性互連件