DE112017008331T5 - Vertikal gestapelte Transistorbauelemente mit Isolationswandstrukturen, die einen elektrischen Leiter umfassen - Google Patents

Vertikal gestapelte Transistorbauelemente mit Isolationswandstrukturen, die einen elektrischen Leiter umfassen Download PDF

Info

Publication number
DE112017008331T5
DE112017008331T5 DE112017008331.1T DE112017008331T DE112017008331T5 DE 112017008331 T5 DE112017008331 T5 DE 112017008331T5 DE 112017008331 T DE112017008331 T DE 112017008331T DE 112017008331 T5 DE112017008331 T5 DE 112017008331T5
Authority
DE
Germany
Prior art keywords
device layer
integrated circuit
power
layer
circuit structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE112017008331.1T
Other languages
English (en)
Inventor
Aaron D. Lilak
Anh Phan
Patrick Morrow
Stephanie A. BOJARSKI
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of DE112017008331T5 publication Critical patent/DE112017008331T5/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Eine integrierte Schaltungsstruktur umfasst eine untere Bauelementschicht, die eine erste Struktur umfasst, die einen ersten Satz von Transistorfinnen und einen ersten Satz von Kontaktmetallisierung umfasst. Eine obere Bauelementschicht ist auf die untere Bauelementschicht gebondet, wobei die obere Bauelementschicht eine zweite Struktur umfasst, die einen zweiten Satz von Transistorfinnen und einen zweiten Satz von Kontaktmetallisierung umfasst. Zumindest eine Leistungsisolationswand erstreckt sich von einer Oberseite der oberen Bauelementschicht zu der Unterseite der unteren Bauelementschicht, wobei die Leistungsisolationswand mit einem leitfähigen Material gefüllt ist derart, dass Leistung zwischen Transistorbauelementen auf der oberen Bauelementschicht und der unteren Bauelementschicht geroutet wird.

Description

  • TECHNISCHES GEBIET
  • Ausführungsbeispiele der Offenbarung befinden sich auf dem Gebiet von integrierten Schaltungsstrukturen und insbesondere von vertikal gestapelten Transistorbauelementen mit Isolationswandstrukturen, die einen elektrischen Leiter umfassen.
  • HINTERGRUND
  • In den letzten Jahrzehnten war die Skalierung von Merkmalen bei integrierten Schaltungen eine Antriebskraft hinter einer ständig wachsenden Halbleiterindustrie. Das Skalieren auf immer kleinere Merkmale ermöglicht erhöhte Dichten von funktionalen Einheiten auf der begrenzten Grundfläche von Halbleiterchips.
  • Zum Beispiel ermöglicht eine schrumpfende Transistorgröße die Einbringung einer erhöhten Anzahl von Speicher- oder Logik-Bauelementen auf einem Chip, was die Herstellung von Produkten mit erhöhter Kapazität ermöglicht. Das Streben nach immer höherer Kapazität ist jedoch nicht problemlos. Die Notwendigkeit zur Optimierung der Performance von jedem Bauelement wird immer wichtiger. Bei der Herstellung von integrierten Schaltungsbauelementen sind Multi-Gate-Transistoren, wie beispielsweise Trigate-Transistoren, immer mehr geworden, da Bauelement-Abmessungen immer geringer werden. Bei herkömmlichen Prozessen werden Trigate-Transistoren im Allgemeinen entweder auf Bulk-Silizium-Substraten oder auf Siliziumauf-Isolator-Substraten hergestellt. In einigen Fällen sind Bulk-Silizium-Substrate aufgrund ihrer niedrigeren Kosten und Kompatibilität mit der bestehenden Hochertrags-Bulk-Silizium-Substrat-Infrastruktur bevorzugt. Die Skalierung von Multi-Gate-Transistoren war jedoch nicht ohne Folgen. Da die Abmessungen dieser grundlegenden Bausteine einer mikroelektronischen Schaltungsanordnung reduziert werden und da die reine Anzahl von grundlegenden Bausteinen, die in einer gegebenen Region hergestellt werden, erhöht wird, wurden die Einschränkungen auf die Halbleiterprozesse, die zum Herstellen dieser Bausteine verwendet werden, überwältigend.
  • Folglich erfordert die Herstellung der funktionalen Komponenten, die für Knoten zukünftiger Technologie benötigt werden, möglicherweise die Einführung von neuen Methoden oder die Integration neuer Techniken in aktuelle Herstellungsprozesse oder anstelle von aktuellen Herstellungsprozessen.
  • Figurenliste
    • 1A stellt eine Querschnittansicht entnommen entlang einer Gate-„Breite“ eines finnenartigen Transistors, der für eine Verwendung in einer monolithischen gestapelten Transistorarchitektur geeignet ist, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 1B und 1C stellen gewinkelte und direkte Querschnittansichten einer integrierten Dünnfilm-Schaltungsstruktur gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 1D stellt eine Querschnittansicht entnommen entlang einer Gate-„Breite“ eines Bulk-FinFet-Transistors, der für eine Verwendung in einer monolithischen gestapelten Transistorarchitektur geeignet ist, gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 1E stellt eine Querschnittansicht entnommen entlang einer Gate-„Breite“ eines Silizium-auf-Isolator- (SOI; silicon-on-insulator) FinFets, der für eine Verwendung in einer monolithischen gestapelten Transistorarchitektur geeignet ist, gemäß einem weiteren Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 2 ist eine dreidimensionale Ansicht, die einen lateralen Querschnitt einer gestapelten Bauelementarchitektur gemäß einem Ausführungsbeispiel darstellt.
    • 3A stellt ein Ausführungsbeispiel dar, wo sich die Materialien, die die Leistungsisolationswand in der unteren Bauelementschicht füllen, von den Materialien unterscheiden, die die Leistungsisolationswand in der oberen Bauelementschicht füllen.
    • 3B stellt ein anderes Ausführungsbeispiel dar, wo die Leistungsisolationswand 204 ohne einen isolierenden Liner gebildet wird.
    • 4A-4I sind veranschaulichende Querschnittansichten, die verschiedene Operationen zur Herstellung einer integrierten Bauelementstruktur umfassend eine vertikal gestapelte Transistorbauelement-Architektur mit einer leitenden Leistungsisolationswand gemäß einem Ausführungsbeispiel darstellen.
    • 5A und 5B sind Draufsichten eines Wafers und von Dies, die eine vertikal gestapelte Transistorbauelement-Architektur mit einer leitenden Leistungsisolationswand gemäß einem oder mehreren hierin offenbarten Ausführungsbeispielen umfassen können.
    • 6 ist eine Querschnitt-Seitenansicht eines Integrierte-Schaltung- (IC-; integrated circuit) Bauelements, das eine vertikal gestapelte Transistorbauelement-Architektur mit einer leitenden Leistungsisolationswand gemäß einem oder mehreren hierin offenbarten Ausführungsbeispielen umfassen kann.
    • 7 ist eine Querschnitt-Seitenansicht einer Integrierte-Schaltung- (IC-) Bauelementanordnung, die eine vertikal gestapelte Transistorbauelement-Architektur mit einer leitenden Leistungsisolationswand gemäß einem oder mehreren hierin offenbarten Ausführungsbeispielen umfassen kann.
    • 8 stellt eine Rechenvorrichtung gemäß einer Implementierung eines Ausführungsbeispiels der Offenbarung dar.
  • BESCHREIBUNG DER AUSFÜHRUNGSBEISPIELE
  • Vertikal gestapelte Transistorbauelemente mit Isolationswandstrukturen, die einen elektrischen Leiter umfassen, werden beschrieben. In der folgenden Beschreibung werden zahlreiche spezifische Details ausgeführt, wie beispielsweise spezifische Material- und Werkzeug-Vorgaben, um ein tiefgreifendes Verständnis von Ausführungsbeispielen der vorliegenden Offenbarung bereitzustellen. Für einen Fachmann auf dem Gebiet ist es offensichtlich, dass Ausführungsbeispiele der vorliegenden Offenbarung ohne diese spezifischen Details ausgeführt werden können. In anderen Fällen werden bekannte Merkmale, wie etwa einfache oder duale Damascene-Verarbeitung, nicht detailliert beschrieben, um die Ausführungsbeispiele der vorliegenden Offenbarung nicht unnötigerweise zu verschleiern. Weiterhin wird davon ausgegangen, dass die verschiedenen in den Figuren gezeigten Ausführungsbeispiele veranschaulichende Darstellungen sind, und nicht notwendigerweise maßstabsgetreu gezeichnet sind. In einigen Fällen werden verschiedene Operationen wiederum als mehrere diskrete Operationen beschrieben, in einer Weise, die für das Verständnis der vorliegenden Offenbarung am hilfreichsten ist, jedoch sollte die Reihenfolge der Beschreibung nicht so ausgelegt werden, dass sie impliziert, dass diese Operationen zwingend von der Reihenfolge abhängig sind. Insbesondere müssen diese Operationen nicht in der Reihenfolge der Präsentation ausgeführt werden.
  • Eine bestimmte Terminologie kann auch in der nachfolgenden Beschreibung ausschließlich zum Zweck der Referenz verwendet werden und soll nicht einschränkend sein. Zum Beispiel beziehen sich Ausdrücke wie „obere“, „untere“, „über“, „unter“, „unten“ und „oben“ auf Richtungen in den Zeichnungen, auf die Bezug genommen wird. Ausdrücke wie beispielsweise „vorne“, „hinten“, „Rück-“ und „Seiten-“ beschreiben die Ausrichtung und/oder die Position von Abschnitten der Komponente innerhalb eines konsistenten aber beliebigen Bezugsrahmens, der Bezug nehmend auf den Text und die zugeordneten Zeichnungen deutlich gemacht wird, die die erörterte Komponente beschreiben. Eine solche Terminologie kann die Wörter umfassen, die oben spezifisch erwähnt wurden, Ableitungen davon und Wörter ähnlicher Bedeutung.
  • Hierin beschriebene Ausführungsbeispiele können sich auf eine Front-End-of-Line- (FEOL-) Halbleiter-Verarbeitung und -Strukturen beziehen. FEOL ist der erste Abschnitt der Herstellung einer integrierten Schaltung (IC), wo die individuellen Bauelemente (z.B. Transistoren, Kondensatoren, Widerstände, etc.) in dem Halbleitersubstrat oder der -Schicht strukturiert werden. FEOL deckt im Allgemeinen alles ab bis zu (aber nicht einschließlich) der Abscheidung von Metall-Zwischenverbindungsschichten (interconnect layers). Nach der letzten FEOL-Operation ist das Ergebnis üblicherweise ein Wafer mit isolierten Transistoren (z.B. ohne jegliche Drähte).
  • Hierin beschriebene Ausführungsbeispiele können sich auf eine Back-End-of-Line- (BEOL-) Halbleiter-Verarbeitung und -Strukturen beziehen. BEOL ist der zweite Abschnitt einer IC-Herstellung, wo die individuellen Bauelemente (z.B. Transistoren, Kondensatoren, Widerstände, etc.) mit einer Verdrahtung auf dem Wafer verbunden werden, z.B. der Metallisierungsschicht oder -Schichten. BEOL umfasst Kontakte, Isolierschichten (Dielektrika), Metallebenen und Bond-Positionen für Chip-zu-Package-Verbindungen. Bei dem BEOL-Teil der Herstellungsstufe werden Kontakte (Anschlussflächen), (Zwischen-)Verbindungsdrähte (interconnect wires), Vias und dielektrische Strukturen gebildet. Für moderne IC-Prozesse können bei dem BEOL mehr als 10 Metallschichten hinzugefügt werden.
  • Nachstehend beschriebene Ausführungsbeispiele können auf FEOL-Verarbeitung und - Strukturen, BEOL-Verarbeitung und -Strukturen oder sowohl FEOL- als auch BEOL-Verarbeitung und -Strukturen anwendbar sein. Genauer gesagt, obwohl ein exemplarisches Verarbeitungsschema dargestellt sein kann, das ein FEOL-Verarbeitungsszenario verwendet, können solche Ansätze auch auf eine BEOL-Verarbeitung anwendbar sein. Gleichermaßen können, obwohl ein exemplarisches Verarbeitungsschema dargestellt sein kann, das ein BEOL-Verarbeitungsszenario verwendet, solche Ansätze auch auf eine FEOL-Verarbeitung anwendbar sein.
  • Eine oder mehrere Ausführungsbeispiele, die hierin beschrieben werden, sind auf Strukturen und Architekturen zur Herstellung vertikal gestapelter Transistorbauelemente mit Isolationswandstrukturen, die einen elektrischen Leiter umfassen, gerichtet. Ausführungsbeispiele können eines oder mehrere von monolithischer Stapelung, gestapelten Transistoren und vertikaler Integration umfassen oder sich darauf beziehen. Ein oder mehrere Ausführungsbeispiele können implementiert sein, um Hoch-Performance-gestapelte-Transistoren zu realisieren, um die monolithische Integration in SoCs zukünftiger Technologieknoten potenziell zu erhöhen.
  • Gemäß einem oder mehreren Ausführungsbeispielen, die hierin beschrieben werden, wird eine monolithische, gestapelte Transistorarchitektur offenbart, in der eine elektrische Verbindung zwischen einer oberen Bauelementschicht und einer unteren Bauelementschicht hergestellt wird. Diese elektrische Verbindung wird über die Bildung einer Leistungsisolationswand gebildet, die zwischen benachbarten Transistorbauelementen angeordnet und mit einem elektrischen Metallleiter gefüllt ist und sich von der oberen Bauelementschicht zur unteren Bauelementschicht erstreckt. Die vorliegenden Ausführungsbeispiele verbessern bekannte Ansätze für ein Routing von Metall von der oberen Bauelementschicht zu den unteren Bauelementschichten insofern, als die Verwendung einer elektrisch leitenden Isolationswand die Querschnittsgrundfläche der gestapelten Struktur nicht vergrößert.
  • Um einen Kontext bereitzustellen, stellt 1A eine Querschnittansicht entnommen entlang einer Gate-„Breite“ eines finnenartigen Transistors, der für eine Verwendung in einer monolithischen gestapelten Transistorarchitektur geeignet ist, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Bei diesem Beispiel umfasst der finnenartige Transistor einen nicht-planaren Dünnfilmtransistor (TFT; thin-film transistor) 150, der über einem Substrat 152 gebildet wird, z.B. auf einer Isolierschicht 154 über einem Substrat. Ein Paar aus dielektrischen Finnen 155 befindet sich auf der Isolierschicht 154. Der nicht-planare TFT 150 umfasst ein Halbleiter-Oxidmaterial 156 oder ein ähnlich geeignetes Kanalmaterial. Das Halbleiter-Oxidmaterial 156 ist konform mit dem Paar dielektrischer Finnen 155 und mit freiliegenden Abschnitten der Isolierschicht 154 zwischen dem Paar dielektrischer Finnen 155. Eine Gate-Elektrode 158 ist auf einer Gate-Dielektrikumsschicht 164 gebildet, die auf dem Halbleiter-Oxidmaterial 156 gebildet ist. Die Gate-Elektrode 158 kann ein Füllmaterial 160 auf einer Arbeitsfunktionsschicht 162 umfassen, wie dargestellt ist. Die Gate-Elektrode 158 kann die Regionen 166 des Halbleiter-Oxidmaterials 156 und der Gate-Dielektrikumsschicht 164 freilegen, wie dargestellt ist. Alternativ haben das Halbleiter-Oxidmaterial 156 und die Gate-Dielektrikumsschicht 164 die gleiche laterale Abmessung wie die Gate-Elektrode 158. Es wird darauf hingewiesen, dass die Source-/Drain-Regionen in die und aus der Seite der Ansicht von 1B sind.
  • Der nicht-planare TFT 150 hat eine effektive Gate-Breite, die der Länge des konformen Halbleiter-Oxidmaterials 156 zwischen den Positionen A' und B' entspricht, d.h. der vollen Länge umfassend wellenförmige Abschnitte über den Oberseiten und Seitenwänden der dielektrischen Finnen 155, wie in 1B dargestellt ist. Der TFT 150 kann hierin als nicht-planarer BEOL-Feldeffekttransistor (FET) bezeichnet werden. Im Vergleich zu einem herkömmlichen planaren TFT unterstreicht die Struktur von 1A den Vorteil einer nicht-planaren Architektur zur Erhöhung der effektiven Gate-Breite, die hier als relativ vergrößerte Breite bezeichnet wird.
  • Um andere Aspekte einer finnenartigen Transistor-Topographie zu unterstreichen stellen 1B und 1C gewinkelte und direkte Querschnittansichten einer integrierten Dünnfilm-Schaltungsstruktur gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar. Es wird darauf hingewiesen, dass eine dielektrische Finne in den 1B und 1C der Einfachheit halber dargestellt ist. Ausführungsbeispiele können ein einzelnes Bauelement umfassen, das über einer (1B und 1C), zwei (1A) oder mehreren solcher dielektrischen Finnen hergestellt ist.
  • Bezugnehmend auf 1B und 1C umfasst eine integrierte Schaltungsstruktur 170 eine dielektrische Finne 155 auf einer Isolatorschicht 154 über einem Substrat 152. Die Isolatorstruktur 155 hat eine Topographie, die entlang einer Ebene (ab) parallel zu einer globalen Ebene des Substrats 152 variiert. Die dielektrische Finne 155 weist eine Oberseite und Seitenwände auf. Ein Halbleiter-Oxidmaterial 156 oder ein ähnlich geeignetes Kanalmaterial befindet sich auf der Oberseite und den Seitenwänden der dielektrischen Finne 155. Eine Gate-Elektrode 158 befindet sich über einem ersten Abschnitt des Halbleiter-Oxidmaterials 156 auf der Oberseite und den Seitenwänden der dielektrischen Finne 155. Die Isolatorstruktur 155 hat eine Topographie, die entlang einer Ebene (ab) parallel zu einer globalen Ebene des Substrats 152 variiert. Die Gate-Elektrode 158 weist eine erste Seite gegenüber einer zweiten Seite auf. Ein erster leitfähiger Kontakt (links 174) befindet sich benachbart zu der ersten Seite der Gate-Elektrode 158, über einem zweiten Abschnitt des Halbleiter-Oxidmaterials 156 auf der Oberseite und den Seitenwänden der dielektrischen Finne 155. Ein zweiter leitfähiger Kontakt (rechts 174) befindet sich benachbart zu der zweiten Seite der Gate-Elektrode 158, über einem dritten Abschnitt des Halbleiter-Oxidmaterials 156 auf der Oberseite und den Seitenwänden der dielektrischen Finne 155.
  • Bei einem Ausführungsbeispiel umfasst die integrierte Schaltungsstruktur 170 ferner eine Gate-Dielektrikumsschicht 164 zwischen der Gate-Elektrode 158 und dem ersten Abschnitt des Halbleiter-Oxidmaterials 156 auf der Oberseite und den Seitenwänden der dielektrischen Finne 155, wie in 1C gezeigt ist. Bei einem Ausführungsbeispiel umfasst die integrierte Schaltungsstruktur 170 ferner einen ersten dielektrischen Abstandhalter (links 172) zwischen dem ersten leitfähigen Kontakt 174 und der ersten Seite der Gate-Elektrode 158, wobei der erste dielektrische Abstandhalter 172 über einem vierten Abschnitt des Halbleiter-Oxidmaterials 156 auf der Oberseite und den Seitenwänden der dielektrischen Finne 155 liegt, wie in 1B dargestellt ist. Ein zweiter dielektrischer Abstandhalter (rechts 172) befindet sich zwischen dem zweiten leitfähigen Kontakt 174 und der zweiten Seite der Gate-Elektrode 158, wobei der zweite dielektrische Abstandhalter 172 über einem fünften Abschnitt des zweiten Halbleiter-Oxidmaterials 156 auf der Oberseite und den Seitenwänden der dielektrischen Finne 155 liegt, wie in 1C dargestellt ist. Bei einem solchen Ausführungsbeispiel liegt die Gate-Dielektrikumsschicht 164 ferner entlang dem ersten und zweiten dielektrischen Abstandhalter 172, wie ferner in 1C gezeigt ist.
  • Bei einem Ausführungsbeispiel umfasst die Isolatorstruktur 155 (wie beispielsweise Finne oder Finnen 155) ein dielektrisches Material, wie beispielsweise aber nicht beschränkt auf Siliziumdioxid, Siliziumoxynitrid, Siliziumnitrid oder Kohlenstoff-dotiertes Siliziumnitrid. Bei einem Ausführungsbeispiel umfasst die Isolatorstruktur 155 ein Low-k-Dielektrikumsmaterial. Bei einem Ausführungsbeispiel umfasst die Gate-Dielektrikumsschicht 164 eine Schicht aus einem High-k-Dielektrikumsmaterial direkt auf dem Halbleiter-Oxidmaterial 156.
  • 1D stellt eine Querschnittansicht entnommen entlang einer Gate-„Breite“ eines finnenartigen Bulk-Feldeffekttransistors (FinFET), der für eine Verwendung in einer monolithischen gestapelten Transistorarchitektur geeignet ist, gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung dar. Bei diesem Beispiel wird der FinFET 176 über einem Bulk-Halbleiter 178 wie z.B. Silizium, Silizium-Germanium, Galliumarsenid und dergleichen gebildet. Ein Paar von Finnen 179 befindet sich auf dem Bulk-Halbleiter 178. Die Finnen 179 des FinFET 176 können aus dem gleichen Material wie der Bulk-Halbleiter 178 zusammengesetzt sein. Der Bulk-FinFET 176 umfasst ein Gate-Dielektrikum 180, das konform zu dem Paar von Finnen 179 ist. Das Gate-Dielektrikum kann möglicherweise eine Übergangsschicht umfassen. Bei einem Ausführungsbeispiel kann das Gate-Dielektrikum 180 ein High-K (HfO2) umfassen, während die Übergangsschicht eine dünne Schicht aus SiO2 umfassen kann. Andere Materialien 182 werden auf dem Gate-Dielektrikum 180 gebildet, wie z.B. Arbeitsfunktions-Metall(e), Diffusionsbarriere(n) und dergleichen. Ein Leitermetall 184, wie z.B. Wolfram, Titannitrid, Kupfer und dergleichen, wird über den anderen Materialien 182 gebildet, wie gezeigt.
  • 1E stellt eine Querschnittansicht entnommen entlang einer Gate-„Breite“ eines Silizium-auf-Isolator- (SOI-) FinFETs, der für eine Verwendung in einer monolithischen gestapelten Transistorarchitektur geeignet ist, gemäß einem weiteren Ausführungsbeispiel der vorliegenden Offenbarung dar. Bei diesem Beispiel wird der SOI-FinFET 186 über einem Bulk-Substrat 188 gebildet. Eine SOI-Oxid- oder Bond-Schicht 190 wird über dem Bulk-Substrat 188 gebildet. Ein Paar von Finnen 192 befindet sich auf dem Bulk-Substrat 188. Die Finnen 192 des SOI-FinFET 186 können aus dem gleichen Material wie das Bulk-Substrat 188 zusammengesetzt sein. Der SOI-FinFET 186 umfasst ein Gate-Dielektrikum 180, das konform zu dem Paar von Finnen 192 ist. Das Gate-Dielektrikum 180 kann möglicherweise eine Übergangsschicht umfassen. Andere Materialien 182 werden auf dem Gate-Dielektrikum 180 gebildet, wie z.B. Arbeitsfunktions-Metall(e), Diffusionsbarriere(n) und dergleichen. Ein Leitermetall 184 wird über den anderen Materialien 182 gebildet, wie gezeigt.
  • In den letzten Jahren wurden monolithische gestapelte Transistorarchitekturen verwendet, die dreidimensionale Multi-Gate-Strukturen, wie z.B. FinFETs, verwenden. Die Transistoren in solchen Architekturen können sowohl in einer oberen Bauelementschicht als auch in einer unteren Bauelementschicht gebildet werden und können daher als vertikal integrierte Halbleiter bezeichnet werden.
  • 2 ist eine dreidimensionale Ansicht, die einen lateralen Querschnitt einer gestapelten Bauelementarchitektur gemäß einem Ausführungsbeispiel darstellt. Die gestapelte Bauelementarchitektur 200 umfasst vertikal gestapelte finnenartige Transistorbauelemente, die in einer unteren Bauelementschicht 202a und in einer oberen Bauelementschicht 202b gebildet sind. Die untere Bauelementschicht 202a umfasst eine erste Struktur, die einen ersten Satz von vertikalen Transistorfinnen 206a, einen ersten Satz von Kontaktmetallisierung 208a (z.B. Gate-Kontakte), und einen optionalen ersten Satz von einer oder mehreren vertikalen Isolationswänden 210a umfasst. Die obere Bauelementschicht 202b umfasst eine zweite Struktur, die einen zweiten Satz von vertikalen Transistorfinnen 206b, einen zweiten Satz von Kontaktmetallisierung 208b, und einen optionalen zweiten Satz von einer oder mehreren Isolationswänden 210b umfasst. Bei einem Ausführungsbeispiel bilden die Transistorfinnen 206a 206b und die Kontaktmetallisierung 208a 208b finnenartige nicht-planare Transistoren auf der unteren bzw. oberen Bauelementschicht 202a 202b.
  • Irgendeine Kombination der finnenartigen nicht-planaren Transistoren der 1A-1E kann gestapelt werden. Beispielsweise kann bei einem Ausführungsbeispiel die untere Bauelementschicht 202a Bulk-FinFETs 176 umfassen, während die obere Bauelementschicht 202b SOI-FinFETs 186 beginnend bei der Bond-Schicht 190 umfasst. Bei einem zweiten Ausführungsbeispiel kann die untere Bauelementschicht 202a SOI-FinFETs 186 umfassen, während die obere Bauelementschicht 202b Bulk-FinFETs 176 umfasst. Bei einem dritten Ausführungsbeispiel kann die untere Bauelementschicht 202a SOI-FinFETs 186 umfassen, während die obere Bauelementschicht 202b TFT-Bauelemente umfasst. Und bei einem vierten Ausführungsbeispiel können sowohl die untere als auch die obere Bauelementschicht 202a 202b SOI-FinFETs 186, Bulk-FinFETs oder TFT-Bauelemente umfassen.
  • Die obere Bauelementschicht 202b wird auf die untere Bauelementschicht 202a gebondet. Dementsprechend umfasst die obere Bauelementschicht 202b ein Bond-Schicht-Material 212, das ein Oxid umfassen kann, und ein Ätzstoppschicht-Material 214, das ein Nitrid umfassen kann. Bei einem Ausführungsbeispiel werden die Transistoren der unteren Ebene konventionell hergestellt, und dann kann eine zweite Schicht aus monokristallinem Silizium oder einem anderen Halbleitermaterial Schicht-übertragen und bei niedriger Temperatur an die Oberseite des Dielektrikums der unteren Ebene Oxid-Oxid-gebondet werden.
  • Während die Verwendung eines vertikal integrierten Halbleiters die Gesamtgrundfläche des Bauelements reduzieren kann, steht nur sehr wenig Raum zur Verfügung, innerhalb dessen ein Metall-Routing zwischen der oberen Bauelementschicht und der unteren Bauelementschicht gebildet werden kann. Ein bekannter Ansatz für ein Routing von Metall von der oberen Bauelementschicht zur unteren Bauelementschicht verwendet eine Umwickel- (Wrap-Around-) Zwischenverbindung. Die Verwendung von Umwickel-Zwischenverbindungen führt jedoch tendenziell zu einer Vergrößerung der Querschnittsgrundfläche des gesamten Bauelements und erfordert eine größere Beabstandung zwischen den Komponenten des Halbleiters, wodurch viele der Dichtevorteile der vertikalen Bauelementstapelung eliminiert werden.
  • Gemäß den offenbarten Ausführungsbeispielen umfasst die gestapelte Bauelementarchitektur 200 ferner zumindest eine Leistungsisolationswand 204, die sich von einer Oberseite der oberen Bauelementschicht 202b zu der Unterseite der unteren Bauelementschicht 202a erstreckt und mit einem leitfähigen Material 205 gefüllt ist derart, dass Leistung, und optional Signale, zwischen Transistoren auf der oberen Bauelementschicht 202b und der unteren Bauelementschicht 202a geroutet werden können. Bei einem Ausführungsbeispiel hat das leifähige Material 205 eine niedrige Resistivität und kann eines oder mehrere von Wolfram, Kupfer, Titan oder Titannitrid umfassen.
  • Bei einem Ausführungsbeispiel kann die Leistungsisolationswand 204 auch einen isolierenden Liner 220 umfassen, der konform zu Seitenwänden der Leistungsisolationswand 204 gebildet ist, wie in 2 dargestellt. Der isolierende Liner 220 kann verwendet werden, um eine Leitung zu Materialien benachbart zu der Leistungsisolationswand 204 zu verhindern. Der isolierende Liner 220 kann ein dielektrisches Material wie z. B. ein Oxid- oder ein Nitridmaterial umfassen.
  • Bei einem Ausführungsbeispiel kann die gestapelte Bauelementarchitektur 200 ferner optionale isolierende Isolationswände 210a und 210b in einer oder beiden der oberen und unteren Bauelementschichten 202a und 202b umfassen, um verschiedene Transistorbauelemente in der entsprechenden Schicht zu isolieren. Die isolierenden Isolationswände 210a und 210b werden als Hohlräume in den oberen und unteren Bauelementschichten 202a und 202b gebildet und mit einem oder mehreren dielektrischen Materialien gefüllt. Zum Beispiel kann die Isolationswand 210a mit einem Untere-Region-Wandmaterial 216a und einem Obere-Region-Wandmaterial 218a gefüllt sein. Ebenso kann die Isolationswand 210b mit einem Untere-Region-Wandmaterial 216b und einem Obere-Region-Wandmaterial 218b gefüllt sein. Bei einem Ausführungsbeispiel können die Untere-Region-Wandmaterialien 218a und 218b und die Obere-Region-Wandmaterialien 216a und 216b Titannitrid oder andere Nitride Oxide und Carbide umfassen.
  • Bei einem Ausführungsbeispiel sind die Positionen einer oder mehrerer Isolationswände 210b in der oberen Bauelementschicht 202b absichtlich mit den Positionen der entsprechenden Isolationswände 210a in der unteren Bauelementschicht 202a ausgerichtet. Obwohl 2 nur zwei Isolationswände 210a und 210b innerhalb der gestapelten Bauelementarchitektur 200 zeigt, kann irgendeine Anzahl vorhanden sein.
  • 3A stellt ein Ausführungsbeispiel dar, wo sich die Materialien, die die Leistungsisolationswand 204 in der unteren Bauelementschicht 202a füllen, von den Materialien unterscheiden, die die Leistungsisolationswand 204 in der oberen Bauelementschicht 202b füllen. Bei diesem Ausführungsbeispiel umfasst die Leistungsisolationswand 204 in der unteren Bauelementschicht einen ersten Typ von isolierendem Liner 220a und einen ersten Typ von leitendem Material 205a, während die Leistungsisolationswand 204 in der oberen Bauelementschicht 202b einen zweiten Typ von isolierendem Liner 220b und einen zweiten Typ von leitendem Material 205b umfasst, die sich von denen in der unteren Bauelementschicht 202a unterscheiden. Beispielsweise kann der erste Typ von leitendem Metall 205a in der Leistungsisolationswand 204 in der unteren Bauelementschicht 202a einen nichtmetallischen Leiter wie z.B. Titannitrid umfassen, während der zweite Typ von leitendem Metall 205b in der Leistungsisolationswand 204 in der oberen Bauelementschicht 202b Wolfram umfassen kann. Als ein zweites Beispiel kann der erste Typ von leitendem Metall 205a in der Leistungsisolationswand 204 in der unteren Bauelementschicht 202a Wolfram umfassen, während der zweite Typ von leitendem Metall 205b in der Leistungsisolationswand 204 in der oberen Bauelementschicht 202b Kupfer umfassen kann. Ein elektrischer Übergang (nicht abgebildet) kann zwischen den zwei unterschiedlichen Typen von leitenden Metallen 205a 205b angeordnet sein.
  • 3B stellt ein anderes Ausführungsbeispiel dar, wo die Leistungsisolationswand 204 ohne einen isolierenden Liner gebildet wird. Als ein Beispiel benötigt die Leistungsisolationswand 204 den isolierenden Liner möglicherweise nicht, wenn sich ein Isolator benachbart zu der Leistungsisolationswand 204 befindet. Zusätzlich ist die Leistungsisolationswand 204 in dem Ausführungsbeispiel dargestellt, wobei die Leistungsisolationswand 204 in den unteren und oberen Bauelementschichten 202a 202b jeweils mit unterschiedlichen leitenden Metallen 205a 205b gefüllt ist.
  • 4A-4I sind veranschaulichende Querschnittansichten, die verschiedene Operationen zur Herstellung einer integrierten Bauelementstruktur umfassend eine vertikal gestapelte Transistorbauelement-Architektur mit einer leitenden Leistungsisolationswand gemäß einem Ausführungsbeispiel darstellen.
  • Der Prozess kann durch Bilden einer vertikal gestapelten Bauelementarchitektur beginnen, die eine vollständig gebildete untere Bauelementschicht und zumindest eine teilweise gebildete obere Bauelementschicht aufweist, die auf die untere Bauelementschicht gebondet ist. Bezugnehmend auf 4A wird in der unteren Bauelementschicht 202a eine erste Struktur gebildet, die einen ersten Satz von vertikalen Transistorfinnen 206a, einen ersten Satz von Kontaktmetallisierung 208a, und einen optionalen ersten Satz von einer oder mehreren isolierenden Isolationswänden 210a umfasst. In der oberen Bauelementschicht 202b wird eine zweite Struktur gebildet, die einen zweiten Satz von vertikalen Transistorfinnen 206b, einen zweiten Satz von Kontaktmetallisierung 208b, und einen optionalen zweiten Satz von einer oder mehreren isolierenden Isolationswänden 210b umfasst.
  • Bezugnehmend auf 4B werden Strukturen in der oberen Bauelementschicht mit einer ätzresistenten Schicht 302 lithographisch abmaskiert, wobei die Strukturen anders als eine ausgewählte obere isolierende Isolationswand 300b sind, die vertikal mit einer unteren Isolationswand 300a von der unteren Bauelementschicht 202a ausgerichtet ist. Die zwei vertikal ausgerichteten Isolationswände 300a und 300b werden eine Leistungsisolationswand bilden.
  • Bei dem gezeigten Ausführungsbeispiel werden sowohl die untere Isolationswand 300a als auch die obere Isolationswand 300b mit einem Untere-Region-Wandmaterial 218 und einem Obere-Region-Wandmaterial 216 gefüllt (2), könnten aber auch mit einem einzigen Materialtyp gefüllt werden. Das Obere-Region-Wandmaterial der oberen Isolationswand 300b kann ein Material umfassen, das aufgrund seiner Ätzselektivität gegenüber dem Typ des dielektrischen Materials benachbart zu der oberen Isolationswand 210b ausgewählt wird. Bei einem Ausführungsbeispiel kann das Obere-Region-Wandmaterial Titannitrid umfassen, jedoch sind auch andere Nitride Oxide und Carbide akzeptabel.
  • Materialien, die die obere Isolationswand 300b füllen, werden dann weggeätzt, um einen Hohlraum 304 zu bilden, wie in den 4C und 4D dargestellt. 4C zeigt das Ätzen des Obere-Region-Wandmaterials der oberen Isolationswand 300b, während 4D das Ätzen des Untere-Region-Wandmaterials der oberen Isolationswand 300b zeigt, was die Entfernung der oberen Isolationswand 300b abschließt. 4D zeigt auch das Ätzen des Bond-Schicht-Materials 212 und der Ätzstoppschicht 214, um den Hohlraum 304 zu der Oberseite der unteren Bauelementschicht 202a zu erweitern. Alternativ kann, wenn die obere Isolationswand 300b mit einem einzigen Materialtyp gefüllt ist, die obere Isolationswand 300b dann in einem einzigen Schritt bis zu dem Bond-Schicht-Material 212 herunter geätzt werden.
  • Danach werden Materialien geätzt, die die untere Isolationswand 300a füllen, wie in 4E dargestellt. Sowohl das Obere-Region-Wandmaterial als auch das Untere-Region-Wandmaterial werden in einem oder mehreren Schritten von der unteren Isolationswand 300a geätzt. Eine untere Isolierschicht wird geätzt, um den Hohlraum 304 von der oberen Bauelementschicht 202b durch die untere Bauelementschicht 202a zu erweitern, wie in Figure 4F dargestellt.
  • Nach der Evakuierung der Obere-Region- und Untere-Region-Wandmaterialien kann der optionale isolierende Liner 220 konform zu Seitenwänden des Hohlraums 304 gebildet werden, wie in 4G dargestellt. Bei einem Ausführungsbeispiel umfasst der isolierende Liner 220 ein dielektrisches Material, das als ein Abstandhalter gebildet sein kann. Bei einem Ausführungsbeispiel kann der isolierende Liner als eine Adhäsionsschicht oder Diffusionssperrschicht bezeichnet werden. Das dielektrische Material kann ein Oxid- oder ein Nitridmaterial umfassen.
  • Der optional ausgekleidete Hohlraum 304 wird mit einem leitfähigen Material 205 (d.h. einem metallischen oder nichtmetallischen Leiter) gefüllt, um die Leistungsisolationswand 204 zu bilden, wie in 4H dargestellt. Bei einem Ausführungsbeispiel umfasst das leitfähige Material ein Material, das eine niedrige Resistivität aufweist, wie z.B. Wolfram, Kupfer, Titan oder Titannitrid. Ein Zweck des leitfähigen Materials besteht darin, Leistung zwischen der unteren Bauelementschicht und der oberen Bauelementschicht zu routen. Bei einem weiteren Ausführungsbeispiel kann das leitfähige Material jedoch auch zum Routen von Signalen verwendet werden.
  • In diesem Stadium wurde die Leistungsisolationswand 204 innerhalb der gestapelten Transistorbauelement-Anordnung gebildet, die sich über zumindest zwei Bauelementebenen erstreckt. Die gestapelte Transistorbauelement-Anordnung umfasst eine oder mehrere Leistungsisolationswände 204 und bei einigen Ausführungsbeispielen eine oder mehrere isolierende Isolationswände. Bei einem Ausführungsbeispiel müssen die Leistungsisolationswände 204 möglicherweise breiter sein als die nicht-leitfähigen Isolationswände 210. Die Breite der Leistungsisolationswand 204 kann durch das Aspektverhältnis der Metallfüllung bestimmt werden, die zum Füllen der Regionen 205a und 205b erforderlich ist. Die Breite der Regionen 205a und 205b kann auch gewählt werden, um einen akzeptablen elektrischen Widerstand durch die leitfähigen Regionen 205a und 205b zu erreichen. Zum Beispiel kann die leitfähige Leistungsisolationswand 204 eine Breite von 8-30 nm (Breite der Region 205a/205b) erfordern, um einen akzeptablen elektrischen Widerstand und eine Metallfüllung bereitzustellen, während die nicht-leitfähigen Isolationswände 210 5-20 nm breit sein können.
  • 41 zeigt ein alternatives Ausführungsbeispiel, wo die gestapelte Transistorbauelement-Anordnung von der Rückseite aus invertiert und poliert wird, wobei herkömmliche chemischmechanische Poliertechniken verwendet werden, um Materialien unterhalb der Unterseite der Leistungsisolationswand 204 zu entfernen. Durch diesen Schritt werden sowohl die Oberseite als auch die Unterseite der Leistungsisolationswand 204 freigelegt, so dass elektrische Verbindungen (nicht abgebildet) zu beiden Seiten der Anordnung zum Routen zu lateral benachbarten Bauelementen gebildet werden können.
  • Bei diesem Ausführungsbeispiel sind die Materialien, die sowohl die untere Bauelementschicht als auch die obere Bauelementschicht füllen, die gleichen. Für einen Fachmann auf dem Gebiet ist es jedoch offensichtlich, dass andere repräsentative Strukturen gebildet werden könnten. Beispielsweise kann die Herstellung der Leistungsisolationswände 204 nach Fertigstellung oder während der Herstellung der unteren Bauelementschicht, aber vor Fertigstellung der oberen Bauelementschicht erfolgen. Das bedeutet, dass bei einem Ausführungsbeispiel unterschiedliche Materialien auf den unteren und oberen Bauelementschichten der Leistungsisolationswände 204 verwendet werden können.
  • Bei einem anderen Aspekt können die hierin beschriebenen integrierten Schaltungsstrukturen in einem elektronischen Bauelement umfasst sein. Als ein erstes Beispiel einer Vorrichtung, die die vertikal gestapelte Transistorbauelement-Architektur mit einer hierin offenbarten leitenden Leistungsisolationswand umfassen kann, sind die 5A und 5B Draufsichten eines Wafers und von Dies, die eine vertikal gestapelte Transistorbauelement-Architektur mit einer oder mehreren leitenden Leistungsisolationswänden gemäß einem der hierin offenbarten Ausführungsbeispiele umfassen.
  • Bezugnehmend auf 5A und 5B, kann ein Wafer 500 aus einem Halbleitermaterial bestehen und kann einen oder mehrere Dies 502 mit Integrierte-Schaltung- (IC-) Strukturen, die auf einer Oberfläche des Wafers 500 gebildet sind, umfassen. Jeder der Dies 502 kann eine sich wiederholende Einheit eines Halbleiterprodukts sein, das irgendeine geeignete IC (z.B. ICs umfassend eine oder mehrere Strukturen, wie beispielsweise Strukturen 150, 170, 200 oder 300) umfasst. Nachdem die Herstellung des Halbleiter-Produkts abgeschlossen ist (z.B. nach der Herstellung der Strukturen 150, 170, 200 oder 300), kann der Wafer 500 einem Vereinzelungsprozess unterzogen werden, bei dem jeder der Dies 502 von einem anderen getrennt wird, um einzelne „Chips“ des Halbleiterprodukts bereitzustellen. Insbesondere können Bauelemente, die eine vertikal gestapelte Transistorbauelement-Architektur mit einer oder mehreren leitenden Leistungsisolationswänden umfassen, wie hierin offenbart wird, die Form des Wafers 500 (z. B. nicht vereinzelt) oder die Form des Dies 502 (z. B. vereinzelt) annehmen. Der Die 502 kann einen oder mehrere Transistoren und/oder eine unterstützende Schaltungsanordnung umfassen, um elektrische Signale zu den Transistoren zu routen, sowie jegliche andere IC-Komponenten. Bei einigen Ausführungsbeispielen können der Wafer 500 oder der Die 502 ein Speicherbauelement (z.B. ein statischer-Direktzugriffsspeicher (SRAM; static random access memory) -Bauelement), ein Logikbauelement (z.B. ein AND-, OR-, NAND-, oder NOR-Gate) oder irgendein anderes geeignetes Schaltungselement umfassen. Mehrere dieser Bauelemente können auf einem einzelnen Die 502 kombiniert sein. Zum Beispiel kann ein Speicher-Array, das durch mehrere Speicherbauelemente gebildet ist, auf einem selben Die 502 als eine Verarbeitungsvorrichtung oder andere Logik gebildet sein, die ausgebildet ist zum Speichern von Informationen in den Speicherbauelementen oder Ausführen von Anweisungen, die in dem Speicher-Array gespeichert sind.
  • 6 ist eine Querschnitt-Seitenansicht eines Integrierte-Schaltung- (IC-) Bauelements, das eine vertikal gestapelte Transistorbauelement-Architektur mit einer oder mehreren leitenden Leistungsisolationswänden gemäß einem oder mehreren hierin offenbarten Ausführungsbeispielen umfassen kann.
  • Wie in 6 gezeigt ist, ist ein IC-Bauelement 600 auf einem Substrat 602 (z.B. dem Wafer 500 von 5A) gebildet und kann in einem Die (z.B. dem Die 502 von 5B) umfasst sein, der vereinzelt sein kann oder in einem Wafer umfasst sein kann. Obwohl einige Beispiele von Materialien, aus denen das Substrat 602 gebildet sein kann, oben in Zuordnung zu dem Substrat 152, 202, 302 oder 400 beschrieben sind, kann irgendein Material, das als Grundlage für ein IC-Bauelement 600 dienen kann, verwendet werden.
  • Das IC-Bauelement 600 kann eine oder mehrere Bauelementschichten umfassen, wie beispielsweise Bauelementschicht 604, die auf dem Substrat 602 angeordnet sind. Die Bauelementschicht 604 kann Merkmale von einem oder mehreren Transistoren 640 umfassen (z.B. eine vertikal gestapelte Transistorbauelement-Architektur mit einer oder mehreren leitenden Leistungsisolationswänden, wie oben beschrieben), die auf dem Substrat 602 gebildet sind. Die Bauelementschicht 604 kann zum Beispiel eine oder mehrere Source- und/oder Drain- (S/D-) Regionen 620, ein Gate 622 zum Steuern des Stromflusses in den Transistoren 640 zwischen den S/D-Regionen 620 und einen oder mehrere S/D-Kontakte 624 zum Routen elektrischer Signale zu/von den S/D-Regionen 620 umfassen. Die Transistoren 640 können zusätzliche Merkmale umfassen, die der Klarheit halber nicht gezeigt sind, wie beispielsweise Bauelement-Isolationsregionen, Gate-Kontakte und ähnliches. Die Transistoren 640 sind nicht auf den Typ und die Konfiguration beschränkt, die in 6 gezeigt sind, und können eine breite Vielzahl von anderen Typen und Konfigurationen umfassen, wie beispielsweise planare Transistoren, nicht-planare Transistoren oder eine Kombination aus beiden. Nicht-planare Transistoren können Finnen-basierte Transistoren aufweisen, wie etwa Doppel-Gate-Transistoren oder Trigate-Transistoren sowie Wrap-Around- (Umwickel-) oder All-Around- (Ringsum-) Transistoren, wie etwa Nanoband- und Nanodraht-Transistoren.
  • Elektrische Signale, wie beispielsweise Leistungs- und/oder Eingangs-/Ausgangs- (I/O) Signale, können zu und/oder von den Transistoren 640 der Bauelementschicht 604 durch eine oder mehrere Zwischenverbindungsschichten geroutet werden, die auf der Bauelementschicht 604 (dargestellt in 6 als Zwischenverbindungsschichten 606-610) angeordnet sind, wobei zumindest eine der Zwischenverbindungsschichten eine leitende Leistungsisolationswand umfasst. Zum Beispiel können elektrisch leitfähige Merkmale der Bauelementschicht 604 (z.B. das Gate 622 und die S/D-Kontakte 624) elektrisch mit den Zwischenverbindungsstrukturen 628 der Zwischenverbindungsschichten 606-610 gekoppelt sein. Die eine oder mehreren Zwischenverbindungsschichten 606-610 können einen Zwischenschicht-Dielektrikum- (ILD; interlayer dielectric) Stapel 619 des IC-Bauelements 600 bilden.
  • Die Zwischenverbindungstrukturen 628 können innerhalb der Zwischenverbindungsschichten 606-610 angeordnet sein, um elektrische Signale gemäß einer breiten Vielzahl von Entwürfen (genauer gesagt ist die Anordnung nicht auf die bestimmte Konfiguration von Zwischenverbindungstrukturen 628 beschränkt, die in 6 gezeigt ist) zu routen. Obwohl eine bestimmte Anzahl von Zwischenverbindungsschichten 606-610 in 6 abgebildet ist, umfassen Ausführungsbeispiele der vorliegenden Offenbarung IC-Bauelemente, die mehr oder weniger Zwischenverbindungsschichten aufweisen, als abgebildet sind.
  • Bei einigen Ausführungsbeispielen können die Zwischenverbindungstrukturen 628 Grabenstrukturen 628a (manchmal bezeichnet als „Leitungen“) und/oder Via-Strukturen 628b umfassen, die mit einem elektrisch leitfähigen Material gefüllt sind, wie beispielsweise einem Metall. Die Grabenstrukturen 628a können angeordnet sein, um elektrische Signale in einer Richtung einer Ebene zu routen, die im Wesentlichen parallel zu einer Oberfläche des Substrats 602 ist, auf dem die Bauelementschicht 604 gebildet ist. Zum Beispiel können die Grabenstrukturen 628a elektrische Signale in einer Richtung in die und aus der Seite aus der Perspektive von 6 routen. Die Via-Strukturen 628b können angeordnet sein, um elektrische Signale in einer Richtung einer Ebene zu routen, die im Wesentlichen senkrecht zu der Oberfläche des Substrats 602 ist, auf dem die Bauelementschicht 604 gebildet ist. Bei einigen Ausführungsbeispielen können die Via-Strukturen 628b die Grabenstrukturen 628a von unterschiedlichen Zwischenverbindungsschichten 606-610 elektrisch miteinander koppeln.
  • Die Zwischenverbindungsschichten 606-610 können ein dielektrisches Material 626 umfassen, das zwischen den Zwischenverbindungstrukturen 628 angeordnet ist, wie in 6 gezeigt ist. Bei einigen Ausführungsbeispielen kann das dielektrische Material 626, das zwischen den Zwischenverbindungsstrukturen 628 in Unterschiedlichen der Zwischenverbindungsschichten 606-610 angeordnet ist, unterschiedliche Zusammensetzungen aufweisen; bei anderen Ausführungsbeispielen kann die Zusammensetzung des dielektrischen Materials 626 zwischen unterschiedlichen Zwischenverbindungsschichten 606-610 die Gleiche sein. In jedem Fall können solche dielektrischen Materialien als Inter-Layer-Dielektrikum (ILD; Zwischenschicht-Dielektrikum) bezeichnet werden.
  • Eine erste Zwischenverbindungsschicht 606 (bezeichnet als Metall 1 oder „M1“) kann direkt auf der Bauelementschicht 604 gebildet sein. Bei einigen Ausführungsbeispielen kann die erste Zwischenverbindungsschicht 606 Grabenstrukturen 628a und/oder Via-Strukturen 628b umfassen, wie gezeigt ist. Die Grabenstrukturen 628a der ersten Zwischenverbindungsschicht 606 können mit Kontakten (z.B. den S/D-Kontakten 624) der Bauelementschicht 604 gekoppelt sein.
  • Eine zweite Zwischenverbindungsschicht 608 (bezeichnet als Metall 2 oder „M2“) kann direkt auf der ersten Zwischenverbindungsschicht 606 gebildet sein. Bei einigen Ausführungsbeispielen kann die zweite Zwischenverbindungsschicht 608 Via-Strukturen 628b umfassen, um die Grabenstrukturen 628a der zweiten Zwischenverbindungsschicht 608 mit den Grabenstrukturen 628a der ersten Zwischenverbindungsschicht 606 zu koppeln. Obwohl die Grabenstrukturen 628a und die Via-Strukturen 628b strukturell mit einer Linie innerhalb jeder Zwischenverbindungsschicht (z.B. innerhalb der zweiten Zwischenverbindungsschicht 608) der Klarheit halber abgegrenzt sind, können die Grabenstrukturen 628a und die Via-Strukturen 628b bei einigen Ausführungsbeispielen strukturell und/oder materiell angrenzend sein (z.B. während eines Dual-Damascene-Prozesses gleichzeitig gefüllt werden).
  • Eine leitende Leistungsisolationswand kann z.B. auf M1 und M2 oder höher gebildet werden, um Leistung zwischen den Transistoren auf M1 und den Transistoren auf M2 zu übertragen.
  • Eine dritte Zwischenverbindungsschicht 610 (bezeichnet als Metall 3 oder„M3“) (und zusätzliche Zwischenverbindungsschichten, nach Wunsch) kann in Folge auf der zweiten Zwischenverbindungsschicht 608 gemäß ähnlichen Techniken und Konfigurationen gebildet werden, die in Verbindung mit der zweiten Zwischenverbindungsschicht 608 oder der ersten Zwischenverbindungsschicht 606 beschrieben sind.
  • Das IC-Bauelement 600 kann ein Lötresistmaterial 634 (z.B. Polyimid oder ein ähnliches Material) und eine oder mehrere Bondanschlussflächen 636 umfassen, die auf den Zwischenverbindungsschichten 606-610 gebildet sind. Die Bondanschlussflächen 636 können elektrisch mit den Zwischenverbindungstrukturen 628 gekoppelt sein und ausgebildet sein, um die elektrischen Signale des oder der Transistoren 640 zu anderen externen Bauelementen zu routen. Zum Beispiel können Lötmittel-Bonds auf der einen oder den mehreren Bondanschlussflächen 636 gebildet sein, um einen Chip, umfassend das IC-Bauelement 600, mechanisch und/oder elektrisch mit einer anderen Komponente (z.B. einer Schaltungsplatine) zu koppeln. Das IC-Bauelement 600 kann andere alternative Konfigurationen haben, um die elektrischen Signale von den Zwischenverbindungsschichten 606-610 zu routen, als die, die bei anderen Ausführungsbeispielen gezeigt sind. Zum Beispiel können die Bondanschlussflächen 636 durch andere analoge Merkmale (z.B. Stäbe) ersetzt werden oder können ferner solche umfassen, die die elektrischen Signale zu externen Komponenten routen.
  • 7 ist eine Querschnitt-Seitenansicht einer Integrierte-Schaltung- (IC-) Bauelementanordnung, die eine vertikal gestapelte Transistorbauelement-Architektur mit einer oder mehreren leitenden Leistungsisolationswänden gemäß einem oder mehreren hierin offenbarten Ausführungsbeispielen umfassen kann.
  • Bezugnehmend auf 7 umfasst eine IC-Bauelementanordnung 700 Komponenten, die eine oder mehrere der hierin beschriebenen integrierten Schaltungsstrukturen aufweisen. Die IC-Bauelementanordnung 700 weist eine Anzahl von Komponenten auf, die auf einer Schaltungsplatine 702 angeordnet sind (die z. B. eine Hauptplatine sein kann). Die IC-Bauelementanordnung 700 umfasst Komponenten, die auf einer ersten Fläche 740 der Schaltungsplatine 702 und einer gegenüberliegenden zweiten Fläche 742 der Schaltungsplatine 702 angeordnet sind. Im Allgemeinen können Komponenten auf einer oder beiden Flächen 740 und 742 angeordnet sein. Insbesondere können irgendwelche geeigneten der Komponenten der IC-Bauelementanordnung 700 eine Anzahl von TFT-Strukturen 150, 170, 200 oder 300 umfassen, wie hierin offenbart.
  • Bei einigen Ausführungsbeispielen kann die Schaltungsplatine 702 eine gedruckte Schaltungsplatine (PCB; printed circuit board) sein, umfassend mehrere Metallschichten, die voneinander durch Schichten aus dielektrischem Material getrennt und durch elektrisch leitfähige Vias zwischenverbunden sind. Irgend eine oder mehrere der Metallschichten können in einer gewünschten Schaltungsstruktur gebildet sein, um elektrische Signale (optional in Verbindung mit anderen Metallschichten) zwischen den Komponenten zu routen, die mit der Schaltungsplatine 702 gekoppelt sind. Bei anderen Ausführungsbeispielen kann die Schaltungsplatine 702 ein Nicht-PCB-Substrat sein.
  • Die IC-Bauelementanordnung 700, die in 7 dargestellt ist, umfasst eine Gehäuse-auf-Interposer-Struktur 736, die mit der ersten Fläche 740 der Schaltungsplatine 702 durch Kopplungskomponenten 716 gekoppelt ist. Die Kopplungskomponenten 716 können die Gehäuse-auf-Interposer-Struktur 736 elektrisch und mechanisch mit der Schaltungsplatine 702 koppeln und können Lötkugeln umfassen (wie in 7 gezeigt ist), Stecker und Buchse, ein Haftmittel, ein Unterfüllmaterial und/oder irgendeine andere geeignete elektrische und/oder mechanische Kopplungsstruktur.
  • Die Gehäuse-auf-Interposer-Struktur 736 kann ein IC-Gehäuse 720 umfassen, das mit einem Interposer 704 durch Kopplungskomponenten 718 gekoppelt ist. Die Kopplungskomponenten 718 können irgendeine geeignete Form für die Anwendung annehmen, wie z.B. die Formen, die vorangehend Bezug nehmend auf die Kopplungskomponenten 716 erörtert wurden. Obwohl ein einzelnes IC-Gehäuse 720 in 7 gezeigt ist, können mehrere IC-Gehäuse mit dem Interposer 704 gekoppelt sein. Es wird darauf hingewiesen, dass zusätzliche Interposer mit dem Interposer 704 gekoppelt sein können. Der Interposer 704 kann ein dazwischenliegendes Substrat bereitstellen, das verwendet wird, um die Schaltungsplatine 702 und das IC-Gehäuse 720 zu überbrücken. Das IC-Gehäuse 720 kann zum Beispiel ein Die (der Die 502 aus 5B), ein IC-Bauelement (z.B. das IC-Bauelement 600 aus 6) oder irgendeine andere geeignete Komponente sein oder selbige umfassen. Im Allgemeinen kann der Interposer 704 eine Verbindung zu einem weiteren Abstand ausbreiten oder eine Verbindung zu einer unterschiedlichen Verbindung umleiten. Zum Beispiel kann der Interposer 704 das IC-Gehäuse 720 (z.B. ein Die) mit einem Kugelgitterarray (BGA; ball grid array) der Kopplungskomponenten 716 zum Koppeln mit der Schaltungsplatine 702 koppeln. Bei dem in 7 dargestellten Ausführungsbeispiel sind das IC-Gehäuse 720 und die Schaltungsplatine 702 an gegenüberliegende Seiten des Interposers 704 angebracht. Bei anderen Ausführungsbeispielen können das IC-Gehäuse 720 und die Schaltungsplatine 702 an einer gleichen Seite des Interposers 704 angebracht sein. Bei einigen Ausführungsbeispielen können drei oder mehr Komponenten mithilfe des Interposers 704 zwischenverbunden sein.
  • Der Interposer 704 kann aus einem Epoxidharz, einem glasfaserverstärkten Epoxidharz, einem Keramikmaterial oder einem Polymermaterial gebildet sein, wie beispielsweise Polyimid. Bei einigen Implementierungen kann der Interposer 704 aus wechselnden starren oder flexiblen Materialien gebildet sein, die dieselben Materialien umfassen können, die vorangehend zur Verwendung in einem Halbleitersubstrat beschrieben wurden, wie beispielsweise Silizium, Germanium und andere Gruppe III-V und Gruppe IV Materialien. Der Interposer 704 kann Metall-Zwischenverbindungen 708 und Vias 710 umfassen, umfassend aber nicht beschränkt auf Silizium-Durchkontaktierungen (TSV; through-silicon via) 706. Der Interposer 704 kann ferner eingebettete Bauelemente 714 umfassen, umfassend sowohl passive als auch aktive Bauelemente. Solche Bauelemente können umfassen, sind aber nicht beschränkt auf Kondensatoren, Entkopplungs-Kondensatoren, Widerstände, Induktivitäten, Sicherungen, Dioden, Transformatoren, Sensoren, ESD-Bauelemente (ESD = elektrostatische Entladung; electrostatic discharge) und Speicherbauelemente. Komplexere Bauelemente, wie beispielsweise Radiofrequenz- (RF-) Bauelemente, Leistungsverstärker, Leistungsmanagement-Bauelemente, Antennen, Arrays, Sensoren und mikroelektromechanisches-System- (MEMS-) Bauelemente können ebenfalls auf dem Interposer 704 gebildet sein. Die Gehäuse-auf-Interposer-Struktur 736 kann die Form von irgendwelchen Gehäuse-auf-Interposer-Strukturen annehmen, die in der Technik bekannt ist.
  • Die IC-Bauelementanordnung 700 kann ein IC-Gehäuse 724 umfassen, das mit der ersten Fläche 740 der Schaltungsplatine 702 durch Kopplungskomponenten 722 gekoppelt ist. Die Kopplungskomponenten 722 können die Form von irgendeinem der Ausführungsbeispiele annehmen, die oben Bezug nehmend auf die Kopplungskomponenten 716 erörtert wurden, und das IC-Gehäuse 724 kann die Form von irgendeinem der Ausführungsbeispiele annehmen, die oben Bezug nehmend auf das IC-Gehäuse 720 erörtert wurden.
  • Die IC-Bauelementanordnung 700, die in 7 dargestellt ist, umfasst eine Gehäuse-auf-Gehäuse-Struktur 734, die mit der zweiten Fläche 742 der Schaltungsplatine 702 durch Kopplungskomponenten 728 gekoppelt ist. Die Gehäuse-auf-Gehäuse-Struktur 734 kann ein IC-Gehäuse 726 und ein IC-Gehäuse 732 umfassen, die durch Kopplungskomponenten 730 miteinander gekoppelt sind, derart, dass das IC-Gehäuse 726 zwischen der Schaltungsplatine 702 und dem IC-Gehäuse 732 angeordnet ist. Die Kopplungskomponenten 728 und 730 können die Form von irgendeinem der Ausführungsbeispiele der Kopplungskomponenten 716 annehmen, die oben erörtert wurden, und die IC-Gehäuse 726 und 732 können die Form von irgendeinem der Ausführungsbeispiele des oben erörterten IC-Gehäuses 720 annehmen. Die Gehäuse-auf-Gehäuse-Struktur 734 kann gemäß irgendeiner der im Stand der Technik bekannten Gehäuse-auf-Gehäuse-Strukturen ausgebildet sein.
  • Hierin offenbarte Ausführungsbeispiele können verwendet werden, um eine große Vielzahl von unterschiedlichen Typen von integrierten Schaltungen und/oder mikroelektronischen Bauelementen herzustellen. Beispiele solcher integrierten Schaltungen umfassen, sind aber nicht beschränkt auf Prozessoren, Chipsatz-Komponenten, Graphik-Prozessoren, digitale Signalprozessoren, Microcontroller und ähnliches. Bei anderen Ausführungsbeispielen kann ein Halbleiterspeicher hergestellt werden. Ferner können die integrierten Schaltungen oder andere mikroelektronische Bauelemente in einer großen Vielzahl von elektronischen Bauelementen verwendet werden, die in der Technik bekannt sind. Zum Beispiel in Computer-Systemen (z.B. Desktop, Laptop, Server), Mobiltelefonen, persönlicher Elektronik, etc. Die integrierten Schaltungen können mit einem Bus und anderen Komponenten in den Systemen gekoppelt sein. Zum Beispiel kann ein Prozessor durch einen oder mehrere Busse mit einem Speicher, einem Chipsatz, etc. gekoppelt sein. Jeder von dem Prozessor, dem Speicher und dem Chipsatz kann potenziell unter Verwendung der hierin offenbarten Ansätze hergestellt werden.
  • 8 stellt eine Rechenvorrichtung 800 gemäß einer Implementierung der Offenbarung dar. Die Rechenvorrichtung 800 häust eine Platine 802. Die Platine 802 kann eine Anzahl von Komponenten umfassen, umfassend aber nicht beschränkt auf einen Prozessor 804 und zumindest einen Kommunikationschip 806. Der Prozessor 804 ist physisch und elektrisch mit der Platine 802 gekoppelt. Bei einigen Implementierungen ist der zumindest eine Kommunikationschip 806 auch physisch und elektrisch mit der Platine 802 gekoppelt. Bei weiteren Implementierungen ist der Kommunikationschip 806 Teil des Prozessors 804.
  • Abhängig von ihren Anwendungen kann die Rechenvorrichtung 800 andere Komponenten umfassen, die physisch und elektrisch mit der Platine 802 gekoppelt sein können oder nicht. Diese anderen Komponenten umfassen, sind aber nicht beschränkt auf einen flüchtigen Speicher (z.B. DRAM), einen nichtflüchtigen Speicher (z.B. ROM), einen Flash-Speicher, einen Graphikprozessor, einen digitalen Signalprozessor, einen Krypto-Prozessor, einen Chipsatz, eine Antenne, eine Anzeige, eine Touchscreen-Anzeige, eine Touchscreen-Steuerung, eine Batterie, einen Audio-Codec, einen Video-Codec, einen Leistungsverstärker, ein GPS-Bauelement (global positioning system; globales Positionierungssystem), einen Kompass, ein Akzelerometer, ein Gyroskop, einen Lautsprecher, eine Kamera, und eine Massenspeichervorrichtung (wie beispielsweise Festplattenlaufwerk, CD (compact disk), DVD (digital versatile disk) usw.).
  • Der Kommunikationschip 806 ermöglicht drahtlose Kommunikationen für die Übertragung von Daten zu und von der Rechenvorrichtung 800. Der Ausdruck „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltungen, Bauelemente, Systeme, Verfahren, Techniken, Kommunikationskanäle etc. zu beschreiben, die Daten durch die Verwendung modulierter, elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Ausdruck impliziert nicht, dass die zugeordneten Bauelemente nicht irgendwelche Drähte enthalten, obwohl sie dies bei einigen Ausführungsbeispielen möglicherweise nicht tun. Der Kommunikationschip 806 kann irgendeine von einer Anzahl von drahtlosen Standards oder Protokollen implementieren, einschließlich aber nicht beschränkt auf Wi-Fi (IEEE 802.11 Familie), WiMAX (IEEE 802.16 Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, und Ableitungen davon, sowie irgendwelche anderen drahtlosen Protokolle, die bezeichnet werden als 3G, 4G, 5G, und darüber hinaus. Die Rechenvorrichtung 800 kann eine Mehrzahl von Kommunikationschips 806 umfassen. Zum Beispiel kann ein erster Kommunikationschip 806 zweckgebunden sein für drahtlose Kommunikation mit kürzerem Bereich, wie beispielsweise Wi-Fi und Bluetooth, und ein zweiter Kommunikationschip 806 kann zweckgebunden sein für drahtlose Kommunikation mit längerem Bereich, wie beispielsweise GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, und andere.
  • Der Prozessor 804 der Rechenvorrichtung 800 umfasst einen Integrierte-Schaltungs-Die, der innerhalb des Prozessors 804 gehäust ist. Bei einigen Implementierungen der Offenbarung umfasst der integrierte Schaltungs-Die des Prozessors eine vertikal gestapelte Transistorbauelement-Architektur mit einer oder mehreren leitenden Leistungsisolationswänden gemäß Implementierungen der Ausführungsbeispiele der Offenbarung. Der Ausdruck „Prozessor“ kann sich auf irgendein Bauelement oder Abschnitt eines Bauelements beziehen, das elektronische Daten aus Registern und/oder Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die in Registern und/oder Speicher gespeichert werden können.
  • Der Kommunikationschip 806 umfasst ferner einen integrierten Schaltungs-Die, der innerhalb des Kommunikationschips 806 gehäust ist. Gemäß einer anderen Implementierung der Ausführungsbeispiele der Offenbarung umfasst der integrierte Schaltungs-Die des Kommunikationschips einen oder mehrere Dünnfilm-Transistoren mit relativ vergrößerter Breite gemäß Implementierungen der Ausführungsbeispiele der Offenbarung.
  • Bei weiteren Implementierungen kann eine andere Komponente, die innerhalb der Rechenvorrichtung 800 gehäust ist, einen integrierten Schaltungs-Die enthalten, der eine vertikal gestapelte Transistorbauelement-Architektur mit einer oder mehreren leitenden Leistungsisolationswänden gemäß Implementierungen der Ausführungsbeispiele der Offenbarung umfasst.
  • Bei verschiedenen Implementierungen kann die Rechenvorrichtung 800 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein PDA (persönlicher digitaler Assistent), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungs-Steuereinheit (entertainment control unit), eine Digitalkamera, ein tragbarer Musikspieler oder ein digitaler Videorecorder sein. Bei weiteren Implementierungen kann die Rechenvorrichtung 800 irgendein anderes elektronisches Bauelement sein, das Daten verarbeitet.
  • Somit betreffen die hierin beschriebenen Ausführungsbeispiele eine vertikal gestapelte Transistorbauelement-Architektur mit einer oder mehreren leitenden Leistungsisolationswänden. Die vorangegangene Beschreibung von veranschaulichenden Implementierungen von Ausführungsbeispielen der Offenbarung, umfassend was in der Zusammenfassung beschrieben ist, soll nicht erschöpfend sein oder die Offenbarung auf die präzisen offenbarten Formen begrenzen. Während spezifische Implementierungen und Beispiele der Offenbarung hierin zur Veranschaulichung beschrieben werden, sind verschiedene äquivalente Modifikationen innerhalb des Schutzbereichs der Offenbarung möglich, wie es Fachleute auf dem relevanten Gebiet erkennen werden.
  • Diese Modifikationen können an der Offenbarung im Hinblick auf die obige detaillierte Beschreibung vorgenommen werden. Die Ausdrücke, die in den folgenden Ansprüchen verwendet werden, sollten nicht derart betrachtet werden, dass sie die Offenbarung auf die spezifischen Implementierungen einschränken, die in der Beschreibung und den Ansprüchen offenbart sind. Stattdessen soll der Schutzbereich der Offenbarung vollständig durch die nachfolgenden Ansprüche bestimmt sein, die gemäß etablierter Vorgaben der Anspruchsinterpretation ausgelegt werden sollen.
  • Ausführungsbeispiel 1: Eine integrierte Schaltungsstruktur umfasst eine untere Bauelementschicht, die eine erste Struktur umfasst, die einen ersten Satz von Transistorfinnen und einen ersten Satz von Kontaktmetallisierung umfasst. Eine obere Bauelementschicht ist auf die untere Bauelementschicht gebondet, wobei die obere Bauelementschicht eine zweite Struktur umfasst, die einen zweiten Satz von Transistorfinnen und einen zweiten Satz von Kontaktmetallisierung umfasst. Zumindest eine Leistungsisolationswand erstreckt sich von einer Oberseite der oberen Bauelementschicht zu der Unterseite der unteren Bauelementschicht, wobei die Leistungsisolationswand mit einem leitfähigen Material gefüllt ist derart, dass Leistung zwischen Transistorbauelementen auf der oberen Bauelementschicht und der unteren Bauelementschicht geroutet wird.
  • Ausführungsbeispiel 2: Die integrierte Schaltungsstruktur gemäß Ausführungsbeispiel 1, wobei die Leistungsisolationswand zusätzlich zu der Leistung Signale routet.
  • Ausführungsbeispiel 3: Die integrierte Schaltungsstruktur gemäß Ausführungsbeispiel 1 oder 2, wobei das leitfähige Material, das die zumindest eine Leistungsisolationswand füllt, eines oder mehrere von Wolfram, Kupfer, Titan oder Titannitrid umfasst.
  • Ausführungsbeispiel 4: Die integrierte Schaltungsstruktur gemäß Ausführungsbeispiel 1, 2 oder 3, ferner umfassend einen isolierenden Liner konform zu Seitenwänden der zumindest einen Leistungsisolationswand.
  • Ausführungsbeispiel 5: Die integrierte Schaltungsstruktur gemäß Ausführungsbeispiel 4, wobei der isolierende Liner ein dielektrisches Material umfasst.
  • Ausführungsbeispiel 6: Die integrierte Schaltungsstruktur gemäß Ausführungsbeispiel 1, 2, 3 oder 4, wobei die zumindest eine Leistungsisolationswand mit einem Untere-Region-leitenden-Material und einem Obere-Region-leitenden-Material gefüllt ist.
  • Ausführungsbeispiel 7: Die integrierte Schaltungsstruktur gemäß Ausführungsbeispiel 1, 2, 3, 4, 5 oder 6, wobei die zumindest eine Leistungsisolationswand in der unteren Bauelementschicht einen ersten Typ von isolierendem Liner und einen ersten Typ von leitendem Metall umfasst, und wobei die zumindest eine Leistungsisolationswand in der oberen Bauelementschicht einen zweiten Typ von isolierendem Liner und einen zweiten Typ von leitendem Metall umfasst.
  • Ausführungsbeispiel 8: Die integrierte Schaltungsstruktur gemäß Ausführungsbeispiel 7, ferner umfassend einen elektrischen Übergang, der zwischen dem ersten Typ von leitendem Metall und dem zweiten Typ von leitendem Metall angeordnet ist.
  • Ausführungsbeispiel 9: Die integrierte Schaltungsstruktur gemäß Ausführungsbeispiel 1, 2, 3, 4, 5, 6, 7 oder 8, wobei die erste Struktur in der unteren Bauelementschicht ferner einen ersten Satz von einer oder mehreren isolierenden Isolationswänden umfasst, die mit einem oder mehreren isolierenden dielektrischen Materialien gefüllt sind.
  • Ausführungsbeispiel 10: Die integrierte Schaltungsstruktur gemäß Ausführungsbeispiel 9, wobei das eine oder die mehreren dielektrischen Materialien ein Untere-Region-Wandmaterial und ein Obere-Region-Wandmaterial umfassen.
  • Ausführungsbeispiel 11: Die integrierte Schaltungsstruktur gemäß Ausführungsbeispiel 1, 2, 3, 4, 5, 6, 7, 8 oder 9, wobei die zweite Struktur in der oberen Bauelementschicht ferner einen zweiten Satz von einer oder mehreren isolierenden Isolationswänden umfasst, die mit einem oder mehreren dielektrischen Materialien gefüllt sind.
  • Ausführungsbeispiel 12: Die integrierte Schaltungsstruktur gemäß Ausführungsbeispiel 11, wobei das eine oder die mehreren dielektrischen Materialien ein Untere-Region-Wandmaterial und ein Obere-Region-Wandmaterial umfassen.
  • Ausführungsbeispiel 13: Eine integrierte Schaltungsstruktur umfasst eine untere Bauelementschicht, die eine erste Struktur umfasst, die einen ersten Satz von Transistorfinnen, einen ersten Satz von Kontaktmetallisierung, und einen ersten Satz von einer oder mehreren Isolierisolationswänden umfasst. Eine obere Bauelementschicht ist auf die untere Bauelementschicht gebondet, wobei die obere Bauelementschicht eine zweite Struktur umfasst, die einen zweiten Satz von Transistorfinnen, einen zweiten Satz von Kontaktmetallisierung und einen zweiten Satz von einer oder mehreren Isolierisolationswänden in der oberen Bauelementschicht umfasst. Eine Leistungsisolationswand erstreckt sich von einer Oberseite der oberen Bauelementschicht zu der Unterseite der unteren Bauelementschicht, wobei die Leistungsisolationswand mit einem leitfähigen Material gefüllt ist derart, dass Leistung und Signale zwischen Transistorbauelementen auf der oberen Bauelementschicht und der unteren Bauelementschicht geroutet werden.
  • Ausführungsbeispiel 14: Die integrierte Schaltungsstruktur gemäß Ausführungsbeispiel 13, wobei das leitfähige Material, das die zumindest eine Leistungsisolationswand füllt, eines oder mehrere von Wolfram, Kupfer, Titan oder Titannitrid umfasst.
  • Ausführungsbeispiel 15: Die integrierte Schaltungsstruktur gemäß Ausführungsbeispiel 13 oder 14, ferner umfassend einen isolierenden Liner konform zu Seitenwänden der zumindest einen Leistungsisolationswand.
  • Ausführungsbeispiel 16: Die integrierte Schaltungsstruktur gemäß Ausführungsbeispiel 15, wobei der isolierende Liner ein dielektrisches Material umfasst.
  • Ausführungsbeispiel 17: Die integrierte Schaltungsstruktur gemäß Ausführungsbeispiel 13, 14, 15 oder 16, wobei die zumindest eine Leistungsisolationswand mit einem Untere-Region-leitenden-Material und einem Obere-Region-leitenden-Material gefüllt ist.
  • Ausführungsbeispiel 18: Die integrierte Schaltungsstruktur gemäß Ausführungsbeispiel 13, 14, 15, 16 oder 17, wobei die zumindest eine Leistungsisolationswand in der unteren Bauelementschicht einen ersten Typ von isolierendem Liner und einen ersten Typ von leitendem Metall umfasst, und wobei die zumindest eine Leistungsisolationswand in der oberen Bauelementschicht einen zweiten Typ von isolierendem Liner und einen zweiten Typ von leitendem Metall umfasst.
  • Ausführungsbeispiel 19: Die integrierte Schaltungsstruktur gemäß Ausführungsbeispiel 18, ferner umfassend einen elektrischen Übergang, der zwischen dem ersten Typ von leitendem Metall und dem zweiten Typ von leitendem Metall angeordnet ist.
  • Ausführungsbeispiel 20: Die integrierte Schaltungsstruktur gemäß Ausführungsbeispiel 13, 14, 15, 16, 17, 18 oder 19, wobei der erste Satz von einer oder mehreren isolierenden Isolationswänden und der zweite Satz von einer oder mehreren isolierenden Isolationswänden mit einem oder mehreren isolierenden dielektrischen Materialien gefüllt sind.
  • Ausführungsbeispiel 21: Die integrierte Schaltungsstruktur gemäß Ausführungsbeispiel 20, wobei das eine oder die mehreren dielektrischen Materialien ein Untere-Region-Wandmaterial und ein Obere-Region-Wandmaterial umfassen.
  • Ausführungsbeispiel 22: Ein Verfahren zum Herstellen einer integrierten Bauelementstruktur, die eine vertikal gestapelte Transistorbauelement-Architektur mit einer leitenden Leistungsisolationswand umfasst, umfasst das Bilden einer vertikal gestapelten Bauelementarchitektur, die eine untere Bauelementschicht und zumindest eine teilweise gebildete obere Bauelementschicht aufweist, die auf die untere Bauelementschicht gebondet ist. In der unteren Bauelementschicht wird eine erste Struktur gebildet, die einen ersten Satz von Transistorfinnen, einen ersten Satz von Kontaktmetallisierung, und einen ersten Satz von einer oder mehreren isolierenden Isolationswänden umfasst. In der oberen Bauelementschicht wird eine zweite Struktur gebildet, die einen zweiten Satz von Transistorfinnen, einen zweiten Satz von Kontaktmetallisierung, und einen zweiten Satz von einer oder mehreren isolierenden Isolationswänden umfasst. In der oberen Bauelementschicht werden Strukturen mit einer ätzresistenten Schicht abmaskiert, die anders als eine Bestimmte der unteren isolierenden Isolationswände in der oberen Bauelementschicht ist, die vertikal mit einer Bestimmten der unteren Isolationswände ausgerichtet ist. Materialien, die die Bestimmte der isolierenden Isolationswände füllen, werden geätzt, um einen Hohlraum zu bilden. Materialien, die die Bestimmte der unteren isolierenden Isolationswand füllen, werden geätzt, um den Hohlraum von der oberen Bauelementschicht durch die untere Bauelementschicht zu erweitern. Der Hohlraum wird mit einem leitfähigen Metall gefüllt, um die Leistungsisolationswand zu bilden, die Leistung zwischen der unteren Bauelementschicht und der oberen Bauelementschicht routet.
  • Ausführungsbeispiel 23: Das Verfahren gemäß Ausführungsbeispiel 22, ferner umfassend das Bilden eines isolierenden Liners konform zu Seitenwänden des Hohlraums vor dem Füllen des Hohlraums mit dem leitfähigen Metall.
  • Ausführungsbeispiel 24: Das Verfahren gemäß Ausführungsbeispiel 22 oder 23, ferner umfassend das Verwenden der Leistungsisolationswand, um sowohl Leistung als auch Signale zwischen der unteren Bauelementschicht und der oberen Bauelementschicht zu routen.
  • Ausführungsbeispiel 25: Das Verfahren gemäß Ausführungsbeispiel 22, 23 oder 24, ferner umfassend das Verwenden von einem oder mehreren von Wolfram, Kupfer, Titan oder Titannitrid als das leitfähige Metall.

Claims (25)

  1. Eine integrierte Schaltungsstruktur, umfassend: eine untere Bauelementschicht, die eine erste Struktur umfasst, die einen ersten Satz von Transistorfinnen und einen ersten Satz von Kontaktmetallisierung umfasst; eine obere Bauelementschicht, die auf die untere Bauelementschicht gebondet ist, wobei die obere Bauelementschicht eine zweite Struktur umfasst, die einen zweiten Satz von Transistorfinnen und einen zweiten Satz von Kontaktmetallisierung umfasst; und zumindest eine Leistungsisolationswand, die sich von einer Oberseite der oberen Bauelementschicht zu der Unterseite der unteren Bauelementschicht erstreckt, wobei die Leistungsisolationswand mit einem leitfähigen Material gefüllt ist derart, dass Leistung zwischen Transistorbauelementen auf der oberen Bauelementschicht und der unteren Bauelementschicht geroutet wird.
  2. Die integrierte Schaltungsstruktur gemäß Anspruch 1, wobei die Leistungsisolationswand zusätzlich zu der Leistung Signale routet.
  3. Die integrierte Schaltungsstruktur gemäß Anspruch 1, wobei das leitfähige Material, das die zumindest eine Leistungsisolationswand füllt, eines oder mehrere von Wolfram, Kupfer, Titan oder Titannitrid umfasst.
  4. Die integrierte Schaltungsstruktur gemäß Anspruch 1, ferner umfassend einen isolierenden Liner konform zu Seitenwänden der zumindest einen Leistungsisolationswand.
  5. Die integrierte Schaltungsstruktur gemäß Anspruch 4, wobei der isolierende Liner ein dielektrisches Material umfasst.
  6. Die integrierte Schaltungsstruktur gemäß Anspruch 1, wobei die zumindest eine Leistungsisolationswand mit einem Untere-Region-leitenden-Material und einem Obere-Region-leitenden-Material gefüllt ist.
  7. Die integrierte Schaltungsstruktur gemäß Anspruch 1, wobei die zumindest eine Leistungsisolationswand in der unteren Bauelementschicht einen ersten Typ von isolierendem Liner und einen ersten Typ von leitendem Metall umfasst, und wobei die zumindest eine Leistungsisolationswand in der oberen Bauelementschicht einen zweiten Typ von isolierendem Liner und einen zweiten Typ von leitendem Metall umfasst.
  8. Die integrierte Schaltungsstruktur gemäß Anspruch 7, ferner umfassend einen elektrischen Übergang, der zwischen dem ersten Typ von leitendem Metall und dem zweiten Typ von leitendem Metall angeordnet ist.
  9. Die integrierte Schaltungsstruktur gemäß Anspruch 1, wobei die erste Struktur in der unteren Bauelementschicht ferner einen ersten Satz von einer oder mehreren isolierenden Isolationswänden umfasst, die mit einem oder mehreren isolierenden dielektrischen Materialien gefüllt sind.
  10. Die integrierte Schaltungsstruktur gemäß Anspruch 9, wobei das eine oder die mehreren dielektrischen Materialien ein Untere-Region-Wandmaterial und ein Obere-Region-Wandmaterial umfassen.
  11. Die integrierte Schaltungsstruktur gemäß Anspruch 1, wobei die zweite Struktur in der oberen Bauelementschicht ferner einen zweiten Satz von einer oder mehreren isolierenden Isolationswänden umfasst, die mit einem oder mehreren dielektrischen Materialien gefüllt sind.
  12. Die integrierte Schaltungsstruktur gemäß Anspruch 11, wobei das eine oder die mehreren dielektrischen Materialien ein Untere-Region-Wandmaterial und ein Obere-Region-Wandmaterial umfassen.
  13. Eine integrierte Schaltungsstruktur, umfassend: eine untere Bauelementschicht, die eine erste Struktur umfasst, die einen ersten Satz von Transistorfinnen, einen ersten Satz von Kontaktmetallisierung, und einen ersten Satz von einer oder mehreren Isolierisolationswänden umfasst; eine obere Bauelementschicht, die auf die untere Bauelementschicht gebondet ist, wobei die obere Bauelementschicht eine zweite Struktur umfasst, die einen zweiten Satz von Transistorfinnen, einen zweiten Satz von Kontaktmetallisierung und einen zweiten Satz von einer oder mehreren Isolierisolationswänden in der oberen Bauelementschicht umfasst; und eine Leistungsisolationswand, die sich von einer Oberseite der oberen Bauelementschicht zu der Unterseite der unteren Bauelementschicht erstreckt, wobei die Leistungsisolationswand mit einem leitfähigen Material gefüllt ist derart, dass Leistung und Signale zwischen Transistorbauelementen auf der oberen Bauelementschicht und der unteren Bauelementschicht geroutet werden.
  14. Die integrierte Schaltungsstruktur gemäß Anspruch 13, wobei das leitfähige Material, das die zumindest eine Leistungsisolationswand füllt, eines oder mehrere von Wolfram, Kupfer, Titan oder Titannitrid umfasst.
  15. Die integrierte Schaltungsstruktur gemäß Anspruch 13, ferner umfassend einen isolierenden Liner konform zu Seitenwänden der zumindest einen Leistungsisolationswand.
  16. Die integrierte Schaltungsstruktur gemäß Anspruch 15, wobei der isolierende Liner ein dielektrisches Material umfasst.
  17. Die integrierte Schaltungsstruktur gemäß Anspruch 13, wobei die zumindest eine Leistungsisolationswand mit einem Untere-Region-leitenden-Material und einem Obere-Region-leitenden-Material gefüllt ist.
  18. Die integrierte Schaltungsstruktur gemäß Anspruch 13, wobei die zumindest eine Leistungsisolationswand in der unteren Bauelementschicht einen ersten Typ von isolierendem Liner und einen ersten Typ von leitendem Metall umfasst, und wobei die zumindest eine Leistungsisolationswand in der oberen Bauelementschicht einen zweiten Typ von isolierendem Liner und einen zweiten Typ von leitendem Metall umfasst.
  19. Die integrierte Schaltungsstruktur gemäß Anspruch 18, ferner umfassend einen elektrischen Übergang, der zwischen dem ersten Typ von leitendem Metall und dem zweiten Typ von leitendem Metall angeordnet ist.
  20. Die integrierte Schaltungsstruktur gemäß Anspruch 13, wobei der erste Satz von einer oder mehreren isolierenden Isolationswänden und der zweite Satz von einer oder mehreren isolierenden Isolationswänden mit einem oder mehreren isolierenden dielektrischen Materialien gefüllt sind.
  21. Die integrierte Schaltungsstruktur gemäß Anspruch 20, wobei das eine oder die mehreren dielektrischen Materialien ein Untere-Region-Wandmaterial und ein Obere-Region-Wandmaterial umfassen.
  22. Ein Verfahren zum Herstellen einer integrierten Bauelementstruktur, die eine vertikal gestapelte Transistorbauelement-Architektur mit einer leitenden Leistungsisolationswand umfasst, das Verfahren umfassend: Bilden einer vertikal gestapelten Bauelementarchitektur, die eine untere Bauelementschicht und zumindest eine teilweise gebildete obere Bauelementschicht aufweist, die auf die untere Bauelementschicht gebondet ist; Bilden in der unteren Bauelementschicht einer ersten Struktur, die einen ersten Satz von Transistorfinnen, einen ersten Satz von Kontaktmetallisierung, und einen ersten Satz von einer oder mehreren isolierenden Isolationswänden umfasst; Bilden in der oberen Bauelementschicht einer zweiten Struktur, die einen zweiten Satz von Transistorfinnen, einen zweiten Satz von Kontaktmetallisierung, und einen zweiten Satz von einer oder mehreren isolierenden Isolationswänden umfasst; Abmaskieren von Strukturen in der oberen Bauelementschicht mit einer ätzresistenten Schicht, die anders als eine Bestimmte der unteren isolierenden Isolationswände in der oberen Bauelementschicht ist, die vertikal mit einer Bestimmten der unteren Isolationswände ausgerichtet ist; Ätzen von Materialien, die die Bestimmte der isolierenden Isolationswände füllen, um einen Hohlraum zu bilden; Ätzen von Materialien, die die Bestimmte der unteren isolierenden Isolationswand füllen, um den Hohlraum von der oberen Bauelementschicht durch die untere Bauelementschicht zu erweitern; und Füllen des Hohlraums mit einem leitfähigen Metall, um die Leistungsisolationswand zu bilden, die Leistung zwischen der unteren Bauelementschicht und der oberen Bauelementschicht routet.
  23. Das Verfahren gemäß Anspruch 22, ferner umfassend das Bilden eines isolierenden Liners konform zu Seitenwänden des Hohlraums vor dem Füllen des Hohlraums mit dem leitfähigen Metall.
  24. Das Verfahren gemäß Anspruch 22, ferner umfassend das Verwenden der Leistungsisolationswand, um sowohl Leistung als auch Signale zwischen der unteren Bauelementschicht und der oberen Bauelementschicht zu routen.
  25. Das Verfahren gemäß Anspruch 22, ferner umfassend das Verwenden von einem oder mehreren von Wolfram, Kupfer, Titan oder Titannitrid als das leitfähige Metall.
DE112017008331.1T 2017-12-27 2017-12-27 Vertikal gestapelte Transistorbauelemente mit Isolationswandstrukturen, die einen elektrischen Leiter umfassen Pending DE112017008331T5 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2017/068469 WO2019132869A1 (en) 2017-12-27 2017-12-27 Vertically stacked transistor devices with isolation wall structures containing an electrical conductor

Publications (1)

Publication Number Publication Date
DE112017008331T5 true DE112017008331T5 (de) 2020-09-03

Family

ID=67067968

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112017008331.1T Pending DE112017008331T5 (de) 2017-12-27 2017-12-27 Vertikal gestapelte Transistorbauelemente mit Isolationswandstrukturen, die einen elektrischen Leiter umfassen

Country Status (3)

Country Link
US (2) US11257738B2 (de)
DE (1) DE112017008331T5 (de)
WO (1) WO2019132869A1 (de)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11257738B2 (en) * 2017-12-27 2022-02-22 Intel Corporation Vertically stacked transistor devices with isolation wall structures containing an electrical conductor
DE112018007144T5 (de) * 2018-02-22 2020-11-12 Intel Corporation Seitenwand-Interconnect-Metallisierungsstrukturen für integrierte Schaltungsvorrichtungen
US20200294969A1 (en) * 2019-03-15 2020-09-17 Intel Corporation Stacked transistors with dielectric between source/drain materials of different strata
US20210202472A1 (en) * 2019-12-27 2021-07-01 Intel Corporation Integrated circuit structures including backside vias
DE102021109149A1 (de) * 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co. Ltd. Vorsprungsfeldeffekttransistor und dessen herstellungsverfahren
US11569352B2 (en) * 2020-05-28 2023-01-31 Taiwan Semiconductor Manufacturing Company Limited Protrusion field-effect transistor and methods of making the same
US11948944B2 (en) 2021-08-17 2024-04-02 International Business Machines Corporation Optimized contact resistance for stacked FET devices
WO2023091898A1 (en) * 2021-11-16 2023-05-25 Hsu Fu Chang Advanced structures having mosfet transistors and metal layers

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080054359A1 (en) * 2006-08-31 2008-03-06 International Business Machines Corporation Three-dimensional semiconductor structure and method for fabrication thereof
KR20080075405A (ko) 2007-02-12 2008-08-18 삼성전자주식회사 폴리 실리콘 핀을 갖는 비휘발성 메모리 트랜지스터, 상기트랜지스터를 구비하는 적층형 비휘발성 메모리 장치, 상기트랜지스터의 제조방법 및 상기 장치의 제조방법
US8642416B2 (en) * 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
US9953925B2 (en) * 2011-06-28 2018-04-24 Monolithic 3D Inc. Semiconductor system and device
CN105264655B (zh) 2013-06-25 2018-08-03 英特尔公司 具有局部层间互连的单片三维(3d)ic
US9929133B2 (en) * 2013-08-27 2018-03-27 Taiwan Semiconductor Manufacturing Company Limited Semiconductor logic circuits fabricated using multi-layer structures
US10084080B2 (en) * 2015-03-31 2018-09-25 Stmicroelectronics, Inc. Vertical tunneling FinFET
US10833017B2 (en) * 2016-09-13 2020-11-10 Qualcomm Incorporated Contact for semiconductor device
US11257738B2 (en) * 2017-12-27 2022-02-22 Intel Corporation Vertically stacked transistor devices with isolation wall structures containing an electrical conductor

Also Published As

Publication number Publication date
US11699637B2 (en) 2023-07-11
US20200273779A1 (en) 2020-08-27
US20220102246A1 (en) 2022-03-31
WO2019132869A1 (en) 2019-07-04
US11257738B2 (en) 2022-02-22

Similar Documents

Publication Publication Date Title
DE112017008331T5 (de) Vertikal gestapelte Transistorbauelemente mit Isolationswandstrukturen, die einen elektrischen Leiter umfassen
US20220319978A1 (en) Device layer interconnects
DE102020112887A1 (de) Substratlose, doppelseitige, eingebettete multi-die-verbindungsbrücke
DE102020113776A1 (de) Depop unter verwendung zyklischer selektiver abstandhalter-ätzung
DE112015006959T5 (de) Verfahren zum bilden rückseitiger selbstausgerichteter durchkontaktierungen und dadurch gebildete strukturen
DE102020103386A1 (de) Selbstausgerichtete-gate-endkappe(sage)-architektur mit gate- oder kontaktstopfen
DE102020103518A1 (de) Gestapelte Transistoren mit einem Dielektrikum zwischen den Source/Drain- Materialien unterschiedlicher Strata
DE102020129973A1 (de) Einzelgate-3d-nanodraht-inverter für dickes-gate-soc-anwendungen mit hoher dichte
DE112016007034T5 (de) Trigate- und finfet-bauelemente mit selbstausgerichtetem gate-rand
DE112018007362T5 (de) Gestapelte transistoren mit si pmos und hochmobilitäts-dünnfilmtransistor-nmos
DE102020104981A1 (de) Selbstausgerichtete-gate-endkappe(sage)-architektur mit lokalen zwischenverbindungen
DE112017008139T5 (de) Dünnfilmtransistoren mit relativ erhöhter Breite und gemeinschaftlich verwendeten Bitleitungen
DE112015006946T5 (de) Wrap-around-source/drain-verfahren zur herstellung von kontakten für rückseitenmetalle
DE112015006962T5 (de) Hybride tri-gate- und nanodraht-cmos-vorrichtungsarchitektur
DE102019111079A1 (de) CMOS-kompatible Isolationsleckverbesserungen bei Galliumnitridtransistoren
DE102019132101A1 (de) Kontakt-über-aktivem-gate-strukturen mit leitfähigen gateabgriffenfür fortgeschrittene integrierte-schaltungsstruktur-herstellung
DE102019108034A1 (de) Eingebetteter speicher in dreidimensionalem integriertem schaltkreis
CN110998841A (zh) 多版本库单元处置以及由此制作的集成电路结构
DE102020130463A1 (de) Finnenformung und daraus resultierende integrierte schaltungsstrukturen
DE102020127728A1 (de) Strukturen integrierter schaltungen mit rückseitigen durchkontaktierungen
DE102020128647A1 (de) Gate-all-around-integrierte-schaltungs-strukturen mit isolatorsubstrat
DE112016007366T5 (de) Halbleitervorrichtung, die finnenendspannungsinduzierende merkmale aufweist
DE102020113775A1 (de) Vorrichtung, umfassend Luft-Beabstanden von Gate-Abstandhaltern und anderen Dielektrika und Verfahren zur Bereitstellung einer solchen
DE102019104915A1 (de) Duale selbstausgerichtete Gate-Endabdeckungs- (SAGE) Architekturen
DE112017007856T5 (de) Strukturen integrierter Schaltungen mit differenzierten Arbeitsfunktionsschichten