CN110998841A - 多版本库单元处置以及由此制作的集成电路结构 - Google Patents

多版本库单元处置以及由此制作的集成电路结构 Download PDF

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M.T.博尔
A.W.杨
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Abstract

描述了多版本库单元处置和由此制作的集成电路结构。在示例中，一种集成电路结构包括沿衬底的第一方向平行并且沿与第一方向正交的第二方向具有节距的多条栅极线。单元类型的第一版本在多条栅极线的第一部分上方，单元类型的第一版本包括沿第二方向具有第二节距的第一多条互连线，第二节距小于第一节距。

Description

多版本库单元处置以及由此制作的集成电路结构
技术领域
本公开的实施例处于集成电路结构的领域中，并且特别在多版本库单元（librarycell）处置的领域中。
背景技术
在过去几十年里，集成电路中的特征的缩放一直是不断增长的半导体行业背后的驱动力。缩放到越来越小的特征使得能够在半导体芯片的有限的基板面积（real estate）上增加功能单元的密度。
例如，缩减晶体管大小允许在芯片上并入增加数量的存储器或逻辑器件，导致制作具有增加的容量的产品。然而，追求越来越大的容量不是没有问题的。优化每个器件的性能的必要性变得日益重要。在集成电路器件的制造中，随着器件尺寸继续缩小，多栅极晶体管（诸如三栅极晶体管）已变得更普遍。在常规工艺中，一般在体硅衬底或绝缘体上硅衬底（silicon-on-insulator substrate）上制作三栅极晶体管。在一些情况下，由于体硅衬底较低的成本和与现有的高产率体硅衬底基础架构的兼容性，体硅衬底是优选的。然而，缩放多栅晶体管不是没有后果的。随着微电子电路的这些基本构建块（building block）的尺寸减小，并且随着在给定区域中制作的基本构建块的绝对数量增加，对用于制作这些构建块的半导体工艺的约束已变得十分沉重。
常规的和目前最高水平的制作工艺中的可变性可能限制将它们进一步扩展至例如10 nm或亚10 nm范围中的可能性。因此，制作未来技术节点所需的功能组件可要求在当前的制作工艺中或取代当前的制作工艺来引入新方法或集成新技术。可引入新的布局以适应或实现这样的未来技术节点。
附图说明
图1图示用于存储器单元的常规单元布局的第一视图。
图2图示根据本公开的实施例的相对于下层栅极线（underlying gate line）具有增加的金属1节距密度的用于存储器单元的单元布局的第一视图。
图3A图示示出根据本公开的实施例的多条金属2（M2）线的增加的引脚命中（pinhit）的平面视图，所述多条金属2（M2）线在具有金属1（M1）的布局中，所述金属1（M1）相对于下层栅极线具有增加的密度。
图3B图示示出多条金属2（M2）线的常规引脚命中的平面视图，所述多条金属2（M2）线在具有金属1（M1）的布局中，所述金属1（M1）相对于下层栅极线具有相同密度。
图4图示根据本公开的实施例的（a）具有偶数多晶节距（poly pitch）的反相器单元相对于（b）具有奇数多晶节距的NAND单元的平面视图。
图5图示根据本公开的另一个实施例的（a）具有偶数多晶节距的反相器单元相对于（b）具有奇数多晶节距的NAND单元的平面视图。
图6图示根据本公开的实施例的用于相同标准单元的两种不同布局的截面视图。
图7图示根据本公开的实施例的指示偶数（E）或奇数（O）标记的四种不同单元布置的平面视图。
图8图示根据本公开的实施例的块级多晶网格（poly grid）的平面视图。
图9图示根据本公开的实施例的基于具有不同版本的标准单元的示例性可接受（通过）布局。
图10图示根据本公开的实施例的基于具有不同版本的标准单元的示例性不可接受（失败）布局。
图11图示根据本公开的实施例的基于具有不同版本的标准单元的另一个示例性可接受（通过）布局。
图12图示用于存储器单元的常规单元布局的第二视图。
图13图示根据本公开的实施例的具有比栅极线节距更紧密的M1节距的用于存储器单元的单元布局的第二视图。
图14图示用于存储器单元的常规单元布局的第三视图。
图15图示根据本公开的实施例的具有比栅极线节距更紧密的M1节距的用于存储器单元的单元布局的第三视图。
图16A图示根据本公开的实施例的非平面半导体器件的截面视图。
图16B图示根据本公开的实施例的沿图16A的半导体器件的a-a'轴截取的平面视图。
图17图示根据本公开的实施例的一个实现的计算装置。
图18是实现本公开的一个或多个实施例的中介层（interposer）。
具体实施方式
描述多版本库单元处置以及由此制作的集成电路结构。在以下描述中，阐述了诸如具体布局或材料体系的众多具体细节，以便提供本公开的实施例的充分理解。本领域技术人员将明白，可在没有这些具体细节的情况下实践本公开的实施例。在其它实例中，没有详细描述诸如单或双镶嵌处理（damascene processing）之类的公知特征，以便不会不必要地混淆本公开的实施例。此外，将了解，附图中示出的各种实施例是说明性表示，并且不一定按比例绘制。在一些情况下，将以最有助于理解本公开的方式依次将各种操作描述为多个分立操作，但不应将描述的顺序理解为暗示这些操作一定是依赖于顺序的。特别地，不需要按照呈现的顺序执行这些操作。
在以下描述中，某些术语也可只出于参考的目的而被使用，并且因此不旨在进行限制。例如，诸如“上部”、“下部”、“上方”、“下方”、“底部”和“顶部”的术语是指对其进行参考的附图中的方向。诸如“前”、“后”、“后部”和“侧面”的术语描述在一致但任意的参考系内组件的部分的取向和/或位置，通过参考描述所讨论的组件的文字和相关联的附图来使其清晰。此类术语可包括上文特别提到的词语、其衍生词和类似含意的词语。
本文中描述的实施例可涉及前道（FEOL）半导体处理和结构。FEOL是集成电路（IC）制作的第一部分，其中在半导体衬底或层中对各个器件（例如，晶体管、电容、电阻等）进行图案化。FEOL一般涵盖直到（但不包括）金属互连层的沉积的每件事物。在最后的FEOL操作之后，结果通常是具有隔离的晶体管（例如，没有任何线路）的晶圆。
本文中描述的实施例可涉及后道（BEOL）半导体处理和结构。BEOL是IC制作的第二部分，其中用晶圆上的配线（wiring）（例如，一个或多个金属化层）将各个器件（例如，晶体管、电容、电阻等）互连。BEOL包括触点、绝缘层（电介质）、金属层级和用于芯片到封装连接的接合位点。在制作阶段的BEOL部分中，形成触点（焊盘）、互连线路、通孔和电介质结构。对于现代IC工艺，可在BEOL中增加多于10个金属层。
下文描述的实施例可以适用于FEOL处理和结构、BEOL处理和结构、或者FEOL和BEOL处理和结构两者。特别地，尽管可使用FEOL处理场景来说明示例性处理方案，但是此类方法也可以适用于BEOL处理。同样地，尽管可使用BEOL处理场景来说明示例性处理方案，但是此类方法也可以适用于FEOL处理。
本文中描述的一个或多个实施例涉及在平行互连线（例如，金属1线）和栅极线未对准时的多版本库单元处置。实施例可涉及10 nm或更小的技术节点。实施例可包括或涉及单元布局，所述单元布局使得相对于先前的技术节点在相同或更小的覆盖区域（footprint）中的更高性能的单元成为可能。在实施例中，覆盖在栅极线上的互连线被制作成相对于下层栅极线具有增加的密度。此类实施例可实现引脚命中的增加、增加的布线（routing）可能性、或到单元引脚的增加的接入。可实现实施例以提供大于6%的块级密度。
为了提供上下文，栅极线和互连的下一个平行层级（通常称为金属1，其中金属0层在金属1和栅极线之间正交延伸）需要在块级上对准。但是，在实施例中，使金属1线的节距不同于（例如，小于）栅极线的节距。对于每个单元使两个标准单元版本（例如，两个不同的单元图案）可用，以适应节距的不同。所选择的特定版本遵循在块级上遵守的规则放置。如果选择不当，那么可能出现脏配准（dirty registration，DR）。根据本公开的实施例，实现相对于下层栅极线具有增加的节距密度的更高金属层（例如，金属1或M1）。在实施例中，此类方法实现积极的缩放，来为例如10纳米（10 nm）技术节点提供改进的每晶体管成本。
作为比较示例，图1图示用于存储器单元的常规单元布局的第一视图。
参考图1，示例性14纳米（14 nm）布局100包括位单元102。位单元102包括栅极或多晶线104和金属1（M1）线106。在所示的示例中，多晶线104具有1x节距，并且M1线106具有1x节距。在特定实施例中，多晶线104具有70 nm节距，并且M1线106具有70 nm节距。
与图1相比，图2图示根据本公开的实施例的相对于下层栅极线具有增加的金属1节距密度的用于存储器单元的单元布局的第一视图。
参考图2，示例性10纳米（10 nm）布局200包括位单元202。位单元202包括栅极或多晶线204和金属1（M1）线206。在所示的示例中，多晶线204具有1x节距，并且M1线206具有0.67x节距。结果是重叠线205，它包括直接在多晶线上方的M1线。在特定实施例中，多晶线204具有54 nm节距，并且M1线206具有36 nm节距。
与布局100相比，在布局200中，M1节距小于栅极节距，每三条线空出额外的线（205）（例如，对于每两条多晶线，有三条M1线）。在实施例中，通过有源栅极上触点（COAG）布置来实现到多晶的触点。
更一般地参考图2，在实施例中，集成电路结构包括在衬底上的存储器位单元202。存储器位单元202包括沿衬底的第二方向2平行的第一和第二栅极线204。第一和第二栅极线204沿衬底的第一方向（1）具有第一节距，第一方向（1）垂直于第二方向（2）。第一、第二和第三互连线206在第一和第二栅极线204上方。第一、第二和第三互连线206沿衬底的第二方向（2）平行。第一、第二和第三互连线206沿第一方向具有第二节距，其中第二节距小于第一节距。
如可适用于本公开通篇，栅极线204可称为在用来形成栅格结构的轨道（track）上。互连线206也可称为在用来形成栅格结构的轨道上。在实施例中，用于栅极线或互连线的术语“栅格”本文中用于指紧密节距的栅格结构。在一个此类实施例中，紧密节距不可直接通过常规光刻来实现。例如，如本领域中已知，可首先形成基于常规光刻的图案，但是可通过使用间隔体掩模图案化（spacer mask patterning）来将节距减半。甚至更进一步地，可通过第二轮间隔体掩模图案化来将原始节距四等分。因此，本文中描述的栅格状图案可具有以恒定节距隔开并具有恒定宽度的栅极线或互连线。可通过节距减半或节距四等分或其它节距分割方法来制作图案。
在实施例中，通过相对于平行于互连线延伸的下层栅极线增加第一层级的互连线的密度，来实现增加的引脚命中。图3A图示示出根据本公开的实施例的多条金属2（M2）线的增加的引脚命中（pin hit）的平面视图，所述多条金属2（M2）线在具有金属1（M1）的布局中，所述金属1（M1）相对于下层栅极线具有增加的密度。
参考图3A，示出三条栅极线302A（另外称为多晶线）。四条金属1（M1）线304A与栅极线302A平行延伸。尽管没有示出，但是金属0（M0）线可在栅极线302A和金属1（M1）线304A之间正交延伸。上覆盖金属2（M2）线306A被示为与下层M1线304A正交延伸。在特定实施例中，示出VCC 308A和VSS 310A。将引脚标记为‘a’和‘o’。五个M2轨道306A接入引脚a，并且五个M2轨道306A接入引脚o。
与图3A相比，图3B图示示出多条金属2（M2）线的常规引脚命中的平面视图，所述多条金属2（M2）线在具有金属1（M1）的布局中，所述金属1（M1）相对于下层栅极线具有相同密度。
参考图3B，示出两条栅极线302B（另外称为多晶线）。两条金属1（M1）线304B与栅极线302B平行延伸。尽管没有图示，但是金属0（M0）线可在栅极线302B和金属1（M1）线304B之间正交延伸。上覆盖金属2（M2）线306B被示为与下层M1线304B正交延伸。在特定实施例中，示出VCC 308B和VSS 310B。将引脚标记为‘a’和‘o’。五个M2轨道306B接入引脚o，但是只有三个M2轨道306B接入引脚a。在位置350处，由于存在电源连接而导致阻挡引脚接入。
本文中描述的实施例提供用于在栅极线和金属1线未对准的情况下处置单元的方法。在实施例中，使具有针对性的块级放置的每个标准单元的两个版本可用于每个单元。在实施例中，对布局没有限制，因为两个版本之间的合适选择允许可将任何单元放置在任何位置的情形。
作为第一标准单元示例，图4图示根据本公开的实施例的（a）具有偶数多晶节距的反相器单元相对于具有奇数多晶节距的NAND单元的平面视图。参考图4的部分（a），单元400（虚线框）包括栅极线402。金属1线404被示为覆盖在栅极线402上，其中每三条栅极线402有一条额外的M1线404。M1线在单元边界400的左侧和右侧。参考图4的部分（b），单元450（虚线框）包括栅极线452。金属1线454被示为覆盖在栅极线452上，其中每两条栅极线452有一条额外的M1线454。M1线在单元边界450的左侧，但不在单元边界450的右侧。作为该布局的结果，在其中第一反相器与NAND单元450相邻、所述NAND单元450与第二反相器相邻（如从左到右看）的场景中，脏配准（DR）出现在NAND单元450和第二反相器之间，因为金属1线可能触碰NAND单元和第二反相器彼此邻接的地方。
作为第二标准单元示例，图5图示根据本公开的另一个实施例的（a）具有偶数多晶节距的反相器单元相对于具有奇数多晶节距的NAND单元的平面视图。参考图5的部分（a），单元500（虚线框）包括栅极线502。金属1线504被示为覆盖在栅极线502上，其中每三条栅极线502有一条额外的M1线504。M1线在单元边界500的左侧和右侧。参考图5的部分（b），单元550（虚线框）包括栅极线552。金属1线554被示为覆盖在栅极线552上，其中每四条栅极线552有一条额外的M1线554。M1线在单元边界550的右侧，但不在单元边界550的左侧。作为该布局的结果，在其中第一反相器与NAND单元550相邻、所述NAND单元550与第二反相器相邻（如从左到右看）的场景中，脏配准（DR）出现在NAND单元550和第一反相器之间，因为金属1线可能触碰NAND单元和第一反相器彼此邻接的地方。
图6图示根据本公开的实施例的用于相同标准单元的两种不同布局的截面视图。
参考图6的部分（a），一组栅极线604A覆盖在衬底602A上。一组金属1（M1）互连606A覆盖在该组栅极线604A上。该组金属1（M1）互连606A具有比该组栅极线604A更紧密的节距。然而，最外侧金属1（M1）互连606A与最外侧栅极线604A具有外侧对准。为了标记的目的，如本公开通篇中所使用的，将图6的部分（a）的对准布置称为具有偶数（E）对准。
与部分（a）相比，参考图6的部分（b），一组栅极线604B覆盖在衬底602B上。一组金属1（M1）互连606B覆盖在该组栅极线604B上。该组金属1（M1）互连606B具有比该组栅极线604B更紧密的节距。最外侧金属1（M1）互连606B与最外侧栅极线604B没有外侧对准。为了标记的目的，如本公开通篇中所使用的，将图6的部分（b）的非对准布置称为具有奇数（O）对准。
图7图示根据本公开的实施例的指示偶数（E）或奇数（O）标记的四种不同单元布置的平面视图。
参考图7的部分（a），单元700A具有栅极（或多晶）线702A和金属1（M1）线704A。将单元700A标记为EE单元，因为单元700A的左侧和单元700A的右侧具有对准的栅极线702A和M1线704A。相比之下，参考图7的部分（b），单元700B具有栅极（或多晶）线702B和金属1（M1）线704B。将单元700B标记为OO单元，因为单元700B的左侧和单元700B的右侧具有非对准的栅极线702B和M1线704B。
参考图7的部分（c），单元700C具有栅极（或多晶）线702C和金属1（M1）线704C。将单元700C标记为EO单元，因为单元700C的左侧具有对准的栅极线702C和M1线704C，但是单元700C的右侧具有非对准的栅极线702C和M1线704C。相比之下，参考图7的部分（d），单元700D具有栅极（或多晶）线702D和金属1（M1）线704D。将700D单元标记为OE单元，因为单元700D的左侧具有非对准的栅极线702D和M1线704D，但是单元700D的右侧具有对准的栅极线702D和M1线704D。
作为用于放置标准单元类型的所选择的第一或第二版本的基础，图8图示根据本公开的实施例的块级多晶网格的平面视图。参考图8，块级多晶网格800包括沿方向804平行延伸的栅极线802。标记的单元布局边界806和808被示为在第二正交方向上延伸。栅极线802在偶数（E）和奇数（O）标记之间交替。
图9图示根据本公开的实施例的基于具有不同版本的标准单元的示例性可接受（通过）布局。参考图9，布局900包括如按照从左到右的顺序放置在边界806和808之间的类型700C/700D的三个单元：700D、邻接的第一700C以及隔开的第二700C。700C和700D之间的选择基于对应栅极线802上的E或O标记的对准。布局900还包括如按照从左到右的顺序放置在边界808下方的类型700A/700B的单元：第一700A与第二700A隔开。700A和700B之间的选择基于对应栅极线802上的E或O标记的对准。在脏配准（DR）不出现在布局900中的意义上，布局900是通过单元。将明白，p标记电源，并且a、b、c或o是示例性引脚。在布置900中，电源线p跨边界808与彼此对齐。
更一般地参考图9，根据本公开的实施例，集成电路结构包括沿衬底的第一方向平行并沿与第一方向正交的第二方向具有节距的多条栅极线802。单元类型的第一版本700C在多条栅极线802的第一部分上方。单元类型的第一版本700C包括沿第二方向具有第二节距的第一多条互连线，第二节距小于第一节距。单元类型的第二版本700D在多条栅极线802的第二部分上方沿第二方向与单元类型的第一版本700C横向相邻。单元类型的第二版本700D包括沿第二方向具有第二节距的第二多条互连线。单元类型的第二版本700D在结构上不同于单元类型的第一版本700C。
在实施例中，单元类型的第一版本700C的第一多条互连线中的各个互连线沿第二方向在单元类型的第一版本700C的第一边缘（例如，左边缘）处但不在单元类型的第一版本700C的第二边缘（例如，右边缘）处与沿第一方向的多条栅极线802中的各个栅极线对准。在一个此类实施例中，单元类型的第一版本700C是NAND单元的第一版本。单元类型的第二版本700D的第二多条互连线中的各个互连线沿第二方向在单元类型的第二版本700D的第一边缘（例如，左边缘）处与沿第一方向的多条栅极线802中的各个栅极线不对准，但是在单元类型的第二版本700D的第二边缘（例如，右边缘）处与沿第一方向的多条栅极线802中的各个栅极线对准。在一个此类实施例中，单元类型的第二版本700D是NAND单元的第二版本。
在另一个实施例中，从单元类型700A和700 B选择第一和第二版本。单元类型的第一版本700A的第一多条互连线中的各个互连线沿第二方向在单元类型的第一版本700A的两个边缘处与沿第一方向的多条栅极线802中的各个栅极线对准。在一个实施例中，单元类型的第一版本700A是反相器单元的第一版本。将明白，单元类型的第二版本700B的第二多条互连线中的各个互连线反之将不会沿第二方向在单元类型的第二版本700B的两个边缘处与沿第一方向的多条栅极线802中的各个栅极线对准。在一个实施例中，单元类型的第二版本700B是反相器单元的第二版本。
图10图示根据本公开的实施例的基于具有不同版本的标准单元的示例性不可接受（失败）布局。参考图10，布局1000包括如按照从左到右的顺序放置在边界806和808之间的类型700C/700D的三个单元：700D、邻接的第一700C以及隔开的第二700C。如所示的，700C和700D之间的合适选择基于对应栅极线802上的E或O标记的对准。然而，布局1000还包括如按照从左到右的顺序放置在边界808下方的类型700A/700B的单元：第一700A与第二700A隔开。布局1000与900的不同之处在于，第二700A向左移动了一条线。尽管700A和700B之间的选择应当基于对应栅极线802上的E或O标记的对准，但它并没有，并且第二单元700A未对准，这种情况的一个后果是未对准的电源（p）线。布局1000是失败的单元，因为脏配准（DR）出现在布局1000中。
图11图示根据本公开的实施例的基于具有不同版本的标准单元的另一个示例性可接受（通过）布局。参考图11，布局1100包括按从左到右的顺序放置在边界806和808之间的类型700C/700D的三个单元：700D、邻接的第一700C以及隔开的第二700C。700C和700D之间的选择基于对应栅极线802上的E或O标记的对准。布局1100还包括按从左至右的顺序放置在边界808下方的类型700A/700B的单元：700A与700B隔开。700B的位置与布局1000中的700A的位置相同，但是所选择的单元700B基于对应栅极线802上的O标记的合适对准。在脏配准（DR）不出现在布局1100中的意义上，布局1100是通过的单元。将明白，p标记电源，并且a、b、c或o是示例性引脚。在布置1100中，电源线p跨边界808与彼此对齐。
共同参考图10和图11，一种制作用于集成电路结构的布局的方法包括沿第二方向将沿第一方向平行的多条栅极线802中的交替的栅极线标记为偶数（E）或奇数（O）。然后，在多条栅极线802上方为单元类型选择位置。该方法还包括：取决于位置，在单元类型的第一版本和单元类型的第二版本之间进行选择，第二版本在结构上不同于第一版本，其中单元类型的所选择的版本沿第二方向在单元类型的边缘处具有用于互连的偶数（E）或奇数（O）标记，并且其中单元类型的边缘的标记与在互连下方的多条栅极线中的各个栅极线的标记匹配。
在实施例中，互连沿第二方向具有节距，该节距比栅极线沿第二方向的节距小。在实施例中，单元类型的第一版本的互连中的各个互连沿第二方向在单元类型的第一版本的两个边缘处与沿第一方向的多条栅极线中的各个栅极线对准。在一个此类实施例中，单元类型的第二版本的互连中的各个互连沿第二方向在单元类型的第二版本的两个边缘处与沿第一方向的多条栅极线中的各个栅极线不对准。在特定的此类实施例中，单元类型是反相器单元。
在另一个实施例中，单元类型的第一版本的互连中的各个互连沿第二方向在单元类型的第一版本的第一边缘处但不在单元类型的第一版本的第二边缘处与沿第一方向的多条栅极线中的各个栅极线对准。在一个此类实施例中，单元类型的第二版本的互连中的各个互连沿第二方向在单元类型的第二版本的第二边缘处但不在单元类型的第二版本的第一边缘处与沿第一方向的多条栅极线中的各个栅极线对准。在特定实施例中，单元类型是NAND单元。
本文中描述的单元和单元版本可被包括在单元库中。在实施例中，用于单元布局设计的库包括用于放置在多条栅极线的第一部分上方的单元类型的第一版本，单元类型的第一版本包括第一多条互连线。库还包括用于放置在多条栅极线的第二部分上方的单元类型的第二版本，单元类型的第二版本包括第二多条互连线，单元类型的第二版本在结构上不同于单元类型的第一版本。
继续存储器单元100和200的示例性应用，作为比较示例，图12图示用于存储器单元的常规单元布局1200的第二视图。
参考图12，示出14 nm位单元102，它具有N-扩散1202（例如，P-型掺杂的有源区，诸如下层衬底的硼掺杂的扩散区）和P-扩散1204（例如，N-型掺杂的有源区，诸如下层衬底的磷和/或砷掺杂的扩散区），其中为清楚起见去除了M1线。位单元102的布局1200包括栅极或多晶线104、沟槽触点1206、栅极触点1208（特定于14 nm节点）和触点通孔1210。
与图12相比，图13图示根据本公开的实施例的具有比栅极线节距更紧密的M1节距的用于存储器单元的单元布局1300的第二视图。
参考图13，示出10 nm位单元202，它具有N-扩散1302（例如，P-型掺杂的有源区，诸如下层衬底的硼掺杂的扩散区）和P-扩散1304（例如，N-型掺杂的有源区，诸如下层衬底的磷和/或砷掺杂的扩散区），其中为清楚起见去除了M1线。位单元202的布局1300包括栅极或多晶线204、沟槽触点1306、栅极通孔1308（特定于10 nm节点）和沟槽触点通孔1310。
在比较布局1200和1300中，根据本公开的实施例，在14 nm布局中，内部节点只通过栅极触点（GCN）连接。由于多晶到GCN空间约束，无法在相同的覆盖区域中创建性能增强的布局。在10 nm布局中，该设计允许将触点（VCG）置于栅极上，以消除对多晶触点的需要。在一个实施例中，该布置使用M1实现了内部节点的连接，允许14 nm覆盖区域内的额外有源区密度（例如，增加的鳍的数量）。在10 nm布局中，一旦使用有源栅极上触点（COAG）体系结构，便可使扩散区之间的间距更小，因为它们不受沟槽触点到栅极触点的间距的限制。在实施例中，图12的布局1200称为112（1个鳍上拉（fin pull-up），1个鳍传输栅极（fin passgate），2个鳍下拉（fin pull down））布置。相比之下，图13的布局1300称为122（1个鳍上拉，2个鳍传输栅极，2个鳍下拉）布置，在特定实施例中，该布置在与图12的112布局相同的覆盖区域内。在实施例中，与112布置相比，122布置提供了改进的性能。
作为比较示例，图14图示用于存储器单元的常规单元布局1400的第三视图。
参考图14，示出14 nm位单元102，它具有金属0（M0）线1402，其中为清楚起见去除了多晶线。还示出了金属1（M1）线106、触点通孔1210和通孔0结构1404。
与图14相比，图15图示根据本公开的实施例的具有比栅极线节距更紧密的M1节距的用于存储器单元的单元布局的第三视图。
参考图15，示出10 nm位单元202，它具有金属0（M0）线1502，其中为清楚起见去除了多晶线。还示出了金属1（M1）线206、栅极通孔1308、沟槽触点通孔1310和通孔0结构1504。在比较图14和图15中，根据本公开的实施例，对于14 nm布局，内部节点只通过栅极触点（GCN）连接，而对于10 nm布局，则使用自由的M1线来连接内部节点中的一个。
共同参考图2、图13和图15，根据本公开的实施例，集成电路结构包括在衬底上的存储器位单元202。存储器位单元202包括沿衬底的第一方向（1）平行的第一有源区（顶部1302）、第二有源区（顶部1304）、第三有源区（底部1304）和第四有源区（底部1302）。第一栅极线（左204）和第二栅极线（右204）在第一、第二、第三和第四有源区1302/1304上方。第一和第二栅极线204沿衬底的第二方向（2）平行，第二方向（2）垂直于第一方向（1）。第一互连线（远左206）、第二互连线（近左206）和第三互连线（近右206）在第一和第二栅极线204上方。第一、第二和第三互连线206沿衬底的第二方向（2）平行。
在实施例中，第一互连线（远左206）和第二互连线（近左206）在第一、第二、第三和第四有源区1302/1304中的一个或多个有源区上方的第一和第二栅极线204的位置处（例如，在所谓的“有源栅极”位置处）电连接到第一和第二栅极线204。在一个实施例中，第一互连线（远左206）和第二互连线（近左206）通过在第一和第二互连线206以及第一和第二栅极线204之间垂直的中间的多条互连线1504而电连接到第一和第二栅极线204。中间的多条互连线1504沿衬底的第一方向（1）平行。
在实施例中，第三互连线（近右206）将存储器位单元202的一对栅极电极电耦合在一起，这对栅极电极被包括在第一和第二栅极线204中。在另一个实施例中，第三互连线（近右206）将存储器位单元202的一对沟槽触点电耦合在一起，这对沟槽触点被包括在多条沟槽触点线1306中。
在实施例中，第一有源区（顶部1302）是P-型掺杂的有源区（例如，来为NMOS器件提供N-扩散），第二有源区（顶部1304）是N-型掺杂的有源区（例如，来为PMOS器件提供P-扩散），第三有源区（底部1304）是N-型掺杂的有源区（例如，来为PMOS器件提供P-扩散），并且第四有源区（底部1302）是N-型掺杂的有源区（例如，来为NMOS器件提供N-扩散）。在实施例中，第一、第二、第三和第四有源区1302/1304在硅鳍中。在实施例中，存储器位单元202包括基于单个硅鳍的上拉晶体管、基于两个硅鳍的传输栅极晶体管和基于两个硅鳍的下拉晶体管。
在实施例中，第一和第二栅极线204与沿衬底的第二方向（2）平行的多条沟槽触点线1306中的各条沟槽触点线交替。多条沟槽触点线1306包括存储器位单元202的沟槽触点。第一和第二栅极线204包括存储器位单元202的栅极电极。
在实施例中，第一和第二栅极线204沿第一方向（1）具有第一节距。第一、第二和第三互连线206沿第一方向（1）具有第二节距。在一个此类实施例中，第二节距小于第一节距。在特定的此类实施例中，第一节距在50纳米至60纳米的范围中，并且第二节距在30纳米至40纳米的范围中。在特定的此类实施例中，第一节距为54纳米，并且第二节距为36纳米。
在实施例中，本文中描述的布局与包括均匀鳍修整掩模（uniform fin trimmask）的均匀插塞和掩模图案可兼容。布局可以与非EUV工艺可兼容。另外，布局可只要求使用中间鳍修整掩模。与常规布局相比，本文中描述的实施例可实现在面积方面的增加的密度。可实现实施例以在高级自对准工艺技术中提供布局高效的存储器实现。在管芯面积和/或存储器性能方面可实现优势。可通过此类布局方法独特地实现电路技术。
本文中描述的一个或多个实施例涉及半导体器件的集成，诸如金属氧化物半导体（MOS）器件集成。作为示例，图16A图示根据本公开的实施例的非平面半导体器件的截面视图。图16B图示根据本公开的实施例的沿图16A的半导体器件的a-a'轴截取的平面视图。
参考图16A，半导体结构或器件1600包括从衬底1602形成并在隔离区1606内的非平面有源区（例如，包括突出鳍部分1604和子鳍区1605的鳍结构）。栅极线1608设置在非平面有源区的突出部分1604上方以及隔离区1606的一部分上方。如所示的，栅极线1608包括栅极电极1650/1699和栅极电介质层1652。在一个实施例中，栅极线1608还可包括电介质盖层1654。从这个角度还看到栅极触点1614和上覆盖栅极触点通孔1616以及上覆盖金属互连1660，所有这些都设置在层间电介质堆叠或层1670中。
从图16A的角度还看到，在一个实施例中，栅极触点1614设置在隔离区1606上方，但是没有设置在非平面有源区上方。然而，半导体结构或器件1600的布置将栅极触点放置在隔离区上方。对于某些技术节点，此类布置可在某些应用中视为对布局空间的低效使用，或者可以是单元设计的限制。在另一个实施例中，半导体器件具有接触在有源区上方形成的栅极电极的部分的触点结构，以提供有源栅极上触点（COAG）体系结构。
将明白，为了便于说明，将栅极线1608示为在三个突出鳍部分1604上方，但是并不限于此。例如，可而是在1个、2个、4个或甚至更多的突出鳍部分上方形成栅极线。如可适用于本公开通篇，突出鳍部分1604可被称为形成栅格结构。在实施例中，突出鳍部分1604的术语“栅格”本文中用来指紧密节距的栅格结构。在一个此类实施例中，紧密节距不可直接通过常规光刻来实现。例如，如本领域中已知，可首先形成基于常规光刻的图案，但是可通过使用间隔体掩模图案化来将节距减半。甚至更进一步地，可通过第二轮间隔体掩模图案化来将原始节距四等分。因此，本文中描述的栅格状图案可具有以恒定节距隔开并具有恒定宽度的突出鳍部分1604。该图案可通过节距减半或节距四等分或其它节距分割方法来制作。
参考图16B，将栅极线1608示为设置在突出鳍部分1604上方。从这个角度可看到突出鳍部分1604的源极和漏极区1604A和1604B。在一个实施例中，源极和漏极区1604A和1604B是突出鳍部分1604的原始材料的掺杂部分。在另一个实施例中，去除并例如通过外延沉积用另一种半导体材料替换突出鳍部分1604的材料。在任一种情况下，源极和漏极区1604A和1604B可在电介质层1606的高度下方扩展，即，进入到子鳍区1605中。
在实施例中，半导体结构或器件1600是诸如但不限于fin-FET或三栅极器件的非平面器件。在此类实施例中，对应的半导体沟道区由三维主体组成或在三维主体中形成。在一个此类实施例中，栅极线1608的栅极电极和栅极电极材料至少围绕三维主体的顶表面和一对侧壁。
衬底1602可由可承受制造工艺并且电荷可在其中迁移的半导体材料组成。在实施例中，衬底1602是由晶体硅、硅/锗或者锗层组成的体衬底，其用诸如但不限于磷、砷、锑、硼、镓或其组合的电荷载流子来被掺杂以形成有源区1604。在一个实施例中，体衬底1602中硅原子的浓度大于97%。在另一个实施例中，体衬底1602由在不同晶体衬底顶上生长的外延层（例如，在硼掺杂的体硅单晶衬底顶上生长的硅外延层）组成。体衬底1602可备选地由III-V族材料组成。在实施例中，体衬底1602由诸如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合的III-V材料组成。在一个实施例中，体衬底1602由III-V材料组成，并且电荷载流子掺杂剂杂质原子是诸如但不限于镁、铍、锌、碳、硅、锗、氧、硫、硒或碲的原子。
隔离区1606可由适合于最终电隔离或有助于隔离永久栅极结构的部分与下层体衬底、或者隔离在下层体衬底内形成的有源区（诸如隔离鳍有源区）的材料组成。例如，在一个实施例中，隔离区1606由诸如但不限于二氧化硅、氧氮化硅、氮化硅或碳掺杂的氮化硅之类的电介质材料组成。
在实施例中，栅极电介质层1652由高-K材料组成。例如，在一个实施例中，栅极电介质层1652由诸如但不限于氧化铪、氧氮化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钽、铌锌酸铅或其组合的材料组成。此外，栅极电介质层的一部分可包括从衬底1602的顶部几个层形成的原生氧化物层。在实施例中，栅极电介质层由顶部高-k部分和由半导体材料的氧化物组成的下部部分组成。在一个实施例中，栅极电介质层1652由氧化铪的顶部部分和二氧化硅或氧氮化硅的底部部分组成。
在实施例中，栅极电极1650/1699的层1650由在功函数设置层1699上方形成的非功函数设置导电填充材料组成。在特定实施例中，晶体管1600是N-型（NMOS）晶体管，并且功函数设置层1699是N-型功函数。在另一个特定实施例中，晶体管1600是P-型（PMOS）晶体管，并且功函数设置层1699具有P-型功函数。
在一个此类实施例中，导电填充材料1650包括诸如但不限于钨（W）、铝（Al）或铜（Cu）的材料。在一个实施例中，一个或多个导电阻挡层（诸如氮化钛或氮化钽）在栅极电极的层1650和1699之间。在一些实现中，栅极电极可由“U”形结构组成，该“U”形结构包括大体上平行于衬底的表面的底部部分和大体上垂直于衬底的顶表面的两个侧壁部分。在另一个实现中，形成栅极电极的金属层中的至少一个金属层可简单地是大体上平行于衬底的顶表面并且不包括大体上垂直于衬底的顶表面的侧壁部分的平面层。在本公开的另外的实现中，栅极电极可由U形结构和平面非U形结构的组合组成。例如，栅极电极可由在一个或多个平面非U形层顶上形成的一个或多个U形金属层组成。
在实施例中，与栅极电极堆叠相关联的电介质盖层（dielectric cap layer）1654和/或电介质间隔体可由适合于最终电隔离或有助于隔离永久栅极结构与相邻或上覆盖导电触点（诸如自对准触点）的材料组成。例如，在一个实施例中，电介质盖层1654和/或电介质间隔体由诸如但不限于二氧化硅、氧氮化硅、氮化硅或碳掺杂的氮化硅的电介质材料组成。
栅极触点1614、上覆盖栅极触点通孔1616和/或上覆盖金属互连1660可由导电材料组成。在实施例中，触点、互连或通孔中的一个或多个由金属组分组成。金属组分可以是诸如钨、镍或钴的纯金属，或者可以是诸如金属-金属合金或金属-半导体合金（例如，诸如硅化物材料）的合金。在特定实施例中，栅极触点1614、上覆盖栅极触点通孔1616或上覆盖金属互连1660中的一个或多个包括阻挡层和导电填充材料。在一个此类实施例中，阻挡层由钛和/或氮化钛或者钽和/或氮化钽组成。在实施例中，导电填充材料由诸如但不限于Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金的导电材料组成。一般来说，如本公开通篇所使用的，互连线有时在本领域中又称为迹线、线路、线、金属线或简称为互连。
在实施例中，层间电介质堆叠或层1670由电介质或绝缘材料层组成或包括电介质或绝缘材料层。合适的电介质材料的示例包括但不限于硅的氧化物（例如，二氧化硅（SiO2））、硅的掺杂氧化物、硅的氟化氧化物、硅的碳掺杂氧化物、本领域中已知的各种低-k电介质材料及其组合。层间电介质材料可通过诸如例如化学气相沉积（CVD）、物理气相沉积（PVD）的常规技术或通过其它沉积方法形成。
在实施例中（尽管未图示），提供结构1600涉及形成触点图案，所述触点图案基本上与现有的栅极图案完全对准，同时消除使用具有过度紧密的配准预算的光刻步骤。在一个此类实施例中，该方法使得能够使用本质上高度选择性的湿蚀刻（例如，相对于常规实现的干蚀刻或等离子蚀刻）来生成触点开口。在实施例中，通过与触点插塞光刻操作结合利用现有的栅极图案来形成触点图案。在一个此类实施例中，该方法使得能够消除对如常规方法中使用的用来生成触点图案的原本关键的光刻操作的需要。在实施例中，不对沟槽触点网格进行单独图案化，而是在多晶（栅极）线之间形成沟槽触点网格。例如，在一个此类实施例中，在栅极栅格图案化之后但在栅极栅格切割之前形成沟槽触点网格。
此外，可通过替换栅极工艺（replacement gate process）来制作栅极堆叠结构1608。在此类方案中，可去除并用永久栅极电极材料替换诸如多晶硅或氮化硅支柱材料的虚设栅极材料（dummy gate material）。在一个此类实施例中，与从较早处理中完成相反，在该工艺中还形成永久栅极电介质层。在实施例中，通过干蚀刻或湿蚀刻工艺来去除虚设栅极。在一个实施例中，虚设栅极由多晶硅或非晶硅组成，并且利用包括使用SF6的干蚀刻工艺来去除该虚设栅极。在另一个实施例中，虚设栅极由多晶硅或非晶硅组成，并且利用包括使用溶于水的NH4OH或四甲基氢氧化铵的湿蚀刻工艺来去除该虚设栅极。在一个实施例中，虚设栅极由氮化硅组成，并且利用包括溶于水的磷酸的湿蚀刻来去除该虚设栅极。
在实施例中，本文中描述的一种或多种方法基本上设想与虚设和替换触点工艺组合的虚设和替换栅极工艺来达成结构1600。在一个此类实施例中，在替换栅极工艺之后执行替换触点工艺，以允许永久栅极堆叠的至少一部分的高温退火。例如，在特定的此类实施例中，例如在形成栅极电介质层之后，在大于约600摄氏度的温度执行永久栅极结构的至少一部分的退火。在形成永久触点之前执行退火。
在实施例中，在栅极的有源部分上方并且在与沟槽触点通孔相同的层中形成栅极触点结构（诸如通孔）之前（例如，除该操作之外），本公开的一个或多个实施例包括首先使用栅极对准的沟槽触点工艺。可实现此类工艺来形成沟槽触点结构以用于半导体结构制作（例如以用于集成电路制作）。在实施例中，将沟槽触点图案形成为与现有的栅极图案对准。相比之下，常规的方法通常涉及与选择性触点蚀刻相结合的、具有光刻触点图案与现有的栅极图案的紧密配准的额外光刻工艺。例如，常规工艺可包括带有对触点特征的单独图案化的对多晶（栅极）网格的图案化。
在特定实施例中，沟槽触点中的每个包括阻挡层和导电填充材料。在一个此类实施例中，阻挡层由钛和/或氮化钛或者钽和/或氮化钽组成。在实施例中，导电填充材料由诸如但不限于Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金的导电材料组成。
将明白，并非上文描述的工艺的所有方面都需要被实践以落在本公开的实施例的精神和范围内。例如，在一个实施例中，在栅极堆叠的有源部分上方制作栅极触点之前，不需要形成虚设栅极。上文描述的栅极堆叠实际上可以是如最初形成的永久栅极堆叠。并且，本文中描述的工艺可用于制作一个或多个半导体器件。半导体器件可以是晶体管或类似器件。例如，在实施例中，半导体器件是用于逻辑或存储器的金属-氧化物-半导体（MOS）晶体管，或是双极型晶体管。并且，在实施例中，半导体器件具有三维体系结构，诸如三栅极器件、独立访问的双栅极器件或FIN-FET。一个或多个实施例可对于在10纳米（10 nm）或更小的技术节点制作半导体器件是特别有用的。
在实施例中，如还在本描述通篇所使用的，使用193 nm沉浸式光刻（i193）、极紫外光（EUV）和/或电子束直写（EBDW）光刻或类似方法来执行光刻操作。可使用正型或负型抗蚀剂。在一个实施例中，光刻掩模是由形貌掩模部分、抗反射涂层（ARC）的层和光致抗蚀剂层组成的三层掩模。在特定的此类实施例中，形貌掩蔽部分是碳硬掩膜（CHM）层，并且抗反射涂层的层是硅ARC层。
本文中公开的实施例可用于制造各种各样不同类型的集成电路和/或微电子器件。此类集成电路的示例包括但不限于处理器、芯片组组件、图形处理器、数字信号处理器、微控制器等。在其它实施例中，可制造半导体存储器。此外，集成电路或其它微电子器件可在本领域中已知的各种各样的电子装置中被使用。例如，在计算机系统（例如，桌面型电脑、膝上型电脑、服务器）、蜂窝电话、个人电子产品等中，集成电路可与系统中的总线和其它组件耦合。例如，处理器可通过一个或多个总线耦合到存储器、芯片组等。处理器、存储器和芯片组中的每个可潜在地使用本文中公开的方法来被制造。
图17图示根据本公开的一个实现的计算装置1700。计算装置1700容纳板1702。板1702可包括多个组件，包括但不限于处理器1704和至少一个通信芯片1706。处理器1704物理和电耦合到板1702。在一些实现中，至少一个通信芯片1706也物理和电耦合到板1702。在另外的实现中，通信芯片1706是处理器1704的一部分。
取决于它的应用，计算装置1700可包括可以或者可以不物理和电耦合到板1702的其它组件。这些其它组件包括但不限于易失性存储器（例如，DRAM）、非易失性存储器（例如，ROM）、闪速存储器、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）装置、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储装置（诸如硬盘驱动器、致密盘（CD）、数字万用盘（DVD）等）。
通信芯片1706实现无线通信以便向计算装置1700和从计算装置1700传递数据。术语“无线”和它的衍生词可用于描述可通过使用调制的电磁辐射经过非固体介质传递数据的电路、装置、系统、方法、技术、通信信道等。该术语不意味着相关联的装置不包含任何线路，尽管在一些实施例中它们可能不包含线路。通信芯片1706可实现多个无线标准或协议中的任何无线标准或协议，包括但不限于Wi-Fi（IEEE 802.11系列）、WiMAX（IEEE 802.16系列）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物以及定名为3G、4G、5G及以上的任何其它无线协议。计算装置1700可包括多个通信芯片1706。例如，第一通信芯片1706可专用于诸如Wi-Fi和蓝牙的较短程无线通信，并且第二通信芯片1706可专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它的较长程无线通信。
计算装置1700的处理器1704包括封装在处理器1704内的集成电路管芯。在本公开的一些实现中，处理器的集成电路管芯包括根据本公开的实施例的实现的例如由具有比下层栅极线图案更紧密的节距的金属线图案提供的、具有标准单元的两种版本的单元布局。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据变换为可存储在寄存器和/或存储器中的其它电子数据的任何装置或装置的一部分。
通信芯片1706也包括封装在通信芯片1706内的集成电路管芯。根据本公开的实施例的另一个实现，通信芯片的集成电路管芯包括根据本公开的实施例的实现的例如由具有比下层栅极线图案更紧密的节距的金属线图案提供的、具有标准单元的两种版本的单元布局。
在另外的实现中，容纳在计算装置1700内的另一个组件可包含集成电路管芯，该集成电路管芯包括根据本公开的实施例的实现的例如由具有比下层栅极线图案更紧密的节距的金属线图案提供的、具有标准单元的两种版本的单元布局。
在各种实现中，计算装置1700可以是膝上型电脑、上网本、笔记本电脑、超级本、智能电话、平板电脑、个人数字助理（PDA）、超移动PC、移动电话、桌面型计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数码视频录像机。在另外的实现中，计算装置1700可以是处理数据的任何其它电子装置。
图18图示包括本公开的一个或多个实施例的中介层1800。中介层1800是用于将第一衬底1802桥接到第二衬底1804的中间衬底。第一衬底1802可以是例如集成电路管芯。第二衬底1804可以是例如存储器模块、计算机主板或另一个集成电路管芯。一般来说，中介层1800的目的是将连接扩展到更宽的节距或将连接重新布线到不同的连接。例如，中介层1800可将集成电路管芯耦合到球栅阵列（BGA）1806，所述BGA 1806可随后耦合到第二衬底1804。在一些实施例中，第一和第二衬底1802/1804附连到中介层1800的相对的侧。在其它实施例中，第一和第二衬底1802/1804附连到中介层1800的相同侧。并且，在另外的实施例中，三个或多于三个衬底通过中介层1800互连。
中介层1800可由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在另外的实现中，中介层可由交替的刚性或柔性材料形成，所述交替的刚性或柔性材料可包括上文描述的供在半导体衬底中使用的相同材料，诸如硅、锗和其它III-V族和IV族材料。
中介层可包括金属互连1808和通孔1810，包括但不限于穿硅通孔（TSV）1812。中介层1800还可包括嵌入式器件1814，包括无源器件和有源器件两者。此类器件包括但不限于电容、解耦电容、电阻、电感、熔丝、二极管、变压器、传感器和静电放电（ESD）器件。还可在中介层1800上形成更复杂的器件，诸如射频（RF）器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件。根据本公开的实施例，可在中介层1800的制作中使用本文中公开的设备或工艺。在一个此类实施例中，中介层1800的组件中的一个或多个包括例如由具有比下层栅极线图案更紧密的节距的金属线图案提供的、具有标准单元的两种版本的单元布局。
因此，本文中描述的实施例包括多版本库单元处置以及由此制作的集成电路结构。
本公开的实施例的所说明的实现的以上描述，包括在摘要中描述的内容，不旨在是详尽的或将本公开局限于所公开的准确形式。尽管本文中为了说明的目的描述了本公开的特定实现及示例，但是如本领域技术人员将意识到的，在本公开的范围内，各种等效修改是可能的。
鉴于以上详细描述，可对本公开做出这些修改。随附权利要求中所使用的术语不应理解为将本公开局限于在说明书和权利要求书中公开的特定实现。而是，本公开的范围将完全由随附权利要求确定，随附权利要求将根据权利要求解释的既定原则来被理解。
示例实施例1：一种集成电路结构包括沿衬底的第一方向平行并且沿与第一方向正交的第二方向具有节距的多条栅极线。单元类型的第一版本在多条栅极线的第一部分上方，单元类型的第一版本包括沿第二方向具有第二节距的第一多条互连线，第二节距小于第一节距。单元类型的第二版本在多条栅极线的第二部分上方沿第二方向与单元类型的第一版本横向相邻，单元类型的第二版本包括沿第二方向具有第二节距的第二多条互连线，并且单元类型的第二版本在结构上不同于单元类型的第一版本。
示例实施例2：示例实施例1的集成电路结构，其中单元类型的第一版本的第一多条互连线中的各个互连线沿第二方向在单元类型的第一版本的两个边缘处与沿第一方向的多条栅极线中的各个栅极线对准。
示例实施例3：示例实施例1或2的集成电路结构，其中单元类型的第一版本是反相器单元的第一版本。
示例实施例4：示例实施例1的集成电路结构，其中单元类型的第二版本的第二多条互连线中的各个互连线沿第二方向在单元类型的第二版本的两个边缘处与沿第一方向的多条栅极线中的各个栅极线不对准。
示例实施例5：示例实施例1或4的集成电路结构，其中单元类型的第二版本是反相器单元的第二版本。
示例实施例6：示例实施例1的集成电路结构，其中单元类型的第一版本的第一多条互连线中的各个互连线沿第二方向在单元类型的第一版本的第一边缘处但不在单元类型的第一版本的第二边缘处与沿第一方向的多条栅极线中的各个栅极线对准。
示例实施例7：示例实施例1或6的集成电路结构，其中单元类型的第一版本是NAND单元的第一版本。
示例实施例8：一种制作用于集成电路结构的布局的方法包括将沿第一方向平行的多条栅极线中的交替的栅极线沿第二方向标记为偶数（E）或奇数（O）。然后，在多条栅极线上方为单元类型选择位置。该方法还包括取决于位置在单元类型的第一版本和单元类型的第二版本之间进行选择，第二版本在结构上不同于第一版本，其中单元类型的所选择的版本沿第二方向在单元类型的边缘处具有用于互连的偶数（E）或奇数（O）标记，并且其中单元类型的边缘的标记与在互连下方的多条栅极线中的各个栅极线的标记匹配。
示例实施例9：示例实施例8的方法，其中互连沿第二方向具有节距，该节距小于栅极线沿第二方向的节距。
示例实施例10：示例实施例8或9的方法，其中单元类型的第一版本的互连中的各个互连沿第二方向在单元类型的第一版本的两个边缘处与沿第一方向的多条栅极线中的各个栅极线对准。
示例实施例11：示例实施例8、9或10的方法，其中单元类型的第二版本的互连中的各个互连沿第二方向在单元类型的第二版本的两个边缘处与沿第一方向的多条栅极线中的各个栅极线不对准。
示例实施例12：示例实施例8、9、10或11的方法，其中单元类型是反相器单元。
示例实施例13：示例实施例8或9的方法，其中单元类型的第一版本的互连中的各个互连沿第二方向在单元类型的第一版本的第一边缘处但不在单元类型的第一版本的第二边缘处与沿第一方向的多条栅极线中的各个栅极线对准。
示例实施例14：示例实施例8、9或13的方法，其中单元类型的第二版本的互连中的各个互连沿第二方向在单元类型的第二版本的第二边缘处但不在单元类型的第二版本的第一边缘处与沿第一方向的多条栅极线中的各个栅极线对准。
示例实施例15：示例实施例8、9、13或14的方法，其中单元类型是NAND单元。
示例实施例16：一种用于单元布局设计的库包括用于放置在多条栅极线的第一部分上方的单元类型的第一版本，单元类型的第一版本包括第一多条互连线。该库还包括用于放置在多条栅极线的第二部分上方的单元类型的第二版本，单元类型的第二版本包括第二多条互连线，单元类型的第二版本在结构上不同于单元类型的第一版本。
示例实施例17：示例实施例16的用于单元布局设计的库，其中单元类型的第一版本的第一多条互连线中的各个互连线沿第二方向在单元类型的第一版本的两个边缘处与沿第一方向的多条栅极线中的各个栅极线对准。
示例实施例18：示例实施例16或17的用于单元布局设计的库，其中单元类型的第二版本的第二多条互连线中的各个互连线沿第二方向在单元类型的第二版本的两个边缘处与沿第一方向的多条栅极线中的各个栅极线不对准。
示例实施例19：示例实施例16的用于单元布局设计的库，其中单元类型的第一版本的互连中的各个互连沿第二方向在单元类型的第一版本的第一边缘处但不在单元类型的第一版本的第二边缘处与沿第一方向的多条栅极线中的各个栅极线对准。
示例实施例20：示例实施例16或19的用于单元布局设计的库，其中单元类型的第二版本的互连中的各个互连沿第二方向在单元类型的第二版本的第二边缘处但不在单元类型的第二版本的第一边缘处与沿第一方向的多条栅极线中的各个栅极线对准。

Claims (20)

1.一种集成电路结构，包括：
多条栅极线，所述多条栅极线沿衬底的第一方向平行并且沿与所述第一方向正交的第二方向具有节距；
单元类型的第一版本，所述单元类型的所述第一版本在所述多条栅极线的第一部分上方，所述单元类型的所述第一版本包括沿所述第二方向具有第二节距的第一多条互连线，所述第二节距小于所述第一节距；以及
所述单元类型的第二版本，所述单元类型的所述第二版本在所述多条栅极线的第二部分上方沿所述第二方向与所述单元类型的所述第一版本横向相邻，所述单元类型的所述第二版本包括沿所述第二方向具有所述第二节距的第二多条互连线，并且所述单元类型的所述第二版本在结构上不同于所述单元类型的所述第一版本。
2.如权利要求1所述的集成电路结构，其中所述单元类型的所述第一版本的所述第一多条互连线中的各个互连线沿所述第二方向在所述单元类型的所述第一版本的两个边缘处与沿所述第一方向的所述多条栅极线中的各个栅极线对准。
3.如权利要求2所述的集成电路结构，其中所述单元类型的所述第一版本是反相器单元的第一版本。
4.如权利要求1所述的集成电路结构，其中所述单元类型的所述第二版本的所述第二多条互连线中的各个互连线沿所述第二方向在所述单元类型的所述第二版本的两个边缘处与沿所述第一方向的所述多条栅极线中的各个栅极线不对准。
5.如权利要求4所述的集成电路结构，其中所述单元类型的所述第二版本是反相器单元的第二版本。
6.如权利要求1所述的集成电路结构，其中所述单元类型的所述第一版本的所述第一多条互连线中的各个互连线沿所述第二方向在所述单元类型的所述第一版本的第一边缘处但不在所述单元类型的所述第一版本的第二边缘处与沿所述第一方向的所述多条栅极线中的各个栅极线对准。
7.如权利要求6所述的集成电路结构，其中所述单元类型的所述第一版本是NAND单元的第一版本。
8.一种制作用于集成电路结构的布局的方法，所述方法包括：
将沿第一方向平行的多条栅极线中的交替的栅极线沿第二方向标记为偶数（E）或奇数（O）；
在所述多条栅极线上方为单元类型选择位置；
取决于所述位置，在所述单元类型的第一版本和所述单元类型的第二版本之间进行选择，所述第二版本在结构上不同于所述第一版本，其中所述单元类型的所选择的版本沿所述第二方向在所述单元类型的边缘处具有用于互连的偶数（E）或奇数（O）标记，并且其中所述单元类型的所述边缘的所述标记与在所述互连下方的所述多条栅极线中的各个栅极线的所述标记匹配。
9.如权利要求8所述的方法，其中所述互连沿所述第二方向具有节距，所述节距小于所述栅极线沿所述第二方向的节距。
10.如权利要求8所述的方法，其中所述单元类型的所述第一版本的所述互连中的各个互连沿所述第二方向在所述单元类型的所述第一版本的两个边缘处与沿所述第一方向的所述多条栅极线中的各个栅极线对准。
11.如权利要求10所述的方法，其中所述单元类型的所述第二版本的所述互连中的各个互连沿所述第二方向在所述单元类型的所述第二版本的两个边缘处与沿所述第一方向的所述多条栅极线中的各个栅极线不对准。
12.如权利要求11所述的方法，其中所述单元类型是反相器单元。
13.如权利要求8所述的方法，其中所述单元类型的所述第一版本的所述互连中的各个互连沿所述第二方向在所述单元类型的所述第一版本的第一边缘处但不在所述单元类型的所述第一版本的第二边缘处与沿所述第一方向的所述多条栅极线中的各个栅极线对准。
14.如权利要求13所述的方法，其中所述单元类型的所述第二版本的所述互连中的各个互连沿所述第二方向在所述单元类型的所述第二版本的第二边缘处但不在所述单元类型的所述第二版本的第一边缘处与沿所述第一方向的所述多条栅极线中的各个栅极线对准。
15.如权利要求14所述的方法，其中所述单元类型是NAND单元。
16. 一种用于单元布局设计的库，所述库包括：
用于放置在多条栅极线的第一部分上方的单元类型的第一版本，所述单元类型的所述第一版本包括第一多条互连线；以及
用于放置在所述多条栅极线的第二部分上方的所述单元类型的第二版本，所述单元类型的所述第二版本包括第二多条互连线，所述单元类型的所述第二版本在结构上不同于所述单元类型的所述第一版本。
17.如权利要求16所述的用于所述单元布局设计的库，其中所述单元类型的所述第一版本的所述第一多条互连线中的各个互连线沿所述第二方向在所述单元类型的所述第一版本的两个边缘处与沿所述第一方向的所述多条栅极线中的各个栅极线对准。
18.如权利要求16所述的用于所述单元布局设计的库，其中所述单元类型的所述第二版本的所述第二多条互连线中的各个互连线沿所述第二方向在所述单元类型的所述第二版本的两个边缘处与沿所述第一方向的所述多条栅极线中的各个栅极线不对准。
19.如权利要求16所述的用于所述单元布局设计的库，其中所述单元类型的所述第一版本的所述互连中的各个互连沿所述第二方向在所述单元类型的所述第一版本的第一边缘处但不在所述单元类型的所述第一版本的第二边缘处与沿所述第一方向的所述多条栅极线中的各个栅极线对准。
20.如权利要求16所述的用于所述单元布局设计的库，其中所述单元类型的所述第二版本的所述互连中的各个互连沿所述第二方向在所述单元类型的所述第二版本的第二边缘处但不在所述单元类型的所述第二版本的第一边缘处与沿所述第一方向的所述多条栅极线中的各个栅极线对准。
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