CN110709990B - 用于sram和寄存器文件位单元的均匀布局 - Google Patents

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Abstract

本公开描述了用于SRAM和寄存器文件位单元的均匀布局。在示例中，一种集成电路结构包括衬底上的六晶体管(6T)静态随机存取存储器(SRAM)位单元。该6T SRAM位单元包括沿衬底的第一方向平行的第一有源区和第二有源区。第一栅极线、第二栅极线、第三栅极线和第四栅极线在第一有源区和第二有源区上方，第一栅极线、第二栅极线、第三栅极线和第四栅极线沿衬底的第二方向平行，第二方向垂直于第一方向。

Description

用于SRAM和寄存器文件位单元的均匀布局
技术领域
本公开的实施例属于集成电路结构领域，尤其是用于SRAM和寄存器文件位单元的均匀布局。
背景技术
过去几十年来，集成电路中特征的缩放已经成为不断成长的半导体行业背后的驱动力。缩放到越来越小的特征使得在半导体芯片的有限占用面积上能够实现功能单元的增大密度。
例如，缩小晶体管尺寸允许在芯片上结合更大数量的存储器或逻辑器件，为产品制造带来更大的容量。不过，对越来越大容量的驱动并非毫无问题。优化每个器件性能的必要性变得越来越大。在集成电路器件的制造中，随着器件尺寸继续缩小，多栅极晶体管(例如三栅极晶体管)已经变得更加普及。在常规工艺中，三栅极晶体管通常是在体硅衬底或绝缘体上硅衬底上制造的。在一些情况下，体硅衬底是优选的，因为其成本更低且与现有的高成品率体硅衬底基础设施兼容。不过，缩放多栅极晶体管并非没有后果。随着微电子电路的这些基本构建块的尺度减小并随着给定区域中制造的基本构建块的绝对数量增大，对用于制造这些构建块的半导体工艺的约束已经越来越大。
常规和现有制造工艺中的可变性可能会限制将它们进一步扩展到例如，10nm或亚10nm范围的可能性。因此，将来技术节点所需的功能部件的制造可能需要在当前制造工艺中引入新的方法论或整合新技术，或者用其取代当前制造工艺。可以引入新的布局以适应或实现这样的将来技术节点。
附图说明
图1A和1B分别示出了用于常规的六晶体管(6T)静态随机存取存储器(SRAM)的位单元布局和示意图。
图2A和2B分别示出了根据本公开实施例用于均匀六晶体管(6T)静态随机存取存储器(SRAM)的位单元布局和示意图。
图3A和3B分别示出了用于常规的八晶体管(8T)寄存器文件(RF)的位单元布局和示意图。
图4A和4B分别示出了根据本公开实施例用于均匀八晶体管(8T)寄存器文件(RF)的位单元布局和示意图。
图5示出了用于常规的六晶体管(6T)静态随机存取存储器(SRAM)的四位单元布局。
图6示出了根据本公开实施例用于均匀六晶体管(6T)静态随机存取存储器(SRAM)的四位单元布局。
图7示出了用于常规的八晶体管(8T)寄存器文件(RF)的四位单元布局。
图8示出了根据本公开实施例用于均匀八晶体管(8T)寄存器文件(RF)的四位单元布局。
图9示出了根据本公开实施例用于均匀十晶体管(10T)2读1写寄存器文件(RF)的布局。
图10示出了根据本公开实施例用于具有平衡负载的均匀十晶体管(10T)2读1写寄存器文件(RF)的布局。
图11A示出了根据本公开实施例的非平面半导体器件的截面图。
图11B示出了根据本公开实施例沿图11A的半导体器件的a-a’轴截取的平面图。
图12示出了根据本公开实施例的一种实施方式的计算装置。
图13是实现本公开的一个或多个实施例的内插器。
具体实施方式
描述了用于SRAM和寄存器文件位单元的均匀布局。在下面的描述中，为了提供对本公开实施例的深入了解，阐述了许多具体细节，例如具体材料和模具体系(toolingregimes)。对本领域的技术人员将显而易见的是可以在没有这些具体细节的情况下实施本公开的实施例。在其他情况下，没有详细地描述诸如单或双金属镶嵌工艺的公知特征，以避免不必要地使本公开的实施例难以理解。此外，应当理解在图中示出的多种实施例是示例性的表示并且未必按比例绘制。在一些情况下，各种操作将被按次序描述为多个分立操作，使其对理解本公开最有帮助，不过，不应将所描述的次序理解为暗示这些操作必然取决于该次序。具体而言，不需要按照表达的次序执行这些操作。
以下描述中还仅为了参考的目的使用了某些术语，因此这些术语并非意图进行限制。例如，诸如“上”、“下”、“上面”、“下面”、“底部”和“顶部”等术语是指附图中提供参考的方向。诸如“正面”、“背面”、“后面”和“侧面”等术语描述在一致但任意的参照系内部件的某些部分的取向和/或位置，通过参考描述所讨论部件的文字和相关的附图可以清楚地了解这些取向和/或位置。此类术语可以包括上面具体提及的词语、它们的衍生词语以及类似意义的词语。
本文描述的实施例可以涉及前端工艺(FEOL)半导体处理和结构。FEOL是集成电路(IC)制造的第一部分，其中在半导体衬底或层中构图出各器件(例如，晶体管、电容器、电阻器等)。FEOL通常涵盖了直到(但不包括)金属互连层沉积的每项内容。在最后的FEOL操作之后，结果通常是具有隔离晶体管(例如，没有任何线路)的晶圆。
本文描述的一个或多个实施例涉及均匀掩模存储器设计。特定实施例可以包括在高级自对准工艺技术中实现6晶体管SRAM(6T SRAM)和8晶体管寄存器文件(8T RF)位单元的有布局效率的技术。
为了提供语境，在常规6T SRAM和8T RF位单元布局中，由沟槽接触插塞形成物、栅极线插塞形成物和鳍修整生成的图案是不均匀的。这样的不均匀性可能不与高级自对准工艺技术兼容，高级自对准工艺技术可能需要均匀的插塞和掩模图案用于这样的基础层。为了在给定一组设计规则下适应常规6T SRAM和8T RF布局，对应的位单元可能必然会引起面积的显著增长，或者替代地，通过打破均匀插塞/掩模图案要求而需要承担显著的工艺风险。
为了与本公开的实施例比较，图1A和1B分别示出了用于常规的六晶体管(6T)静态随机存取存储器(SRAM)的位单元布局100和示意图150。
参考图1A和1B，位单元区域102中包括栅极线104(也可以被称为多线)。沟槽接触线106与栅极线104交替。栅极线104和沟槽接触线106在NMOS扩散区108(例如，P型掺杂有源区，例如下方衬底的掺硼扩散区)和PMOS扩散区110(例如，N型掺杂有源区，例如下方衬底的掺磷和/或砷的扩散区)上方。在图1A的示例中，NMOS扩散区108和PMOS扩散区110中的每一个都具有相同栅极“宽度”，其可以是例如，单个半导体鳍。访问晶体管112、N型单元晶体管114和P型单元晶体管116是由栅极线104、NMOS扩散区108和PMOS扩散区110形成的。还示出了字线(WL)118、位条(BB)120、位线(BL)122、位线条(BLB)124、内部节点存储器(BT)126、SRAM VCC 128和VSS130。
与图1A和1B相比，图2A和2B分别示出了根据本公开实施例用于均匀六晶体管(6T)静态随机存取存储器(SRAM)的位单元布局200和示意图250。
参考图2A和2B，位单元区域202中包括栅极线204(也可以被称为多线)。沟槽接触线206与栅极线204交替。栅极线204和沟槽接触线206在单个NMOS扩散区208(例如，P型掺杂有源区，例如下方衬底的掺硼扩散区)和单个PMOS扩散区210(例如，N型掺杂有源区，例如下方衬底的掺磷和/或砷的扩散区)上方。在图2A的示例中，NMOS扩散区208和PMOS扩散区210具有相同栅极“宽度”，其可以是例如，单个半导体鳍。访问晶体管212、N型单元晶体管214和P型单元晶体管216是由栅极线204、NMOS扩散区208和PMOS扩散区210形成的。还示出了字线(WL)218、位条(BB)220、位线(BL)222、位线条(BLB)224、内部节点存储器(BT)226、SRAM VCC228和VSS230。
在一个实施例中，图2A的布局被称为均匀掩模SRAM。在这样的均匀掩模6T SRAM中，一个反相器-通过栅极对被旋转并翻转，以便抵靠其他反相器-通过栅极对。与其他反相器共享该反相器的VCC和VSS端子。与图1A的四个扩散区相比，图2A的布局中仅包括两个扩散区。此外，与图1A的两条栅极线104相反，图2A的布局中使用了四条栅极线204。如整个公开中所适用的，可以将四条栅极线204称为在轨道上以形成光栅结构。在实施例中，在本文中为栅极线使用术语“光栅”表示紧密间距光栅结构。在一个这样的实施例中，紧密间距不能通过常规光刻直接实现。例如，可以首先形成基于常规光刻的图案，但可以利用间隔体掩模构图使间距减半，如本领域中所公知的。再者，可以通过第二轮间隔体掩模构图使初始间距进行四分。因此，本文描述的光栅状图案可以具有以恒定间距间隔开并具有恒定宽度的栅极线。可以通过间距减半或间距四分或其他间距划分方案来制造图案。
更一般地参考图2A，根据本公开的实施例，一种集成电路结构包括衬底上的六晶体管(6T)静态随机存取存储器(SRAM)位单元202。6T SRAM位单元202包括沿衬底的第一方向(1)平行的第一有源区210和第二有源区208。第一、第二、第三和第四栅极线204在第一有源区210和第二有源区208上方。第一、第二、第三和第四栅极线204沿衬底的第二方向(2)平行，第二方向(2)垂直于第一方向(1)。
在一个实施例中，第一有源区210是N型掺杂有源区，第二有源区208是P型掺杂有源区。在一个实施例中，第一有源区210和第二有源区208分别在第一和第二硅鳍中。在一个实施例中，第一、第二、第三和第四栅极线204的所有各栅极线在第一有源区210和第二有源区208之间都是连续的，如图2A中所示。在一个实施例中，6T SRAM位单元202具有沿第一方向(1)的长度和沿第二方向(2)的长度，并且第一长度大于第二长度，也如图2A中所示。在一个实施例中，第一、第二、第三和第四栅极线204的各栅极线彼此由沿衬底的第二方向(2)平行的沟槽接触线206分隔开，也如图2A所示。
为了与本公开的实施例比较，图3A和3B分别示出了用于常规的八晶体管(8T)寄存器文件(RF)的位单元布局300和示意图350。
参考图3A和3B，位单元区域302中包括栅极线304(也可以被称为多线)。沟槽接触线306与栅极线304交替。栅极线304和沟槽接触线306在NMOS扩散区308(例如，P型掺杂有源区，例如下方衬底的掺硼扩散区)和PMOS扩散区310(例如，N型掺杂有源区，例如下方衬底的掺磷和/或砷的扩散区)上方。在图3A的示例中，除了最下扩散区之外，NMOS扩散区308和PMOS扩散区310中的每一个都具有相同栅极“宽度”，其可以是例如，单个半导体鳍。最下NMOS扩散区308具有相对双倍栅极“宽度”，例如，可以是一对半导体鳍。最下NMOS扩散区308是读取端口309的扩散区。访问晶体管312、N型单元晶体管314、P型单元晶体管316和读取端口晶体管(R0,R1)332是由栅极线304、NMOS扩散区308和PMOS扩散区310形成的。还示出了写字线(WWL)318、读字线(RWL)319、位条(BB)320、写位线(BL)322、读位线(BL)323、写位线条(BLB)324、内部节点存储器(BT)326、RF VCC 328和VSS 330。
与图3A和3B相反，图4A和4B分别示出了根据本公开实施例用于均匀八晶体管(8T)寄存器文件(RF)的位单元布局和示意图。
参考图4A和4B，位单元区域402中包括栅极线404(也可以被称为多线)。沟槽接触线406与栅极线404交替。栅极线404和沟槽接触线406在NMOS扩散区408(例如，P型掺杂有源区，例如下方衬底的掺硼扩散区)和单个PMOS扩散区410(例如，N型掺杂有源区，例如下方衬底的掺磷和/或砷的扩散区)上方。在图4A的示例中，NMOS扩散区408和PMOS扩散区410中的每一个都具有相同栅极“宽度”，其可以是例如单个半导体鳍。此外，最下两个NMOS扩散区408是读取端口409的扩散区。访问晶体管412、N型单元晶体管414、P型单元晶体管416和读取端口晶体管(R0,R1)432和433是由栅极线404、NMOS扩散区408和PMOS扩散区410形成的。还示出了写字线(WWL)418、读字线(RWL)419、位条(BB)420、写位线(BL)422、读位线(BL)423、写位线条(BLB)424、内部节点存储器(BT)426、RF VCC 428和VSS 430。
在一个实施例中，图4A的布局被称为均匀掩模RF。在这样的均匀掩模8T RF中，一个反相器-通过栅极对被旋转并翻转，以便抵靠其他反相器-通过栅极对。与其他反相器共享该反相器的VCC和VSS端子。读取端口耦接到反相器对之一的存储节点(BT)，结果形成了L形结构。与图3A的五个扩散区相比，图4A的布局中仅包括四个扩散区。此外，与图3A的两条栅极线304相反，图4A的布局中使用了四条栅极线404。
更一般地参考图4A，根据本公开的实施例，一种集成电路结构包括衬底上的八晶体管(8T)寄存器文件(RF)位单元402。8T RF位单元402包括沿衬底的第一方向(1)平行的第一有源区410、第二有源区408、第三有源区408和第四有源区408(从图4A的顶部到底部)。第一和第二栅极线404(图4A的左侧上的两条栅极线404)在第一有源区410、第二有源区408、第三有源区408和第四有源区408上方。第一和第二栅极线404沿衬底的第二方向(2)平行，第二方向(2)垂直于第一方向(1)。第三和第四栅极线404(图4A的右手侧上的两条栅极线404)在第一有源区410和第二有源区408上方，但不在第三有源区408和第四有源区408上方。第三和第四栅极线404沿衬底的第二方向(2)平行。
在一个实施例中，第一有源区410是N型掺杂有源区，第二有源区408、第三有源区408和第四有源区408有源区是P型掺杂有源区。在一个实施例中，第一有源区410、第二有源区408、第三有源区408和第四有源区408分别在第一、第二、第三和第四硅鳍中。在一个实施例中，如图4A所示，第一栅极线404(最左边)在第二有源区408和第三有源区408之间不连续，第二栅极线404(与最左边栅极线相邻)在第二有源区408和第三有源区408之间连续。在一个实施例中，也如图4A所示，8T RF位单元402具有L形。在一个实施例中，第一、第二、第三和第四栅极线404的各栅极线彼此由沿衬底的第二方向(2)平行的沟槽接触线406分隔开，也如图4A所示。
在实施例中，8T RF位单元的所有NMOS器件使用一致数量的鳍。读取端口使用两个1鳍NMOS器件以实现2-网格器件，而常规RF中使用的是2鳍器件。在实施例中，8T RF位单元的所有器件使用相同的本地环境。读取端口NMOS器件被相同的1鳍器件从反相器NMOS围绕。写字线具有相同的多晶硅和通孔连接以及几何结构。
在实施例中，本文描述的布局与均匀插塞和掩模图案(包括均匀鳍修整掩模)兼容。布局可以与非EUV工艺兼容。此外，布局可以仅要求使用均匀矩形鳍修整掩模形状。本文描述的实施例与利用均匀插塞和鳍修整图案布局的常规6T SRAM和8T RF相比可以在面积方面实现更大的密度。
在实施例中，使用不在一列之内的行之间共享的电源端子，这是基于行的电路技术(例如，睡眠、辅助)的关键实现因素。相反，常规的6T SRAM和8T RF位单元限于基于列的电路技术，因为在一列之内具有跨行的共享电源端子。实施例可以包括针对6T SRAM和8TRF核以及8T RF位单元的读取端口内部的交叉耦合反相器的两个NMOS器件和两个PMOS器件的公共和本地电源和接地(共享源极)。在一个这样的实施例中，改善了位单元的IR下降、电力传送和噪声免疫。
在实施例中，对于8T RF而言，与常规8T RF相比需要更少的金属0层(标称地，大约9与大约11)。与常规6T SRAM和8T RF实施方式相比，由于每个物理位单元使用了更多多晶硅间距(4相对于2)，所以各实施例可以实现改进的金属0轨道共享。在一个这样的实施例中，改善了金属0切口位置(例如，栅极相对于沟槽接触)的灵活性。在实施例中，8T RF的6TSRAM和6T部分沿反相器(P,N)是对称的，而通过栅极(XT,XB)从反相器N器件延伸以形成“蝴蝶形”拓扑。
为了与本公开的实施例比较，图5示出了用于常规的六晶体管(6T)静态随机存取存储器(SRAM)的四位单元布局500。
参考图5，类型100的四种布局被示为相邻位单元区域102。栅极线104与沟槽接触线106交替。栅极线104和沟槽接触线106在NMOS扩散区108和PMOS扩散区110上方。
与图5相反，图6示出了根据本公开实施例，针对均匀六晶体管(6T)静态随机存取存储器(SRAM)的四位单元布局。
参考图6，类型200的四种布局被示为相邻位单元区域202。栅极线204与沟槽接触线206交替。栅极线204和沟槽接触线206在NMOS扩散区208和PMOS扩散区210上方。
为了与本公开的实施例比较，图7示出了针对常规的八晶体管(8T)寄存器文件(RF)的四位单元布局。
参考图7，类型300的四种布局被示为相邻位单元区域302。栅极线304与沟槽接触线306交替。栅极线304和沟槽接触线306在NMOS扩散区308和PMOS扩散区310上方。
与图7相比，图8示出了根据本公开实施例用于均匀八晶体管(8T)寄存器文件(RF)的四位单元布局。
参考图8，类型400的四种布局被示为相邻位单元区域402。栅极线404与沟槽接触线406交替。栅极线404和沟槽接触线406在NMOS扩散区408和PMOS扩散区410上方。
在另一方面中，可以将均匀掩模1读1写8T RF扩展成支持2读1写10T RF，其中第二读取端口布局成与第一读取端口相对。例如，图9示出了根据本公开实施例用于均匀十晶体管(10T)2读1写寄存器文件(RF)的布局900。
参考图9，位单元区域902中包括栅极线904(也可以被称为多线)。沟槽接触线906与栅极线904交替。栅极线904和沟槽接触线906在NMOS扩散区908(例如，P型掺杂有源区，例如下方衬底的掺硼扩散区)和单个PMOS扩散区910(例如，N型掺杂有源区，例如下方衬底的掺磷和/或砷的扩散区)上方。在图9的示例中，NMOS扩散区908和PMOS扩散区910的每一个都具有相同栅极“宽度”，其可以是例如，单个半导体鳍。访问晶体管912、N型单元晶体管914、P型单元晶体管916和读取端口晶体管932是由栅极线904、NMOS扩散区908和PMOS扩散区910形成的。还示出了写字线(WWL)918、读字线(RWL)919A/919B、位条(BB)920、写位线(BL)922、读位线(BL)923A/923B、写位线条(BLB)924、内部节点存储器(BT)926、RF VCC 928和VSS930。
更一般地参考图9，根据本公开的实施例，一种集成电路结构包括衬底上的十晶体管(10T)2读1写寄存器文件(RF)位单元902。10T 2读1写RF位单元902包括沿衬底的第一方向(1)平行的第一有源区910、第二有源区908、第三有源区908和第四有源区908(从图9的顶部到底部)。第一、第二、第三和第四栅极线904在第一有源区910、第二有源区908、第三有源区908和第四有源区908上方。第一、第二、第三和第四栅极线904沿衬底的第二方向(2)平行，第二方向(2)垂直于第一方向(1)。如图9所示，第一、第三和第四栅极线904(如从图9的左手侧到图9的右手侧所取)在第二有源区和第三有源区之间不连续，第二栅极线在第二有源区和第三有源区之间连续。
在一个实施例中，第一有源区910是N型掺杂有源区，第二、第三和第四有源区908是P型掺杂有源区。在一个实施例中，第一有源区910、第二有源区908、第三有源区908和第四有源区908分别在第一、第二、第三和第四硅鳍中。在一个实施例中，第一、第二、第三和第四栅极线904的各栅极线彼此由沿衬底的第二方向(2)平行的沟槽接触线906分隔开，如图9所示。
在另一方面中，2读1写10T RF的变型包括RF状态节点(BT,BB)上的均衡加载，其中第一读取端口耦接到状态节点BT，第二读取端口耦接到互补状态节点BB。在访问第二读取端口时，读出反相值。例如，图10示出了根据本公开实施例用于具有平衡负载的均匀十晶体管(10T)2读1写寄存器文件(RF)的布局1000。
参考图10，位单元区域1002中包括栅极线1004(也可以被称为多线)。沟槽接触线1006与栅极线1004交替。栅极线1004和沟槽接触线1006在NMOS扩散区1008(例如，P型掺杂有源区，例如下方衬底的掺硼扩散区)和单个PMOS扩散区1010(例如，N型掺杂有源区，例如下方衬底的掺磷和/或砷的扩散区)上方。在图10的示例中，NMOS扩散区1008和PMOS扩散区1010的每一个都具有相同栅极“宽度”，其可以是例如，单个半导体鳍。访问晶体管1012、N型单元晶体管1014、P型单元晶体管1016和读取端口晶体管1032是由栅极线1004、NMOS扩散区1008和PMOS扩散区1010形成的。还示出了写字线(WWL)1018、读字线(RWL)1019A/1019B、位条(BB)1020、写位线(BL)1022、读位线(BL)1023A/1023B、写位线条(BLB)1024、内部节点存储器(BT)1026、RF VCC 1028和VSS 1030。
更一般地参考图10，根据本公开的实施例，一种集成电路结构包括衬底上的十晶体管(10T)2读1写寄存器文件(RF)位单元902。10T 2读1写RF位单元1002包括沿衬底的第一方向(1)平行的第一有源区1010、第二有源区1008、第三有源区1008和第四有源区1008(从图10的顶部到底部)。第一、第二、第三和第四栅极线1004在第一有源区1010、第二有源区1008、第三有源区1008和第四有源区1008上方。第一、第二、第三和第四栅极线1004沿衬底的第二方向(2)平行，第二方向(2)垂直于第一方向(1)。如图10所示，第一和第四栅极线1004(如从图10的左手侧到图10的右手侧所取)在第二有源区和第三有源区之间不连续，第二和第三栅极线1010在第二有源区和第三有源区之间连续。
在一个实施例中，第一有源区1010是N型掺杂有源区，第二、第三和第四有源区1008是P型掺杂有源区。在一个实施例中，第一有源区1010、第二有源区1008、第三有源区1008和第四1008分别在第一、第二、第三和第四硅鳍中。在一个实施例中，第一、第二、第三和第四栅极线1004的各栅极线彼此由沿衬底的第二方向(2)平行的沟槽接触线1006分隔开，如图10所示。
根据本公开的实施例，如上所述的均匀掩模SRAM或RF方案在高级自对准工艺技术中提供了有布局效率的存储器实施方式。在管芯面积和存储器性能方面，可以实现优点。通过这样的布局方式能够独特地实现电路技术。
本文描述的一个或多个实施例涉及半导体器件的集成，例如金属氧化物半导体(MOS)器件的集成。例如，图11A示出了根据本公开实施例的非平面半导体器件的截面图。图11B示出了根据本公开实施例沿图11A的半导体器件的a-a’轴截取的平面图。
参考图11A，半导体结构或器件1100包括从衬底1102，在隔离区1106之内形成的非平面有源区域(例如，包括突出鳍部分1104和子鳍区域1105的鳍结构)。栅极线1108设置于非平面有源区域的突出部分1104以及隔离区1106的一部分上方。如图所示，栅极线1108包括栅电极1150/1199和栅极电介质层1152。在一个实施例中，栅极线1108还可以包括电介质帽盖层1154。从这个透视图还可以看到栅极接触部1114和上方的栅极接触通孔1116，连同上方的金属互连1160，所有这些都设置于层间电介质叠堆或层1170中。
还如图11A的透视图所示，在一个实施例中，栅极接触部1114设置于隔离区1106上方，但不在非平面有源区域上方。不过，半导体结构或器件1100的布置将栅极接触部置于隔离区上方。针对某些技术节点，可以将这样的布置视为某些应用中的布局空间使用不充分。在另一实施例中，半导体器件具有接触结构，其接触形成于有源区上方的栅电极的部分。
应当认识到，为了方便例示，栅极线1108被示为在三个突出的鳍部分1104上方，但不限于此。例如，栅极线可以形成于1、2、4或甚至更多突出的鳍部分上方。如整个公开中所适用的，可以将突出的鳍部分1104称为形成光栅结构。在实施例中，在本文中为突出的鳍部分1104使用术语“光栅”表示紧密间距光栅结构。在一个这样的实施例中，紧密间距不能通过常规光刻直接实现。例如，可以首先形成基于常规光刻的图案，但可以利用间隔体掩模构图使间距减半，如本领域中所公知的。再者，可以通过第二轮间隔体掩模构图使初始间距进行四分。因此，本文描述的光栅状图案可以具有以恒定间距间隔并具有恒定宽度的突出鳍部分1104。可以通过间距减半或间距四分或其他间距划分方案来制造图案。
参考图11B，栅极线1108被示为设置于突出鳍部分1104上方。可以从这个透视图看出突出鳍部分1104的源极和漏极区域1104A和1104B。在一个实施例中，源极和漏极区域1104A和1104B是突出鳍部分1104的初始材料的掺杂部分。在另一实施例中，去除突出鳍部分1104的材料并例如通过外延沉积，利用另一种半导体材料替换。在任一种情况下，源极和漏极区域1104A和1104B可以延伸到介质层1106的高度下方，即，进入子鳍区域1105中。
在实施例中，半导体结构或器件1100是非平面器件，例如，但不限于鳍式FET或三栅极器件。在这样的实施例中，对应的半导体沟道区域由三维体构成或形成三维体。在一个这样的实施例中，栅极线1108的栅电极和栅电极材料围绕三维体的至少顶表面和一对侧壁。
衬底1102可以由能够耐受制造工艺且电荷能够在其中迁移的半导体材料构成。在实施例中，衬底1102是由晶体硅、掺有电荷载流子的硅/锗或锗层构成以形成有源区域1104的体衬底，电荷载流子例如是，但不限于磷、砷、锑、硼、镓或其组合。在一个实施例中，体衬底1102中的硅原子的浓度大于97％。在另一实施例中，体衬底1102由生长于不同晶体衬底上的外延层构成，所述外延层例如为生长于掺硼体硅单分子晶体衬底上的硅外延层。体衬底1102或者可以由III-V族材料构成。在实施例中，体衬底1102由III-V族材料构成，例如，但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合。在一个实施例中，体衬底1102由III-V族材料构成，电荷载流子掺杂杂质原子是例如但不限于镁、铍、锌、碳、硅、锗、氧、硫、硒或碲。
隔离区1106可以由适于最终将永久栅极结构的部分与下方体衬底电隔离或对该隔离有贡献，或隔离下方体衬底之内形成的有源区(例如隔离鳍有源区)的材料构成。例如，在一个实施例中，该隔离区1106由电介质材料构成，所述电介质材料例如为，但不限于二氧化硅、氮氧化硅、氮化硅或掺碳氮化硅。
在实施例中，栅极电介质层1152由高k材料构成。例如，在一个实施例中，栅极电介质层1152由例如，但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸钡锶、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钛、铌酸铅锌或其组合的材料构成。此外，栅极介质层的一部分可以包括一层由衬底1102的顶部几层形成的天然氧化物。在实施例中，栅极电介质层由顶部的高k部分和半导体材料的氧化物构成的下部构成。在一个实施例中，栅极电介质层1152由氧化铪顶部和二氧化硅或氮氧化硅底部构成。
在实施例中，栅电极1150/1199的层1150由功函数设置层1199上方形成的非功函数设置导电填充材料构成。在特定实施例中，晶体管1100是N型(NMOS)晶体管，功函数设置层1199是N型功函数。在另一特定实施例中，晶体管1100是P型(PMOS)晶体管，功函数设置层1199具有P型功函数。
在一个这样的实施例中，导电填充材料1150包括例如但不限于，钨(W)、铝(Al)或铜(Cu)的材料。在一个实施例中，一个或多个导电阻挡层(例如氮化钛或氮化钽)在栅电极的层1150和1199之间。在一些实施方式中，栅电极可以由“U”形结构构成，该U形结构包括基本平行于衬底表面的底部分以及基本垂直于衬底顶表面的两个侧壁部分构成。在另一实施方式中，形成栅电极的金属层中的至少一个可以简单地是基本平行于衬底顶表面的平面层，并不包括基本垂直于衬底顶表面的侧壁部分。在本公开的其他实施方式中，栅电极可以由U形结构和平面非U形结构的组合构成。例如，栅电极可以由一个或多个平面非U形层顶部形成的一个或多个U形金属层构成。
在实施例中，与栅电极叠堆相关联的电介质帽盖层1154和/或电介质间隔体可以由适于最终将永久栅极结构与相邻或上方的导电接触部(例如自对准接触部)电隔离或对该隔离做出贡献的材料构成。例如，在一个实施例中，该电介质帽盖层1154和/或电介质间隔体由电介质材料构成，例如，但不限于二氧化硅、氮氧化硅、氮化硅或掺碳氮化硅。
栅极接触部1114、上方的栅极接触通孔1116和/或上方的金属互连1160可以由导电材料构成。在实施例中，接触部、互连或通孔中的一个或多个由金属物质构成。金属物质可以是纯金属，例如钨、镍或钴，或者可以是合金，例如金属-金属合金或金属-半导体合金(例如，硅化物材料)。在特定实施例中，栅极接触部1114、上方的栅极接触通孔1116或上方的金属互连1160中的一个或多个都包括阻挡层和导电填充材料。在一个这样的实施例中，阻挡层由钛和/或氮化钛或者钽和/或氮化钽构成。在实施例中，导电填充材料由例如，但不限于Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金的导电材料构成。
在实施例中，层间电介质叠堆或层1170由电介质或绝缘材料的层构成或包括电介质或绝缘材料层。适当的电介质材料的示例包括，但不限于硅的氧化物(例如，二氧化硅(SiO2))、硅的掺杂氧化物、硅的氟化氧化物、硅的掺碳氧化物、现有技术中已知的各种低k电介质材料及其组合。层间电介质材料可以由常规技术形成，例如，化学气相沉积(CVD)、物理气相沉(PVD)或其他沉积方法。
在实施例中(虽然未示出)，提供结构1100涉及形成接触图案，该接触图案基本完美对准到现有的栅极图案，同时消除了配准预算超级严格的光刻步骤的使用。在一个这样的实施例中，这种方案使得能够使用固有高选择性的湿法蚀刻(例如，相对于常规上实施的干法或等离子体蚀刻)以产生接触开口。在实施例中，通过利用现有的栅极图案结合接触插塞光刻操作形成接触图案。在一个这样的实施例中，该方案使得能够消除对如常规方案中产生接触图案而言本来关键性的光刻操作的需求。在实施例中，不对沟槽接触网格单独构图，而是在多(栅极)线之间形成。例如，在一个这样的实施例中，在栅极光栅构图之后但在栅极光栅切割之前形成沟槽接触网格。
此外，可以通过替换栅极工艺制造栅极叠堆结构1108。在这样的方案中，可以去除伪栅极材料，例如多晶硅或氮化硅柱材料，并利用永久栅电极材料替换。在一个这样的实施例中，永久栅极电介质层也是在这种工艺中形成的，与从更早处理执行相反。在实施例中，通过干法蚀刻或湿法蚀刻工艺去除伪栅极。在一个实施例中，伪栅极由多晶硅或非晶硅构成并利用包括使用SF6的干法蚀刻工艺被去除。在另一实施例中，伪栅极由多晶硅或非晶硅构成并利用包括使用水基NH4OH或四乙基氢氧化铵的湿法蚀刻工艺被去除。在一个实施例中，伪栅极由氮化硅构成并利用包括水基磷酸的湿法蚀刻被去除。
在实施例中，本文描述的一种或多种方案实质上想到了伪栅极和替代栅极工艺，结合伪接触和替代接触工艺以实现结构1100。在一个这样的实施例中，在替代栅极工艺之后执行替代接触工艺，以允许永久栅极堆叠的至少一部分的高温退火。例如，在具体这样的实施例中，在高于大约600摄氏度的温度下，例如，在形成栅极电介质层之后，进行永久栅极结构的至少一部分的退火。在形成永久接触之前，进行退火。
在实施例中，在栅极的有源部分上方形成栅极接触结构(例如，通孔)之前(例如，除此之外)并在与沟槽接触通孔相同的层中，本公开的一个或多个实施例包括使用栅极对准的沟槽接触工艺。可以实施这样的工艺以形成用于半导体结构制造(例如，用于集成电路制造)的沟槽接触结构。在实施例中，沟槽接触图案被形成为与现有栅极图案对准。相反，常规方案通常涉及额外的光刻工艺结合选择性接触蚀刻，该光刻工艺具有光刻接触图案与现有栅极图案的严格配准。例如，常规工艺可以包括具有接触特征独立构图的多(栅极)网格的构图。
在特定实施例中，沟槽接触部的每一个都包括阻挡层和导电填充材料。在一个这样的实施例中，阻挡层由钛和/或氮化钛或者钽和/或氮化钽构成。在实施例中，导电填充材料由例如，但不限于Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金的导电材料构成。
应当认识到，并非需要实践上述工艺的所有方面才落入本公开实施例的精神和范围之内。例如，在一个实施例中，伪栅极不需要始终在栅极堆栈的有源部分上方制造栅极接触部之前形成。上述栅极堆叠可能实际是一开始形成的永久栅极堆叠。而且，可以使用本文所述的工艺制造一种或多种半导体器件。半导体器件可以是晶体管或类似器件。例如，在实施例中，半导体器件是用于逻辑或存储器的金属氧化物半导体(MOS)晶体管，或者是双极晶体管。而且，在实施例中，半导体器件具有三维架构，例如三栅极器件，独立访问的双栅极器件，或FIN-FET。一个或多个实施例可能对于在10纳米(10nm)或更小技术节点制造半导体器件特别有用。
在实施例中，也如整个本说明书中所使用的，利用193nm浸入式光刻(i193)、极紫外线(EUV)和/或电子束直写(EBDW)光刻等执行光刻操作。可以使用正色调或负色调抗蚀剂。在一个实施例中，光刻掩模是由形貌掩蔽部分、抗反射涂层(ARC)和光致抗蚀剂层构成的三层掩模。在特定这样的实施例中，形貌掩蔽部分是碳硬掩模(CHM)层，抗反射涂层是硅ARC层。
本文描述的实施例可以用于制造很宽范围的不同类型的集成电路和/或微电子器件。这种集成电路的示例包括，但不限于处理器、芯片组部件、图形处理器、数字信号处理器、微控制器等。在其他实施例中，可以制造半导体存储器。此外，可以在现有技术已知的宽范围各种电子装置中使用集成电路或其他微电子器件。例如，在计算机系统(例如，台式机、膝上型计算机、服务器)、蜂窝电话、个人电子设备等中。可以将集成电路与系统中的总线和其他部件耦合。例如，处理器可以由一个或多个总线耦合到存储器、芯片组等。处理器、存储器和芯片组中的每个都可以潜在地使用本文公开的方法制造。
图12示出了根据本公开一种实施方式的计算装置1200。计算装置1200容纳板1202。板1202可以包括若干部件，包括但不限于处理器1204和至少一个通信芯片1206。处理器1204物理和电耦合到板1202。在一些实施方式中，至少一个通信芯片1206还物理和电耦合到板1202。在其他实施方式中，通信芯片1206是处理器1204的部分。
根据其应用，计算装置1200可以包括可以物理以及电耦合或不耦合到板1202的其他部件。这些其他部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)装置、罗盘、加速度计、陀螺仪、扬声器、相机和海量存储装置(例如，硬盘驱动器、紧致盘(CD)、数字多用盘(DVD)等)。
通信芯片1206能够实现无线通信，用于向计算装置1200传输数据和传输来自计算装置1200的数据。术语“无线”及其派生词可以用于描述可以通过使用穿过非固体介质的调制电磁辐射来传送数据的电路、装置、系统、方法、技术、通信信道等。该术语并不暗示关联的装置不包含任何线路，尽管在一些实施例中它们可以不包含。通信芯片1206可以实施若干无线标准或协议的任何标准或协议，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物，以及任何被指定为3G、4G、5G和更高版本的其他无线协议。计算装置1200可以包括多个通信芯片1206。例如，第一通信芯片1206可以专用于诸如Wi-Fi和蓝牙的短距离无线通信，第二通信芯片1206可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO或其他长距离无线通信。
计算装置1200的处理器1204包括封装于处理器1204之内的集成电路管芯。在本公开的一些实施方式中，处理器的集成电路管芯包括根据本公开实施例的实施方式用于SRAM或寄存器文件位单元的均匀布局。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以存储于寄存器和/或存储器中的其他电子数据的任何装置或装置的部分。
通信芯片1206还包括封装于通信芯片1206之内的集成电路管芯。根据本公开实施例的另一实施方式，通信芯片的集成电路管芯包括根据本公开实施例的实施方式用于SRAM或寄存器文件位单元的均匀布局。
在其他实施方式中，计算装置1200之内容纳的另一部件可以包含集成电路管芯，该集成电路管芯包括根据本公开的实施例的实施方式用于SRAM或寄存器文件位单元的均匀布局。
在各种实施方式中，计算装置1200可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板计算机、个人数字助理(PDA)、超级移动PC、手机、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器或数字视频录像机。在其他实施方式中，计算装置1200可以是处理数据的任何其他电子装置。
图13示出了包括本公开的一个或多个实施例的内插器1300。内插器1300是用于将第一衬底1302桥接到第二衬底1304的居间衬底。第一衬底1302可以是例如集成电路管芯。第二衬底1304例如可以是存储器模块、计算机主板或另一集成电路管芯。通常，内插器1300的目的是将连接扩展到更宽的间距或将连接重新路由到不同的连接。例如，内插器1300可以将集成电路管芯耦合到球栅阵列(BGA)1306，球栅阵列1306接着可以耦合到第二衬底1304。在一些实施例中，第一和第二衬底1302/1304附接到内插器1300的相对侧。在其他实施例中，第一和第二衬底1302/1304附接到内插器1300的相同侧。在其他实施例中，利用内插器1300互连三个或更多个衬底。
内插器1300可以由环氧树脂、玻璃纤维加强的环氧树脂、陶瓷材料或诸如聚酸亚胺的聚合物材料形成。在其他实施方式中，内插器可以由交替的刚性或柔性材料形成，所述刚性或柔性材料可以包括上文描述为用于半导体衬底中的相同材料，例如硅、锗和其他III-V族和IV族材料。
内插器可以包括金属互连1308和通孔1310，包括但不限于穿硅通孔(TSV)1312。内插器1300还可以包括嵌入式器件1314，包括无源和有源器件二者。这样的器件包括但不限于电容器、解耦电容器、电阻器、电感器、熔断器、二极管、变压器、传感器和静电放电(ESD)器件。还可以在内插器1300上形成更复杂的器件，例如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件。根据本公开的实施例，本文公开的设备或工艺可以用于内插器1300的制造中。
因此，本文描述的实施例包括用于SRAM和寄存器文件位单元的均匀布局。
本公开，包括摘要中所述内容的实施例的例示实施方式的以上描述，并非意在穷举或将本公开限于公开的精确形式。尽管出于例示性目的在这里描述了本公开的具体实施方式和示例，但相关领域的技术人员将认识到，在本公开的范围之内，各种等价修改都是可能的。
可以考虑到以上详细描述对本公开做出这些修改。以下权利要求中使用的术语不应被解释成将本公开限制到说明书和权利要求中公开的具体实施方式。相反，本公开的范围要完全由以下权利要求确定，权利要求要根据权利要求解释的成熟原则来解释。
示例实施例1：一种集成电路结构包括衬底上的六晶体管(6T)静态随机存取存储器(SRAM)位单元。该6T SRAM位单元包括沿衬底的第一方向平行的第一和第二有源区。第一、第二、第三和第四栅极线在第一和第二有源区上方，第一、第二、第三和第四栅极线沿衬底的第二方向平行，第二方向垂直于第一方向。
示例实施例2：根据示例实施例1所述的集成电路结构，其中第一有源区是N型掺杂有源区，第二有源区是P型掺杂有源区。
示例实施例3：根据示例实施例1或2所述的集成电路结构，其中第一和第二有源区分别在第一和第二硅鳍中。
示例实施例4：根据示例实施例1、2或3所述的集成电路结构，其中第一、第二、第三和第四栅极线的所有各栅极线在第一和第二有源区之间连续。
示例实施例5：根据示例实施例1、2、3或4所述的集成电路结构，其中6T SRAM位单元具有沿第一方向的长度和沿第二方向的长度，并且第一长度大于第二长度。
示例实施例6：根据示例实施例1、2、3、4或5所述的集成电路结构，其中第一、第二、第三和第四栅极线的各栅极线由沿衬底的第二方向平行的沟槽接触线彼此间隔开。
示例实施例7：一种集成电路结构包括衬底上的八晶体管(8T)寄存器文件(RF)位单元。该8T RF位单元包括沿衬底的第一方向平行的第一、第二、第三和第四有源区。第一和第二栅极线在第一、第二、第三和第四有源区上方，第一和第二栅极线沿衬底的第二方向平行，第二方向垂直于第一方向。第三和第四栅极线在第一和第二有源区上方，但不在第三和第四有源区上方，第三和第四栅极线沿衬底的第二方向平行。
示例实施例8：根据示例实施例7所述的集成电路结构，其中第一有源区是N型掺杂有源区，第二、第三和第四有源区是P型掺杂有源区。
示例实施例9：根据示例实施例7或8所述的集成电路结构，其中第一、第二、第三和第四有源区分别在第一、第二、第三和第四硅鳍中。
示例实施例10：根据示例实施例7、8或9所述的集成电路结构，其中第一栅极线在第二和第三有源区之间不连续，第二栅极线在第二和第三有源区之间连续。
示例实施例11：根据示例实施例7、8、9或10所述的集成电路结构，其中8T RF位单元具有L形。
示例实施例12：根据示例实施例7、8、9、10或11所述的集成电路结构，其中第一、第二、第三和第四栅极线的各栅极线由沿衬底的第二方向平行的沟槽接触线彼此间隔开。
示例实施例13：一种集成电路结构包括衬底上的十晶体管(10T)2读1写寄存器文件(RF)位单元。该10T 2读1写RF位单元包括沿衬底的第一方向平行的第一、第二、第三和第四有源区。第一、第二、第三和第四栅极线在第一、第二、第三和第四有源区上方，第一、第二、第三和第四栅极线沿衬底的第二方向平行，第二方向垂直于第一方向。第一、第三和第四栅极线在第二和第三有源区之间不连续，第二栅极线在第二和第三有源区之间连续。
示例实施例14：根据示例实施例13所述的集成电路结构，其中第一有源区是N型掺杂有源区，第二、第三和第四有源区是P型掺杂有源区。
示例实施例15：根据示例实施例13或14所述的集成电路结构，其中第一、第二、第三和第四有源区分别在第一、第二、第三和第四硅鳍中。
示例实施例16：根据示例实施例13、14或15所述的集成电路结构，其中第一、第二、第三和第四栅极线的各栅极线由沿衬底的第二方向平行的沟槽接触线彼此间隔开。
示例实施例17：一种集成电路结构包括衬底上的十晶体管(10T)2读1写寄存器文件(RF)位单元。该10T 2读1写RF位单元包括沿衬底的第一方向平行的第一、第二、第三和第四有源区。第一、第二、第三和第四栅极线在第一、第二、第三和第四有源区上方，第一、第二、第三和第四栅极线沿衬底的第二方向平行，第二方向垂直于第一方向。第一和第四栅极线在第二和第三有源区之间不连续，第二和第三栅极线在第二和第三有源区之间连续。
示例实施例18：根据示例实施例17所述的集成电路结构，其中第一有源区是N型掺杂有源区，第二、第三和第四有源区是P型掺杂有源区。
示例实施例19：根据示例实施例17或18所述的集成电路结构，其中第一、第二、第三和第四有源区分别在第一、第二、第三和第四硅鳍中。
示例实施例20：根据示例实施例17、18或19所述的集成电路结构，其中第一、第二、第三和第四栅极线的各栅极线由沿衬底的第二方向平行的沟槽接触线彼此间隔开。

Claims (20)

1.一种集成电路结构，包括：
衬底；
所述衬底上的六晶体管(6T)静态随机存取存储器(SRAM)位单元，所述6T SRAM位单元包括：
沿所述衬底的第一方向平行的第一有源区和第二有源区；以及
所述第一有源区和所述第二有源区上方的第一栅极线、第二栅极线、第三栅极线和第四栅极线，所述第一栅极线、所述第二栅极线、所述第三栅极线和所述第四栅极线沿所述衬底的第二方向彼此平行，所述第二方向垂直于所述第一方向，其中，所述第一栅极线、所述第二栅极线、所述第三栅极线和所述第四栅极线被布置为在所述第一方向上彼此间隔开。
2.根据权利要求1所述的集成电路结构，其中所述第一有源区是N型掺杂有源区，并且所述第二有源区是P型掺杂有源区。
3.根据权利要求1或2所述的集成电路结构，其中所述第一有源区和所述第二有源区分别在第一硅鳍和第二硅鳍中。
4.根据权利要求1或2所述的集成电路结构，其中所述第一栅极线、所述第二栅极线、所述第三栅极线和所述第四栅极线中的所有各栅极线在所述第一有源区和所述第二有源区之间是连续的。
5.根据权利要求1或2所述的集成电路结构，其中所述6T SRAM位单元具有沿所述第一方向的第一长度和沿所述第二方向的第二长度，并且所述第一长度大于所述第二长度。
6.根据权利要求1或2所述的集成电路结构，其中所述第一栅极线、所述第二栅极线、所述第三栅极线和所述第四栅极线中的各栅极线由沿所述衬底的所述第二方向平行的沟槽接触线彼此间隔开。
7.一种集成电路结构，包括：
衬底；
所述衬底上的八晶体管(8T)寄存器文件(RF)位单元，所述8T RF位单元包括：
沿所述衬底的第一方向平行的第一有源区、第二有源区、第三有源区和第四有源区；
所述第一有源区、所述第二有源区、所述第三有源区和所述第四有源区上方的第一栅极线和第二栅极线，所述第一栅极线和所述第二栅极线沿所述衬底的第二方向平行，所述第二方向垂直于所述第一方向；以及
在所述第一有源区和所述第二有源区上方但不在所述第三有源区和所述第四有源区上方的第三栅极线和第四栅极线，所述第三栅极线和所述第四栅极线沿所述衬底的所述第二方向平行。
8.根据权利要求7所述的集成电路结构，其中所述第一有源区是N型掺杂有源区，并且所述第二有源区、所述第三有源区和所述第四有源区是P型掺杂有源区。
9.根据权利要求7或8所述的集成电路结构，其中所述第一有源区、所述第二有源区、所述第三有源区和所述第四有源区分别在第一硅鳍、第二硅鳍、第三硅鳍和第四硅鳍中。
10.根据权利要求7或8所述的集成电路结构，其中所述第一栅极线在所述第二有源区和所述第三有源区之间是不连续的，并且所述第二栅极线在所述第二有源区和所述第三有源区之间是连续的。
11.根据权利要求7或8所述的集成电路结构，其中所述8T RF位单元具有L形。
12.根据权利要求7或8所述的集成电路结构，其中所述第一栅极线、所述第二栅极线、所述第三栅极线和所述第四栅极线中的各栅极线由沿所述衬底的所述第二方向平行的沟槽接触线彼此间隔开。
13.一种集成电路结构，包括：
衬底；
所述衬底上的十晶体管(10T)2读1写寄存器文件(RF)位单元，所述10T 2读1写RF位单元包括：
沿所述衬底的第一方向平行的第一有源区、第二有源区、第三有源区和第四有源区；以及
所述第一有源区、所述第二有源区、所述第三有源区和所述第四有源区上方的第一栅极线、第二栅极线、第三栅极线和第四栅极线，所述第一栅极线、所述第二栅极线、所述第三栅极线和所述第四栅极线沿所述衬底的第二方向平行，所述第二方向垂直于所述第一方向，其中所述第一栅极线、所述第三栅极线和所述第四栅极线在所述第二有源区和所述第三有源区之间是不连续的，并且所述第二栅极线在所述第二有源区和所述第三有源区之间是连续的。
14.根据权利要求13所述的集成电路结构，其中所述第一有源区是N型掺杂有源区，并且所述第二有源区、所述第三有源区和所述第四有源区是P型掺杂有源区。
15.根据权利要求13或14所述的集成电路结构，其中所述第一有源区、所述第二有源区、所述第三有源区和所述第四有源区分别在第一硅鳍、第二硅鳍、第三硅鳍和第四硅鳍中。
16.根据权利要求13或14所述的集成电路结构，其中所述第一栅极线、所述第二栅极线、所述第三栅极线和所述第四栅极线中的各栅极线由沿所述衬底的所述第二方向平行的沟槽接触线彼此间隔开。
17.一种集成电路结构，包括：
衬底；
所述衬底上的十晶体管(10T)2读1写寄存器文件(RF)位单元，所述10T 2读1写RF位单元包括：
沿所述衬底的第一方向平行的第一有源区、第二有源区、第三有源区和第四有源区；以及
所述第一有源区、所述第二有源区、所述第三有源区和所述第四有源区上方的第一栅极线、第二栅极线、第三栅极线和第四栅极线，所述第一栅极线、所述第二栅极线、所述第三栅极线和所述第四栅极线沿所述衬底的第二方向平行，所述第二方向垂直于所述第一方向，其中所述第一栅极线和所述第四栅极线在所述第二有源区和所述第三有源区之间是不连续的，并且所述第二栅极线和所述第三栅极线在所述第二有源区和所述第三有源区之间是连续的。
18.根据权利要求17所述的集成电路结构，其中所述第一有源区是N型掺杂有源区，并且所述第二有源区、所述第三有源区和所述第四有源区是P型掺杂有源区。
19.根据权利要求17或18所述的集成电路结构，其中所述第一有源区、所述第二有源区、所述第三有源区和所述第四有源区分别在第一硅鳍、第二硅鳍、第三硅鳍和第四硅鳍中。
20.根据权利要求17或18所述的集成电路结构，其中所述第一栅极线、所述第二栅极线、所述第三栅极线和所述第四栅极线中的各栅极线由沿所述衬底的所述第二方向平行的沟槽接触线彼此间隔开。
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