TW202114120A - 以著色成塊之自對準圖案化及由此造成的結構 - Google Patents

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Abstract

說明了以著色成塊之自對準圖案化及由此造成的結構。在範例中，積體電路結構包括在基板上方的層間介電(ILD)層，以及在該ILD層上的硬掩膜層。複數條導電互連線係在該ILD層及硬掩膜層中，且由其所隔開。該複數條導電互連線包括具有第一寬度的第一互連線。第二互連線與該第一互連線緊鄰了第一距離，該第二互連線具有該第一寬度。第三互連線與該第二互連線緊鄰了該第一距離，該第三互連線具有該第一寬度。第四互連線與該第三互連線緊鄰了大於該第一距離的第二距離，該第四互連線具有大於該第一寬度的第二寬度。

Description

以著色成塊之自對準圖案化及由此造成的結構
本揭露之實施例係在半導體結構及處理之領域中，特別是以著色成塊的自對準圖案化及使用以著色成塊的自對準圖案化製造的結構。
經歷過去幾十年，在不斷成長的半導體工業背後已持續推動在積體電路中特徵的微縮。微縮到愈來愈小的特徵實現在半導體晶片之有限的占用區域(real estate)上功能單位之增加的密度。例如，收縮電晶體尺寸允許在晶片上包含增加數目的記憶體或邏輯裝置，導致製造具有增加的性能的產品。然而，對於愈來愈多性能的驅動並非沒有問題。最佳化各個裝置的效能的必要性變為愈來愈顯著。
在傳統及目前已知的製程中的變化性(variability)可能限制進一步將他們延伸到10奈米節點或次-10奈米節點範圍中的可能性。結果是，製造需要用於未來技術節點的功能性組件可能需求導入新的方法或整合新的技術於目前製程中或取代目前製程。
及
說明了以著色成塊的自對準圖案化以及使用以著色成塊的自對準圖案化製造的結構。在下列發明說明中，提出了眾多的特定細節，像是特定整合/積體電路及材料區，以為了提供本揭露之實施例之徹底的了解。對本領域具有通常知識者將為明白的是，本揭露之實施例可不以這些特定細節來實踐。在其它實例中，周知的特徵，像是積體電路設計佈局，並不詳細地說明，以為了不去非必要的模糊本揭露之實施例。進一步而言，要理解的是，在圖中繪示的各種實施例為說明性的表示而不必要按比例繪圖。
下列詳細的發明說明本質上僅為說明性的且不打算限制本案的標的之實施例及這類實施例的使用。如於此所使用的字彙「示範性」意味「視為範例、實例或例示」。於此所說明作為示範性的任何實行不必然要理解為在其它實行之上之較佳或有益的。再者，不打算被在前項的技術領域、先前技術、簡單的發明內容或下列詳細的發明說明中出現之明示或暗示的理論所綁定。
此說明書包括對「一實施例」或「實施例」的參照。該些詞彙「在一實施例中」或「在實施例中」的出現並不必然指的是相同的實施例。特別特徵、結構、或特性可以與本揭露一致的任何合適的方式來結合。
術語。下列段落提供對於在本揭露(包括附加的申請專利範圍)中找到的術語之定義或內文。
「包含」。此術語為開放式的(open-ended)。如在附加的申請專利範圍中所使用的，此術語並不排除額外的結構或操作。
「組態以」。各種單元或組件可被描述或請求為「組態以」進行一任務或多個任務。在這類內文中，「組態以」被用來藉由指示該單元或組件包括於操作期間進行任務或該些任務的結構來暗示結構。如此一來，該單元或組件可以說是組態以進行該任務，即使當特定單元或組件非目前可操作的時(例如，並非是開通或現用的)。再重述一次，單元或電路或組件係「組態以」進行一或多個任務明白地不打算對於該單元或組件援用35 U.S.C. §112，第六項。
「第一」、「第二」等。如於此所使用的，該些術語被使用為對於他們置於其前的名詞進行標示，並非暗示任何類型的次序(例如，空間的、時間的、邏輯的等)。
「耦接」-下列說明指的是被「耦接」在一起的元件或節點或特徵。如於此所使用的，除非明白地另以陳述，「耦接」意味一元件或節點或特徵係直接或間接加入到另一元件或節點或特徵(或直接或間接與之通訊)，且不必然是機械地加入。
此外，在下列發明說明中亦可使用某些術語僅為了參考的目的，因而不打算為限制的。例如，像是「上」、「下」、「在上」及「在下」的術語指的是在對其作成參考的圖式中的方向。術語像是「前」、「後」、「後方」、「側」、「外側」及「內側」描述在藉由參考在討論下描述組件的文字及關聯的圖式而清楚作成之一致但任意的參考框架內該組件的位置之定向或位置或兩者。這類術語可包括上面具體提及的字彙、其衍生及類似意思的字彙。
「抑制(inhibit)」-如於此所使用的，抑制係使用來描述降低或最小化效果。當組件或特徵被描述為抑制動作、行動或條件，其可完全防止結果、後果或完全地未來狀態。此外，「抑制」亦能指的是降低或減少可能另以發生的後果、效能或效果。此外，當組件、元件或特徵被稱為抑制結果或狀態，其不需要完全防止或消除該結果或狀態。
於此說明的實施例可關於後段製程(BEOL)半導體處理及結構。BEOL為IC製造之第二部分，其中個別裝置(例如，電晶體、電容器、電阻器等)與在晶圓上的佈線(例如，金屬化層或多個層)來互連。BEOL包括接點(contact)、絕緣層(介電質)、金屬層級和用於晶片對封裝(chip-to-package)連接的接合位置(bonding site)。在BEOL中，形成部分的製造級接點(墊片)、互連佈線、通孔及介電結構。對於現今IC工法，可在BEOL中添加多於10個金屬層。
於此說明的實施例可關於前段製程(FEOL)半導體處理及結構。FEOL為積體電路(IC)製造的第一部分，其中個別裝置(例如，電晶體、電容器、電阻器等)係在半導體基板或層中被圖案化。FEOL一般將每件事物掩蓋(但未包括)到金屬互連層之沉積。隨最終FEOL操作後，結果為典型地具有隔離電晶體的晶圓(例如，沒有任何佈線)。
下面說明的實施例可應用至FEOL處理及結構、BEOL處理或結構或FEOL和BEOL處理及結構兩者。特別是，雖然示範性處理方案可使用FEOL處理場景來闡述，這類方式亦可應用到BEOL處理。同樣的，雖然示範性處理方案可使用BEOL處理場景來闡述，這類方式亦可應用到FEOL處理。
可實行節距等分處理(Pitch division processing)和圖案化方案來實現於此說明的實施例或可被包括為於此說明的部分的實施例。節距等分圖案化典型地指的是節距二等分(pitch halving)、節距四等分(pitch quartering)等。節距等分方案可應用到FEOL處理、BEOL處理或FEOL(裝置)和BEOL(金屬化)處理兩者。依據於此說明的一或更多實施例，首先實行光微影(optical lithography)來以預定的節距印製單向線(例如，嚴格的單向或主要是單向其一者)。節距等分處理接著被實行為用以增加線密度的技術。
在實施例中，用於鰭、閘極線、金屬線、ILD線或硬掩膜線的術語「光柵結構(grating structure)」於此使用來指的是緊密節距光柵結構。在一個這類實施例中，緊密節距無法直接透過選定微影術而達成。例如，可首先形成基於選定微影術的圖案，但節距可藉由使用隔層掩膜圖案化來減半。更進一步，原始節距可藉由第二輪隔層掩膜圖案化來四等分。據此，於此說明的柵狀(grating-like)圖案可具有在實質恆定節距上且具有實質恆定寬度而間隔的金屬線、ILD線或硬掩膜線。例如，在一些實施例中，節距變化會在百分之十內且寬度變化會在百分之十內，而在一些實施例中，節距變化會在百分之五內且寬度變化會在百分之五內。可藉由節距二分或節距四分或其它節距等分方法來製造圖案。在實施例中，光柵並不必然是單一節距。
於此說明的一或更多實施例係關於先進自對準圖案化流程，用以實現緊密節距及持續可變的線和間隔圖案。可實行實施例以透過使用自對準節距等分結合直接印制微影法(lithography process)之彈性來提供小於微影法之解析度限制的節距上之緊密節距金屬化，用以允許持續可變線/空間結合。
先前嘗試的工法可在他們設計及/或最小節距之彈性其一者上具有限制。於此說明的一或更多實施例結合節距等分、插塞(plug)圖案化及直接印制微影術來提供彈性金屬(或其它)圖案化解決方案。於此說明的實施例之實行可允許對於金屬走線(routing)、小信號路徑、大功率線及持續可變線/間隔圖案的設計彈性以支援需要較大線/間隔圖案的周邊電路。
依據本揭露之實施例，圖案包括藉由節距等分技術圖案化的元件和具有金屬線之可變寬度及間距(spacing)的其它面域。實行於此所述的一或更多實施例之益處可包括：對於周邊電路實現彈性線/間隔圖案，實現著色或未著色的(un-colored)線端(line-end)插塞圖案化，將該圖案化延伸到非常緊密的節距(例如，小於20nm的節距)，及/或實現任何種類的節距等分(例如，節距二分、四分、「八分」等)。於此說明的實施例可與任何一或更多類型的微影術相同，像是248、193、193i、EUV、電子束(e-beam)等。
在第一示範性處理方案中，操作可被描述為著色流程插塞操作。圖1A至1E圖說依據本揭露之實施例代表以著色成塊的自對準圖案化的方法中各種操作的剖面視圖。圖2圖說依據本揭露之實施例使用以著色成塊的自對準圖案化所製造的後段製程(BEOL; back end of line)結構之剖面視圖。
請參照圖1A，開始結構包括在第二硬掩膜層104上的第一硬掩膜層106，其係在層間介電(ILD)層102上。骨幹結構108A、108B及108C係在第一硬掩膜層106上。在所繪示的特定實施例中，骨幹結構108C比骨幹結構108B寬，骨幹結構108B可寬於或等於骨幹結構108A之各者。骨幹結構108A之間的節距111代表第一微影法(直接或藉由某節距等分其一者)之最小微影節距。隔層110係沿著骨幹結構108A、108B及108C之各者的側壁。要理解的是，隔層110的厚度能隨骨幹之寬度改變(如所繪示的)，或是能被形成為所有皆具有相同寬度。隔層110可藉由在骨幹結構之上的膜之原子層沉積(ALD; atomic layer deposition)其次是相同膜之非等向性蝕刻(anisotropic etch)來製造。能基於對結構密度敏感的沉積技術及/或藉由使用多個隔層形成操作來達成隔層寬度裁整。在實施例中，如會發生進入或出於圖1A之剖面視圖之頁面，骨幹結構108A、108B及/或108C之任一者能在隔層形成之前被圖案化(切割)，使得當隔層形成隨後發生時，隔層之部分包繞在其中作成切割的骨幹結構之端部。這些位置可最終被使用來形成線插塞特徵，亦即在金屬化層之導電線中的介電斷裂(break)。
請參照圖1B，抗蝕層112和硬掩膜114堆疊係形成於圖1A之結構之上，且接著以第二微影操作來圖案化以形成開口116。第二微影法之最小節距係由箭頭117來繪示。重疊相依臨界尺度(CD; critical dimension)係繪示於區域118中。圖1B之操作能被稱為形成插塞掩膜，以用於補填特徵。要理解的是，開口116能為任何尺寸或形狀且能從多個暴露來創建。在抗蝕層112及硬掩膜114中的開口116之圖案能與現存節距二分或節距四分圖案自對準，或是被創建為完全由來自第二微影法的抗蝕邊緣界定的圖案。
請參照圖1C，第一硬掩膜層106之暴露部分被蝕刻以形成第一時間圖案化的第一硬掩膜層122，在其中其具有開口124A及124B。抗蝕層112和硬掩膜114接著被移除。圖1C之工法可被稱為將第二微影法轉印至該第一硬掩膜層106中之蝕刻轉印(etch transfer)。
請參照圖1D，回填掩膜130，像是碳硬掩膜(carbon-hardmask)，係在圖1C之結構之上形成及凹入。骨幹結構108A、108B及108C接著藉由選擇性蝕刻法來移除。第一時間圖案化的第一硬掩膜層122進一步被蝕刻於其中骨幹結構108A、108B及108C已被移除的位置中，以形成第二時間圖案化的第一硬掩膜層126。要理解的是，該第二時間圖案化的第一硬掩膜層126可以對第二硬掩膜層104完美選擇性來形成，或是以對第二硬掩膜層104之一些侵蝕129來形成侵蝕的第二硬掩膜層128。
請參照圖1E，例如藉由灰化及潔淨法(ash and cleans process)來移除回填掩膜130。接著蝕刻侵蝕的第二硬掩膜層128之暴露部分以形成圖案化的第二硬掩膜層132。
請參照圖2，隔層110和第二時間圖案化的第一硬掩膜層126係從圖1E之結構移除。ILD層102係使用圖案化的第二硬掩膜層132來圖案化以在ILD層102中形成凹槽，其形成圖案化的ILD層134。接著以導電材料(多種導電材料)填充凹槽以形成導電結構136A、136B、136C及136D。在實施例中，區域138為隔層界定的(spacer-defined)區域，同時區域140係藉由上述的第二微影法來界定。要理解的是，可在工法期間消耗硬掩膜，或是例如可為了隨後自對準通孔蝕刻法而留存(例如，圖案化的第二硬掩膜層132被繪示為留存)。
請再參照圖2，依據本揭露之實施例，積體電路結構包括在基板(未繪示)上面的層間介電(ILD)層134和在ILD層134上的硬掩膜層132。複數條導電互連線136A、136B、136C及136D係在ILD層134及硬掩膜層132中，且由其所隔開。複數條導電互連線136A、136B、136C及136D包括具有第一寬度的第一互連線(左136A)。第二互連線(中間136A)與第一互連線(左136A)緊鄰了第一距離，該第二互連線(中間136A)具有第一寬度。第三互連線(右136A)與第二互連線(中間136A)緊鄰了第一距離，該第三互連線(右136A)具有第一寬度。第四互連線136B與第三互連線(右136A)緊鄰了大於該第一距離的第二距離，該第四互連線136B具有大於該第一寬度的第二寬度。
在一實施例中，第一寬度係藉由第一微影法來界定，並且該第二寬度係藉由不同於該第一微影法的第二微影法來界定。
在一實施例中，積體電路結構更包括與第四互連線136B緊鄰了大於第一距離的第三距離之第五互連線136C，該第五互連線136C具有小於該第二寬度的第三寬度。在一個這類實施例中，第三寬度大於第一寬度。在一個這類實施例中，第三寬度與第一寬度相同。
在一實施例中，積體電路結構更包括與第五互連線136C緊鄰了大於第三距離的第四距離之第六互連線136D，該第六互連線136D具有第四寬度。在一個這類實施例中，第四寬度大於第一寬度且大於第三寬度，並且第四寬度小於第三寬度。
要理解的是，額外的操作可被包括在圖1A至1E的圖案化流程中。如範例，圖3A至3B圖說依據本揭露之實施例代表以著色成塊的自對準圖案化的方法中各種額外的操作的剖面視圖。
請參照圖3A及3B，在圖1C和1D之處理操作之間，於進入或出於頁面的位置，可形成一成塊層300。成塊層300可在將第二硬掩膜層104圖案化期間被留存，用以形成圖案化的硬掩膜層302，其具有在成塊層300下面的留存部分，例如在進入或出於頁面的位置。這類額外的處理可實現進一步凹槽插塞圖案化。例如，若需要小的端對端或任何種類的成塊圖案，能使用此第二「插塞」圖案。圖案300可被稱為成塊微影法(blocking lithography process)，其能藉由直接以光阻劑(photoresist)或在轉印成最終硬掩膜或基板之前圖案化出孔洞且以不同成塊材料再填充來達成。接著轉印圖案成為硬掩膜材料，並且隨後移除犧牲插塞或成塊材料。
在第二示範性處理方案中，操作可被描述為單一插塞流程。圖4A至4E圖說依據本揭露之實施例代表以著色成塊的自對準圖案化的另一方法中各種操作的剖面視圖。
請參照圖4A，開始結構包括在第二硬掩膜層404上的第一硬掩膜層406，其係在層間介電(ILD)層402上。骨幹結構408係在第一硬掩膜層406上。骨幹結構408之間的距離411代表第一微影法(直接或藉由某節距等分其一者)之最小微影間距。隔層410係沿著骨幹結構408之各者的側壁。隔層410可藉由在骨幹結構之上的膜之原子層沉積(ALD; atomic layer deposition)其次是相同膜之非等向性蝕刻(anisotropic etch)來製造。在實施例中，如會發生進入或出於圖4A之剖面視圖之頁面，骨幹結構408之任一者能在隔層形成之前被圖案化(切割)，使得當隔層形成隨後發生時，隔層之部分包繞在其中作成切割的骨幹結構之端部。這些位置可最終被使用來形成線插塞特徵，亦即在金屬化層之導電線中的介電斷裂(break)。
請參照圖4B，抗蝕層412和硬掩膜414堆疊係形成於圖4A之結構之上，且接著以第二微影操作來圖案化以形成開口416。接著移除骨幹結構408。第二微影法之最小節距係由箭頭417來繪示。
請參照圖4C，第一硬掩膜層406之暴露部分被蝕刻以形成圖案化的第一硬掩膜層426。抗蝕層412和硬掩膜414接著被移除。圖4C之工法可被稱為第一及第二微影法成為該第一硬掩膜層406之蝕刻轉印(etch transfer)。
請參照圖4D，接著蝕刻第二硬掩膜層404之暴露部分以形成圖案化的第二硬掩膜層432。
請參照圖4E，隔層410和圖案化的第一硬掩膜層426係從圖4D之結構移除。ILD層402係使用圖案化的第二硬掩膜層432來圖案化以在ILD層402中形成凹槽，其形成圖案化的ILD層434。接著以導電材料(多種導電材料)填充凹槽以形成導電結構436A、436B及436C。在實施例中，區域438為隔層界定的(spacer-defined)區域，同時區域440係藉由上述的第二微影法來界定。要理解的是，可在工法期間消耗硬掩膜，或是例如可為了隨後自對準通孔蝕刻法而留存(例如，圖案化的第二硬掩膜層432被繪示為留存)。
請再參照圖4E，依據本揭露之實施例，積體電路結構包括在基板(未繪示)上面的層間介電(ILD)層434和在ILD層434上的硬掩膜層432。複數條導電互連線436A、436B及436C係在ILD層434及硬掩膜層432中，且由其所隔開。複數條導電互連線436A、436B及436C包括具有第一寬度的第一互連線(左436A)。第二互連線(中間436A)與第一互連線(左436A)緊鄰了第一距離，該第二互連線(中間436A)具有第一寬度。第三互連線(右436A)與第二互連線(中間436A)緊鄰了第一距離，該第三互連線(右436A)具有第一寬度。第四互連線436B與第三互連線(右436A)緊鄰了大於該第一距離的第二距離，該第四互連線436B具有大於該第一寬度的第二寬度。第五互連線(左436C)與第四互連線436B緊鄰了大於第一距離的第三距離，第五互連(左436C)線具有大於第一寬度的第三寬度，該第三寬度小於該第二寬度。第六互連線(自左436C的第二者)與第五互連線(左436C)緊鄰了小於第三距離的第四距離，該第六互連線具有第三寬度。第七互連線(自右436C的第二者)與第六(自左436C的第二者)互連線緊鄰了第四距離，該第七互連(自右436C的第二者)線具有第三寬度。第八互連線(在右436C上的最後者)與第七(自右436C的第二者)互連線緊鄰了第四距離，該第八互連(在右436C上的最後者)線具有第三寬度。
在一實施例中，第三距離大於第二距離。在另一實施例中，第三距離與第二距離相同。在實施例中，第一寬度係藉由第一微影法來界定，並且該第二及第三寬度係藉由不同於該第一微影法的第二微影法來界定。
在實施例中，使用節距等分技術來增加線密度。在第一範例中，可以實行節距減半以加倍製造的光柵結構之線密度。圖5A闡述在沉積之後但在圖案化之前於層間介電(ILD)層上形成的硬掩膜材料層之開始結構的剖面視圖。圖5B闡述在藉由節距減半圖案化硬掩膜層之後圖5A之結構的剖面視圖。
請參照圖5A，開始結構500具有在層間介電(ILD)層502上形成的硬掩膜材料層504。圖案化掩膜506沉積在硬掩膜材料層504上方。圖案化掩膜506具有在硬掩膜材料層504上沿著其特徵(線)之側壁形成的隔層508。
請參照圖5B，硬掩膜材料層504係以節距減半方法來圖案化。具體而言，首先移除圖案化掩膜506。隔層508之造成的圖案已加倍密度或是減半掩膜506之節距或特徵。如在圖5B中所描繪，例如藉由蝕刻法將隔層508之圖案轉印到硬掩膜材料層504，用以形成圖案化硬掩膜510。在一個這類實施例中，以具有單向線的光柵圖案來形成圖案化硬掩膜510。圖案化硬掩膜510之光柵圖案可為緊密節距光柵結構。例如，緊密節距不可直接透過傳統微影技術來達成。更進一步，雖然未繪示，但原始節距可藉由第二輪隔層掩膜圖案化來四等分/減為四分之一。據此，圖5B之圖案化硬掩膜510之光柵類圖案可具有以相對彼此不變節距且具有不變寬度分隔的硬掩膜線。達成的維度可遠小於所運用的光刻技術之臨界維度。據此，可使用微影術及蝕刻處理來圖案化敷層膜(blanket film)，其可包含例如基於隔層雙重圖案化(SBDP; spacer-based-double-patterning)或節距減半，或是基於隔層四重圖案化(SBQP; spacer-based-quadruple-patterning)或節距四等分。
要理解的是，亦可實行其它節距等分方法。例如，圖6闡述在包含以六為因數的節距等分的基於隔層的六重圖案化(SBSP)處理方案中的剖面視圖。請參照圖6，在操作(a)處，繪示在光刻(litho)、細化(slim)及蝕刻處理之後的犧牲圖案X。在操作(b)處，繪示在沉積及蝕刻之後的隔層A及B。在操作(c)處，繪示在隔層A移除之後的操作(b)之圖案。在操作(d)處，繪示在隔層C沉積之後的操作(c)之圖案。在操作(e)處，繪示在隔層C蝕刻之後的操作(d)之圖案。在操作(f)，在犧牲圖案X和隔層B移除之後達成節距/6的圖案。
要理解的是，上述關聯於後段製程(BEOL)結構及處理的層及材料可在下層半導體基板或結構上方形成，像是積體電路之下層的裝置層。在實施例中，下層半導體基板代表使用以製造積體電路的一般工件物件。半導體基板通常包括晶圓或矽的其它部件或另一半導體材料。合適的半導體基板包括(但不限於)單晶矽、多晶矽和絕緣體上矽(SOI)以及由其它半導體材料形成的類似基板，像是包括鍺、碳或III-V族材料的基板。取決於製造的階段，半導體基板通常包括電晶體、積體電路及類似者。基板亦可包括半導體材料、金屬、介電質、摻雜劑以及常見在半導體基板中發現的其它材料。再者，所描繪的結構可在下層的下級互連層上製造。
雖然已對照選定的操作詳細說明前述製造金屬化層、或金屬化層之部分、BEOL金屬化層之部分的方法，但要理解的是，用於製造之額外的或中間的操作可包括標準微電子製造過程，諸如微影(lithography)、蝕刻、薄膜沉積、平坦化(像是化學機械研磨(CMP))、擴散、計量學(metrology)、使用犧牲層、使用蝕刻停止層、使用平坦化停止層或任何其它與微電子組件製造關聯的動作。亦同樣，要理解的是，前述工序流程可以替代的順序實踐，並不需要進行每一個操作或可進行額外的工序操作，或兩者。
在實施例中，如在遍及本發明說明所使用的，層間介電(ILD)材料係由介電或絕緣材料之層所組成或是包括介電或絕緣材料之層。合適的介電材料之範例包括(但不限於)矽之氧化物(例如，二氧化矽(SiO2 ))、矽之摻雜氧化物、矽之氟氧化物(fluorinated oxide)、矽之碳摻雜氧化物、各種本領域已知的低k介電材料以及其結合。層間介電材料可由例如像是化學汽相沉積(CVD; chemical vapor deposition)、物理汽相沉積(PVD; physical vapor deposition)或藉由其它沉積方法的技術來形成。
在實施例中，如亦遍及在本發明說明中使用的，金屬線或互連線材料(以及通孔材料)係由一或多個金層或其它導電結構組成。共同範例是使用銅線及可或可不包括在銅與周圍的ILD材料之間的障壁層(barrier layer)的結構。如於此所使用的，術語金屬包括合金、堆疊和多個金屬的其它結合。例如，金屬互連線可包括障壁層(例如，包括Ta、TaN、Ti或TiN之一或多者的層)、不同金屬或合金等的堆疊。因此，互連線可為單一材料層或可從數個層形成，包括導電襯層和填充層。可使用任何合適的沉積法，像是電鍍、化學汽相沉積或物理汽相沉積來形成互連線。在實施例中，互連線係由像是(但不限於)Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金的導電材料所組成。互連線在本領域中亦有時稱為跡線(trace)、引線(wire)、線(line)、金屬或簡單稱為互連。
在實施例中，亦如遍及本發明說明所使用的，硬掩膜材料係由不同於層間介電材料的介電材料所組成。在一實施例中，可在不同區域中使用不同的硬掩膜材料，以致提供對彼此和對下層介電及金屬層的不同生長或蝕刻選擇性。在一些實施例中，硬掩膜層包括矽之氮化物(例如，矽氮化物)的層或矽之氧化物的層或兩者或其結合。其它合適的材料可包括碳基(carbon-based)材料。在另一實施例中，硬掩膜材料包括金屬的種類。例如，硬掩膜或其它上層材料可包括鈦或另一金屬之氮化物(例如，氮化鈦)的層。潛在較少量的其它材料，像是氧，可被包括在該些層的一或多者中。或者，可取決於特別的實行來使用其它本領域中已知的硬掩膜層。硬掩膜層可由CVD、PVD或由其它沉積方法來形成。
在實施例中，如亦為遍及本發明說明所使用的，使用193nm浸潤式微影(i193)、超紫外線(EUV; extreme ultra-violet)微影或電子束直寫(EBDW; electron beam direct write)微影或類似者來進行微影操作。可使用正型或負型阻劑。在一實施例中，光刻掩膜為由形貌掩蔽部、抗反射塗佈(ARC)層以及光阻層所組成的三層掩膜。CHM層更通常所知為在工業上的旋塗式碳(SOC; spin-on carbon)層。CHM為英特爾(Intel)的術語。其次，Si-ARC和SOC為抗反射層。他們一起作用來提供低反射性(reflectivty)。若在拓撲之上圖案化，則在微影及/或填充凹槽/VIA之前，SOC亦能幫忙將基板平坦化。
要理解的是，可實行上述的實施例以圖案化用於以結構來填充的凹槽。在另一態樣中，於此說明的圖案化方式亦能被使用來圖案化結構之間的空間，例如使用來圖案化犧牲閘極層以在相同圖案化方案中形成相異的間隔及寬度(亦即，閘極寬度)的閘極。在實施例中，於此說明的一或多個實施例係關於製造半導體裝置，像是用於PMOS及NMOS裝置製造。例如，可實行於此說明的方式以製造閘極線。
如當採用透過單閘極線之完成的裝置之範例，圖7A圖說依據本揭露之實施例使用以著色成塊方案自對準圖案化所製造的非平面半導體裝置之剖面視圖。圖7B圖說依據本揭露之實施例沿著圖7A之半導體裝置之a-a’軸所採的平面視圖。雖然僅繪示一閘極線，但要理解的是，各式各樣的閘極線可被包括在積體電路結構中，其中相鄰的閘極線具有變化的間隔及寬度，其中閘極線之間的間隔係使用與圖1A至1E、圖3A至3B及/或圖4A至4D關聯說明的工序來圖案化。
請參照圖7A，半導體結構或裝置700包括非平面主動區域(例如，包括突出的鰭部704和鰭下(sub-fin)區域705的鰭結構)，自基板702形成，並且在隔離區域706內。閘極線708係配置在非平面主動區域之突出部704之上以及在隔離區域706之部分之上。如繪示，閘極線708包括閘極電極750和閘極介電層752。在一實施例中，閘極線708亦可包括介電蓋層754。閘極接點714和上層的閘極接點通孔716連同上層的金屬互連760亦從此透視圖看見，其之所有都配置於層間介電堆疊或層770中。閘極接點714係於在介電蓋層754中形成的開口中形成。亦從圖7A的透視圖看見，在一實施例中，閘極接點714係配置在隔離區域706之上，但未在非平面主動區域之上。在另一實施例中，閘極接點714係配置在非平面主動區域之上。
請參照圖7B，閘極線708係繪示為配置在突出的鰭部704之上。突出的鰭部704之源極和汲極區域704A及704B能從此透視圖看見。在一實施例中，源極和汲極區域704A及704B係為突出的鰭部704之原始材料之摻雜部分。在另一實施例中，移除突出的鰭部704之材料且以另一種半導體材料(例如由磊晶沉積)來替代。在其一的情形中，源極及汲極區域704A及704B可在介電層706的高度下面延伸，亦即到鰭下區域705中。
在實施例中，半導體結構或裝置700為非平面裝置，像是(但不限於)鰭式FET或三閘裝置。在這類的實施例中，相應的半導體通道區域係由三維體組成或在三維體中形成。在一個這類實施例中，閘極線708之閘極電極堆疊包圍三維體之頂部表面和成對的側壁。
基板702可由能耐受製造工序且其中電荷能遷移的半導體材料所組成。在實施例中，基板702為由結晶矽、矽/鍺或摻雜有電荷載子的鍺層(像是，但不限於，磷、砷、硼或其組合)所組成之塊體基板，用以形成主動區域704。在一實施例中，在塊體基板702中的矽原子之濃度大於97%。在另一實施例中，塊體基板702係由生長於相異的結晶基板頂部之磊晶層所組成，例如生長於摻雜硼的塊體矽單晶基板頂部的矽磊晶層。塊體基板702可或由III-V族材料所組成。在實施例中，塊體基板702係由III-V材料所組成，像是(但不限於)氮化鎵、磷化鎵、砷化鎵、磷化銦、銻化銦、砷化銦鎵、砷化鋁鎵、磷化銦鎵或其組合。在一實施例中，塊體基板702係由III-V材料組成，並且電荷載子摻雜劑雜質原子係為像是(但不限於)碳、矽、鍺、氧、硫、硒或碲之者。
隔離區域706可由合適於最終電隔離、或對來自下層塊體基板的永久閘極結構之部分的隔離有貢獻或是隔離在下層塊體基板內形成的主動區域(像是隔離鰭主動區域)的材料所組成。例如，在一實施例中，隔離區域706係由介電材料所組成，像是(但不限於)二氧化矽、氮氧化矽、氮化矽、或摻雜碳的氮化矽。
閘極線708可由閘極電極堆疊組成，其包括閘極介電層752和閘極電極層750。在實施例中，閘極電極堆疊之閘極電極層750係由金屬閘極組成，並且閘極介電層752係由高k材料組成。例如，在一實施例中，閘極介電層752由像是(但不限於)氧化鉿、氮氧化鉿、鉿矽酸鹽、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鋇鍶、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、氧化鉛鈧鈦、鈮酸鉛鋅或其組合所組成。再者，閘極介電層752之部分包括從基板702之頂部少數層形成的原生氧化物之層。在實施例中，閘極介電層752係由半導體材料之氧化物組成之頂部高k部和下部所組成。在一實施例中，閘極介電層752係由氧化鉿之頂部部分和二氧化矽或氮氧化矽之底部部分所組成。
在實施例中，閘極線708之閘極電極層750係由像是(但不限於)金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或導電金屬氧化物所組成。在特定實施例中，閘極電極750係由在金屬工函數設定(metal workfunction-setting)層上面形成的非工函數設定填充材料所組成。閘極電極層750可由P型功函數金屬或N型功函數金屬構成，其取決於電晶體是否要為PMOS或NMOS電晶體。在一些實行中，閘極電極層750可由兩個或多個金屬層之堆疊構成，其中一或多個金屬層為功函數金屬層，並且至少一金屬層為導電填充層。對於PMOS電晶體，可被使用於閘極電極的金屬包括(但不限於)釕、鈀、鉑、鈷、鎳以及導電金屬氧化物，例如氧化釕。P型金屬層將使能形成具有在約4.9 eV與約5.2 eV之間功函數的PMOS閘極電極。對於NMOS電晶體，可被使用於閘極電極的金屬包括(但不限於)鉿、鋯、鈦、鉭、鋁、該些金屬的合金以及該些金屬的碳化物，像是碳化鉿、碳化鋯、碳化鈦、碳化鉭以及碳化鋁。N型金屬層將使能形成具有在約3.9 eV與約4.2 eV之間功函數的NMOS閘極電極。在一些實行中，閘極電極可由「U」形結構組成，其包括實質平行於基板之表面的底部部分以及包括實質垂直於基板之頂部表面的側壁部分。在另一實行中，形成閘極電極的金屬層之至少一者可簡單地為實質平行於基板之頂部表面的平面層，並且不包括實質垂直於基板之頂部表面的側壁部分。在本揭露之進一步實行中，閘極電極可由U形結構和平面、非U形結構之結合構成。例如，閘極電極層750可由在一或多個平面、非U形層頂上形成的一或多個U形金屬層所構成。
與閘極電極堆疊關聯的隔層可由合適於最終電隔離或將永久閘極結構與相鄰導電接點(像是自對準接點)隔離有貢獻的材料所組成。例如，在一實施例中，隔層係由介電材料所組成，像是(但不限於)二氧化矽、氮氧化矽、氮化矽、或摻雜碳的氮化矽。
閘極接點714和上層閘極接觸通孔716可由導電材料所組成。在實施例中，一或多個接點或通孔係由金屬物種(metal species)所組成。金屬物種可為純金屬，像是鎢、鎳或鈷，或是可為合金，像是金屬-金屬合金或金屬-半導體合金(例如像是矽化物材料)。依據本揭露之另一實施例，閘極接點714為自對準閘極接點。
在實施例中(雖然未繪示)，提供結構700包含形成接點圖案，其必要完美地對準現存閘極圖案，同時消除具有非常緊密之對位預算(registration budget)的微影步驟的使用。在一實施例中，此方式使能使用本質上高選擇性濕蝕刻(例如，比對傳統實行的乾或電漿蝕刻)，用以產生接點開口。在實施例中，接點圖案係藉由利用現存閘極圖案結合接觸插塞微影操作來形成。在一個這類實施例中，該方式使能消除對於另以用以產生接點圖案之關鍵微影操作的需要，如在傳統方式中所使用的。在實施例中，凹槽接點柵格(contact grid)並非分開圖案化，反而是在多晶(閘極)線之間形成。例如，在一個這類實施例中，凹槽接點柵格係在閘極光柵圖案化後但在閘極光柵切割之前形成。
再者，閘極堆疊結構708可由置換閘極法(replacement gate process)所製造。在這類的方案中，虛設閘極材料，像是多晶矽或氮化矽柱材料，可被移除且以永久閘極電極材料所取代。在一個這類實施例中，永久閘極介電層亦在此工法中形成，而不是從較早的處理所進行。在實施例中，虛設閘極係由乾蝕刻或濕蝕刻法移除。在一實施例中，虛設閘極係由多晶矽或非晶矽所組成，並且以包括使用SF6 的乾蝕刻法來移除。在另一實施例中，虛設閘極係由多晶矽或非晶矽所組成，並且以包括使用水性NH4 OH或氫氧化四甲銨(tetramethylammonium hydroxide)的濕蝕刻法來移除。在一實施例中，虛設閘極係由氮化矽所組成，並且以包括水性磷酸的濕蝕刻法來移除。
在實施例中，於此說明的一或多個方式考量必要的虛設及置換閘極法結合虛設及置換接點法來達到結構700。在一實施例中，置換接點法係在置換閘極法之後進行，用以允許永久閘極堆疊之至少部分的高溫退火。例如，在特定這類實施例中，例如在形成閘極介電層之後，永久閘極堆疊之至少部分的退火係在大於約攝氏600度的溫度上進行。退火係在形成永久接點前進行。
請再參照圖7A，半導體結構或裝置700之佈設將閘極接點擺放在隔離區域之上。這類的佈設可視為無效率使用佈局空間。然而，在另一實施例中，半導體裝置具有接觸在主動區域之上形成的閘極電極之部分的接點結構。一般而言，在於閘極之主動區域之上且在與凹槽接觸通孔相同的層中形成閘極接點結構(像是通孔)之前(例如，除上述步驟之外)，本揭露之一或多個實施例包括：首先使用閘極對準凹槽接點法。可實行這樣的工法以形成凹槽接點結構，以用於半導體結構製造，例如用於積體電路製造。在實施例中，凹槽接點圖案被形成為對準現存的閘極圖案。相較之下，傳統方式典型地包含具有微影接點圖案對上現存閘極圖案之緊密對位結合選擇性接點蝕刻的額外微影法。例如，傳統工法可包括具有分開的接點特徵之圖案化的多晶(閘極)柵格之圖案化。
要理解的是，並不需要實踐上述工法之所有態樣來落入本揭露之實施例的精神及範圍。例如，在一實施例中，虛設閘極一點都不需要在閘極堆疊之主動部分之上製造閘極接點之前形成。上述的閘極堆疊可實際為當初始就形成的永久閘極堆疊。也同樣，可使用於此所述的工法來製造一或複數個半導體裝置。半導體裝置可為電晶體或相似的裝置。例如，在實施例中，半導體裝置為用於邏輯或記憶體的金屬氧化物半導體(MOS; metal-oxide semiconductor)電晶體，或是雙極(bipolar)電晶體。也同樣，在實施例中，半導體裝置具有三維架構，像是三閘(trigate)裝置，獨立存取的雙重閘極裝置或FIN-FET。一或多個實施例可特別有用於在10奈米(10 nm)或更小的技術節點上製造半導體裝置。
可使用於此揭示的實施例來製造種類繁多不同類型的積體電路及/或微電子裝置。這類積體電路之範例包括(但不限於)處理器、晶片組組件、圖形處理器、數位信號處理器、微控制器及類似者。在其它實施例中，可製造半導體記憶體。再者，可在本領域已知種類繁多的電子裝置中使用該積體電路或其它微電子裝置。例如，在電腦系統中(例如，桌上型電腦、膝上型電腦、伺服器)、蜂巢式電話、個人電子設備等。積體電路可與匯流排及在系統中的其它組件耦接。例如，處理器可由一或多個匯流排耦接至記憶體、晶片組等。處理器、記憶體和晶片組之各者可潛在地使用於此揭示的方法來製造。
圖8依據本揭露之一實行闡述計算裝置800。計算裝置800收置有板802。板802可包括若干個組件，組件包括(但不限於)處理器804以及至少一通訊晶片806。處理器804係實體地且電性地耦接至板802。在一些實行中，至少一通訊晶片806亦實體地且電性地耦接至板802。在進一步實行中，通訊晶片806係為部分的處理器804。
取決於其應用，計算裝置800可包括可或不可實體地且電性地耦接至板802的其它組件。這些其它組件包括(但不限於)揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS; global positioning system)裝置、羅盤、加速度計、陀螺儀、揚聲器、攝像機以及大量儲存裝置(像是硬碟驅動、光碟(CD)、數位多功能光碟(DVD)等)。
通訊晶片806賦能無線通訊用於傳輸資料到計算裝置800及從計算裝置800傳輸資料。可使用術語「無線」及其衍生來描述電路、裝置、系統、方法、技術、通訊通道等，其可透過使用通過非固態媒體之調變的電磁射線來通訊資料。該術語並非暗示關聯的裝置不包含任何線，雖然在一些實施例中他們可能沒有。通訊晶片806可實行若干個無線標準或協定之任一者，包括(但不限於)Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE; long term evolution)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生以及指定為3G、4G、5G及以上的任何其它無線協定。計算裝置800可包括複數個通訊晶片806。舉例而言，第一通訊晶片806可專用於像是Wi-Fi和藍牙的較短範圍無線通訊，並且第二通訊晶片806可專用於像是GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它者的較長範圍無線通訊。
計算裝置800之處理器804包括封裝在處理器804內的積體電路晶粒。在本揭露之一些實行中，處理器804之積體電路晶粒包括一或多個結構，像是使用以著色成塊的自對準圖案化製造的結構，其係依據本揭露之實施例的實行。術語「處理器」可指的是任何裝置或裝置部分從暫存器及/或記憶體處理電子資料以將該電子資料變換成可儲存在暫存器及/或記憶體中的其他電子資料。
通訊晶片806亦包括封裝在通訊晶片806內的積體電路晶粒。依據本揭露之另一實行中，通訊晶片806之積體電路晶粒包括一或多個結構，像是使用以著色成塊的自對準圖案化製造的結構，其係依據本揭露之實施例的實行。
在進一步的實行中，收置在計算裝置800內的另一組件可包含包括一或多個結構的積體電路晶粒，像是使用以著色成塊的自對準圖案化製造的結構，其係依據本揭露之實施例的實行。
在各種實行中，計算裝置800可為膝上型電腦、易網機(netbook)、筆記型電腦、超輕薄筆電(ultrabook)、智慧型電話、平板電腦、個人數位助理(PDA; personal digital assistant)、超級行動PC(ultra-mobile PC)、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜音樂播放器或數位錄影機。在進一步實行中，計算裝置800可為處理資料的任何其它電子裝置。
圖9闡述包括本揭露之一或多個實施例的中介層900。中介層900為使用來將第一基板902橋接到第二基板904的中介基板。第一基板902例如為積體電路晶粒。第二基板904可例如為記憶體模組、電腦主機板或另一個積體電路晶粒。一般而言，中介層900之目的是要將連接分散成較寬的間距或將連接重定路徑成不同的連接。例如，中介層900可將積體電路晶粒耦接到球格陣列(BGA; ball grid array)906，其隨後能耦接到第二基板904。在一些實施例中，第一及第二基板902/904係附接到中介層900之相對側。在其它實施例中，第一及第二基板902/904係附接到中介層900之相同側。並且在進一步實施例中，三或更多的基板係藉由中介層900的方式來互連。
中介層900可由環氧樹脂(epoxy resin)、玻璃纖維加強的環氧樹脂、陶瓷材料、或像是聚醯亞氨(polyimide)的聚合物材料形成。在進一步實行中，中介層900可由互替的剛性或彈性材料形成，其可包括上面所述用於在半導體基板中使用的相同材料，像是矽、鍺以及其它III-V族或IV族材料。
中介層900可包括金屬互連908和通孔910，該通孔包括(但不限於)矽穿孔(TSV; through-silicon via)912。中介層900可更包括嵌入式裝置914，其包括被動及主動裝置兩者。這類裝置包括(但不限於)電容器、解耦合電容器(decoupling capacitor)、電阻器、電感器、熔絲、二極體、變壓器、感測器以及靜電放電(ESD; electrostatic discharge)裝置。更多複雜的裝置，像是射頻(RF; radio-frequency)裝置、功率放大器、電源管理裝置、天線、陣列、感測器以及MEMS裝置，亦可在中介層900上形成。依據本揭露之實施例，可在中介層900之製造中及/或在連接於其上的基板之製造中使用於此揭示的設備或工法。
因此，本揭露之實施例包括以著色成塊來自對準圖案化以及使用以著色成塊的自對準圖案化製造的結構。
本揭露之實施例之闡述的實行的上述說明，包括在摘要中所描述者，並不打算為窮舉的或將本揭露限制為揭露的精準的形式。在當為了闡述的目的於此說明本揭露的特定施實和用於本揭露的範例的同時，如在相關領域中具有通常知識者所認知，在本揭露之範圍內各種等效修飾為可能的。
可按照上述詳細的說明對本揭露作成這些修飾。在下列申請專利範圍中使用的術語不應理解為將本揭露限制到在說明書及申請專利範圍中揭露的特定實施。相反的，本揭露之範圍係用以整體地由下列申請專利範圍所決定，其係用以打算依據所建立的申請專利範圍解釋的準則來理解。
範例實施例1：一種積體電路結構包括在基板上方的層間介電(ILD)層，以及在該ILD層上的硬掩膜層。複數條導電互連線係在該ILD層及硬掩膜中，且由其所隔開。該複數條導電互連線包括具有第一寬度的第一互連線。第二互連線與該第一互連線緊鄰了第一距離，該第二互連線具有該第一寬度。第三互連線與該第二互連線緊鄰了該第一距離，該第三互連線具有該第一寬度。第四互連線與該第三互連線緊鄰了大於該第一距離的第二距離，該第四互連線具有大於該第一寬度的第二寬度。
範例實施例2：範例實施例1之積體電路結構，其中該第一寬度係藉由第一微影法來界定，並且該第二寬度係藉由不同於該第一微影法的第二微影法來界定。
範例實施例3：範例實施例1或2之積體電路結構，更包括與該第四互連線緊鄰了大於該第一距離的第三距離之第五互連線，該第五互連線具有小於該第二寬度的第三寬度。
範例實施例4：範例實施例3之積體電路結構，其中第三寬度大於該第一寬度。
範例實施例5：範例實施例3之積體電路結構，其中第三寬度與該第一寬度相同。
範例實施例6：範例實施例3，4或5之積體電路結構，更包括與該第五互連線緊鄰了大於該第三距離的第四距離之第六互連線，該第六互連線具有第四寬度。
範例實施例7：範例實施例6之積體電路結構，其中該第四寬度大於該第一寬度且大於該第三寬度，並且其中該第四寬度小於該第三寬度。
範例實施例8：一種積體電路結構包括在基板上方的層間介電(ILD)層，以及在該ILD層上的硬掩膜層。複數條導電互連線係在該ILD層及硬掩膜層中，且由其所隔開。該複數條導電互連線包括具有第一寬度的第一互連線。第二互連線與該第一互連線緊鄰了第一距離，該第二互連線具有該第一寬度。第三互連線與該第二互連線緊鄰了該第一距離，該第三互連線具有該第一寬度。第四互連線與該第三互連線緊鄰了大於該第一距離的第二距離，該第四互連線具有大於該第一寬度的第二寬度。第五互連線與該第四互連線緊鄰了大於該第一距離的第三距離，該第五互連線具有大於該第一寬度的第三寬度，該第三寬度小於該第二寬度。第六互連線與該第五互連線緊鄰了小於該第三距離的第四距離，該第六互連線具有該第三寬度。第七互連線與該第六互連線緊鄰了該第四距離，該第七互連線具有該第三寬度。
範例實施例9：範例實施例8之積體電路結構，其中該第一寬度係藉由第一微影法來界定，並且該第二及第三寬度係藉由不同於該第一微影法的第二微影法來界定。
範例實施例10：範例實施例8或9之積體電路結構，其中第三距離大於該第二距離。
範例實施例11：範例實施例8或9之積體電路結構，其中第三距離與該第二距離相同。
範例實施例12：一種計算裝置，包括板和耦接至該板的組件。該組件包括積體電路結構。該積體電路結構包括在基板上方的層間介電(ILD)層，以及在該ILD層上的硬掩膜層。複數條導電互連線係在該ILD層及硬掩膜層中，且由其所隔開。該複數條導電互連線包括具有第一寬度的第一互連線。第二互連線與該第一互連線緊鄰了第一距離，該第二互連線具有該第一寬度。第三互連線與該第二互連線緊鄰了該第一距離，該第三互連線具有該第一寬度。第四互連線與該第三互連線緊鄰了大於該第一距離的第二距離，該第四互連線具有大於該第一寬度的第二寬度。
範例實施例13：範例實施例12之計算裝置，更包括耦接至該板的記憶體。
範例實施例14：範例實施例12或13之計算裝置，更包括耦接至該板的通訊晶片。
範例實施例15：範例實施例12，13或14之計算裝置，更包括耦接至該板的攝像機。
範例實施例16：範例實施例12、13、14或15之計算裝置，更包括耦接至該板的電池。
範例實施例17：範例實施例12、13、14、15或16之計算裝置，更包括耦接至該板的天線。
範例實施例18：範例實施例12、13、14、15、16或17之計算裝置，其中該組件為封裝的積體電路晶粒。
範例實施例19：範例實施例12、13、14、15、16、17或18之計算裝置，其中該組件係選自由處理器、通訊晶片及數位信號處理器所組成的群組。
範例實施例20：範例實施例12、13、14、15、16、17、18或19之計算裝置，其中該計算裝置係選自由行動電話、膝上型電腦、桌上型電腦、伺服器及機上盒所組成的群組。
102:層間介電層 104:第二硬掩膜層 106:第一硬掩膜層 108A:骨幹結構 108B:骨幹結構 108C:骨幹結構 110:隔層 111:節距 112:抗蝕層 114:硬掩膜 116:開口 117:箭頭 118:區域 122:第一時間圖案化的第一硬掩膜層 124A:開口 124B:開口 126:第二時間圖案化的第一硬掩膜層 128:侵蝕的第二硬掩膜層 129:侵蝕 130:回填掩膜 132:圖案化的第二硬掩膜層 134:圖案化的層間介電層 136A:互連線 136B:互連線 136C:互連線 136D:互連線 138:區域 140:區域 300:成塊層 302:圖案化的硬掩膜層 402:層間介電層 404:第二硬掩膜層 406:第一硬掩膜層 408:骨幹結構 410:隔層 411:距離 412:抗蝕層 414:硬掩膜 416:開口 417:箭頭 426:圖案化的第一硬掩膜層 432:圖案化的第二硬掩膜層 434:圖案化的層間介電層 436A:互連線 436B:互連線 436C:互連線 438:區域 440:區域 500:開始結構 502:層間介電層 504:硬掩膜材料層 506:圖案化掩膜 508:隔層 510:圖案化硬掩膜 700:半導體結構或裝置 702:基板 704:突出部 704A:源極區域 704B:汲極區域 705:鰭下區域 706:介電層 708:閘極線 714:閘極接點 716:上層的閘極接點通孔 750:閘極電極 752:閘極介電層 754:介電蓋層 760:上層的金屬互連 770:層間介電堆疊或層 800:計算裝置 802:板 804:處理器 806:通訊晶片 900:中介層 902:第一基板 904:第二基板 906:球格陣列 908:金屬互連 910:通孔 912:矽穿孔 914:嵌入式裝置
[圖1A至1E]圖說依據本揭露之實施例代表以著色成塊的自對準圖案化的方法中各種操作的剖面視圖。
[圖2]圖說依據本揭露之實施例使用以著色成塊的自對準圖案化所製造的後段製程(BEOL; back end of line)結構之剖面視圖。
[圖3A至3B]圖說依據本揭露之實施例代表以著色成塊的自對準圖案化的方法中各種額外的操作的剖面視圖。
[圖4A至4E]圖說依據本揭露之實施例代表以著色成塊的自對準圖案化的另一方法中各種操作的剖面視圖。
[圖5A]圖說依據本揭露之實施例在沉積之後但在圖案化之前於層間介電(ILD)層上形成的硬掩膜材料層之開始結構的剖面視圖。
[圖5B]圖說依據本揭露之實施例在藉由節距減半圖案化硬掩膜層之後圖5A之結構的剖面視圖。
[圖6]圖說依據本揭露之實施例在包含除以六之因數的節距之基於隔層的六重圖案化(SBSP)處理方案中的剖面視圖。
[圖7A]圖說依據本揭露之實施例使用以著色成塊方案自對準圖案化所製造的非平面半導體裝置之剖面視圖。
[圖7B]圖說依據本揭露之實施例沿著圖7A之半導體裝置之a-a’軸所採的平面視圖。
[圖8]圖說依據本揭露之實施例之一實行的計算裝置。
[圖9]為實行本揭露之一或多個實施例的中介層。
132:圖案化的第二硬掩膜層
134:圖案化的層間介電層
136A:互連線
136B:互連線
136C:互連線
136D:互連線
138:區域
140:區域

Claims (20)

  1. 一種積體電路結構，包含： 在基板上方的層間介電(ILD)層； 在該ILD層上的硬掩膜層； 複數條導電互連線，在該ILD層及硬掩膜層中，且由該ILD層及硬掩膜層所隔開，該複數條導電互連線包含： 具有第一寬度的第一互連線； 第二互連線，與該第一互連線緊鄰了第一距離，該第二互連線具有該第一寬度； 第三互連線，與該第二互連線緊鄰了該第一距離，該第三互連線具有該第一寬度；及 第四互連線，與該第三互連線緊鄰了大於該第一距離的第二距離，該第四互連線具有大於該第一寬度的第二寬度。
  2. 如請求項1所述的積體電路結構，其中該第一寬度係藉由第一微影法來界定，並且該第二寬度係藉由不同於該第一微影法的第二微影法來界定。
  3. 如請求項1所述的積體電路結構，更包含： 第五互連線，與該第四互連線緊鄰了大於該第一距離的第三距離，該第五互連線具有大於該第二寬度的第三寬度。
  4. 如請求項3所述的積體電路結構，其中該第三寬度大於該第一寬度。
  5. 如請求項3所述的積體電路結構，其中該第三寬度與該第一寬度相同。
  6. 如請求項3所述的積體電路結構，更包含： 第六互連線，與該第五互連線緊鄰了小於該第三距離的第四距離，該第六互連線具有第四寬度。
  7. 如請求項6所述的積體電路結構，其中該第四寬度大於該第一寬度且大於該第三寬度，且其中該第四寬度小於該第三寬度。
  8. 一種積體電路結構，包含： 在基板上方的層間介電(ILD)層； 在該ILD層上的硬掩膜層； 複數條導電互連線，在該ILD層及硬掩膜層中，且由該ILD層及硬掩膜層所隔開，該複數條導電互連線包含： 具有第一寬度的第一互連線； 第二互連線，與該第一互連線緊鄰了第一距離，該第二互連線具有該第一寬度； 第三互連線，與該第二互連線緊鄰了該第一距離，該第三互連線具有該第一寬度； 第四互連線，與該第三互連線緊鄰了大於該第一距離的第二距離，該第四互連線具有大於該第一寬度的第二寬度； 第五互連線，與該第四互連線緊鄰了大於該第一距離的第三距離，該第五互連線具有大於該第一寬度的第三寬度，該第三寬度小於該第二寬度； 第六互連線，與該第五互連線緊鄰了小於該第三距離的第四距離，該第六互連線具有該第三寬度；及 第七互連線，與該第六互連線緊鄰了該第四距離，該第七互連線具有該第三寬度。
  9. 如請求項8所述的積體電路結構，其中該第一寬度係藉由第一微影法來界定，並且該第二及第三寬度係藉由不同於該第一微影法的第二微影法來界定。
  10. 如請求項8所述的積體電路結構，其中第三距離大於該第二距離。
  11. 如請求項8所述的積體電路結構，其中第三距離與該第二距離相同。
  12. 一種計算裝置，包含： 板；及 耦接至該板的組件，該組件包括積體電路結構，其包含： 在基板上方的層間介電(ILD)層； 在該ILD層上的硬掩膜層； 複數條導電互連線，在該ILD層及硬掩膜層中，且由該ILD層及硬掩膜層所隔開，該複數條導電互連線包含： 具有第一寬度的第一互連線； 第二互連線，與該第一互連線緊鄰了第一距離，該第二互連線具有該第一寬度； 第三互連線，與該第二互連線緊鄰了該第一距離，該第三互連線具有該第一寬度；及 第四互連線，與該第三互連線緊鄰了大於該第一距離的第二距離，該第四互連線具有大於該第一寬度的第二寬度。
  13. 如請求項12所述的計算裝置，更包含： 耦接至該板的記憶體。
  14. 如請求項12所述的計算裝置，更包含： 耦接至該板的通訊晶片。
  15. 如請求項12所述的計算裝置，更包含： 耦接至該板的攝像機。
  16. 如請求項12所述的計算裝置，更包含： 耦接至該板的電池。
  17. 如請求項12所述的計算裝置，更包含： 耦接至該板的天線。
  18. 如請求項12所述的計算裝置，其中該組件為封裝的積體電路晶粒。
  19. 如請求項12所述的計算裝置，其中該組件係選自由處理器、通訊晶片及數位信號處理器所組成的群組。
  20. 如請求項12所述的計算裝置，其中該計算裝置係選自由行動電話、膝上型電腦、桌上型電腦、伺服器及機上盒所組成的群組。
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