CN112542443A - 利用有色阻挡的自对准图案化以及由其形成的结构 - Google Patents

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Abstract

描述了利用有色阻挡的自对准图案化和所得到的结构。在一个示例中，集成电路结构包括衬底上方的层间电介质(ILD)层和该ILD层上的硬掩模层。多个导电互连线位于ILD层和硬掩模层中并且由该ILD层和硬掩模层间隔开。多个导电互连线包括具有第一宽度的第一互连线。第二互连线以第一距离紧邻第一互连线，第二互连线具有第一宽度。第三互连线以第一距离紧邻第二互连线，第三互连线具有第一宽度。第四互连线以大于第一距离的第二距离紧邻第三互连线，第四互连线具有大于第一宽度的第二宽度。

Description

利用有色阻挡的自对准图案化以及由其形成的结构
技术领域
本公开的实施例是半导体结构和处理的领域，并且特别地，是利用有色阻挡的自对准图案化以及使用利用有色阻挡的自对准图案化制造的结构。
背景技术
在过去的几十年里，集成电路中特征的缩放已经是不断增长的半导体工业背后的驱动力。按比例缩小到越来越小的特征使得能够实现在半导体芯片的有限面积上的功能单元的增加的密度。例如，缩小晶体管尺寸允许在芯片上并入更多数量的存储器或逻辑器件，从而有助于制造具有增加的容量的产品。然而，对越来越大容量的驱动并不是没有问题。优化每个器件的性能的必要性变得日益重要。
常规和当前已知的制造过程中的可变性可能限制将它们进一步扩展到10纳米节点或亚10纳米节点范围的可能性。因此，未来技术节点所需的功能组件的制造可能需要在当前制造过程中或代替当前制造过程引入新的方法或新技术的集成。
附图说明
图1A-1E图示根据本公开的一个实施例的表示在利用有色阻挡的自对准图案化的方法中的各种操作的横截面视图。
图2图示根据本公开的一个实施例的使用利用有色阻挡的自对准图案化制造的后段制程(BEOL)结构的横截面视图。
图3A-3B图示根据本公开的一个实施例的表示在利用有色阻挡的自对准图案化的方法中的各种附加操作的横截面视图。
图4A-4E图示根据本公开的一个实施例的表示在利用有色阻挡的自对准图案化的另一方法中的各种操作的横截面视图。
图5A图示根据本公开的一个实施例的在沉积形成在层间电介质(ILD)层上的硬掩模材料层之后但在图案化之前的起始结构的横截面视图。
图5B图示根据本公开的一个实施例的在通过间距减半对硬掩模层图案化之后的图5A的结构的横截面视图。
图6图示根据本公开的一个实施例的基于间隔物的六重图案化(SBSP)处理方案中的横截面视图，该SBSP处理方案涉及以因子六进行的间距分割。
图7A图示根据本公开的一个实施例的使用利用有色阻挡方案的自对准图案化制造的非平面半导体器件的横截面视图。
图7B图示根据本公开一个实施例的沿图7A的半导体器件的a-a'轴截取的平面图。
图8图示根据本公开一个实施例的一种实现方案的计算设备。
图9是实现本公开的一个或多个实施例的插入物。
具体实施例
描述了利用有色阻挡的自对准图案化和使用利用有色阻挡的自对准图案化制造的结构。在以下描述中，阐述了许多具体细节，诸如具体集成和材料体系，以便提供对本公开的实施例的透彻理解。对于本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下实践本公开的实施例。在其它实例中，没有详细描述诸如集成电路设计布局之类的公知特征，以免不必要地使本公开的实施例难以理解。此外，应当理解，图中所示的各种实施例是说明性的表示，并且不一定是按比例绘制的。
以下详细描述本质上仅是说明性的，并且不意图限制本主题的实施例或这些实施例的应用和使用。如本文所使用的，词语"示例性"意味着"用作示例、实例或说明"。在此作为示例描述的任何实施方式不必被解释为比其它实施方式更优选或更有利。此外，不意图受前述技术领域、背景技术、发明内容或以下详细描述中所呈现的任何明示或暗示理论的约束。
本说明书包括对"一个实施例"或"实施例"的引用。短语"在一个实施例中"或"在实施例中"的出现不一定是指相同的实施例。特定的特征、结构或特性可以以与本公开一致的任何合适的方式组合。
术语学。以下段落提供了本公开(包括所附权利要求)中发现的术语的定义或上下文：
"包括"。该术语是开放式的。如所附权利要求中所使用的，该术语不排除附加结构或操作。
"被配置成"。各种单元或组件可以被描述或要求"被配置为"执行一个或多个任务。在这样的上下文中，"被配置为"用于通过指示单元或组件包括在操作期间执行那些一个或多个任务的结构来暗示结构。这样，即使当指定的单元或组件当前不可操作(例如，不是开启的或激活的)时，也可以说该单元或组件被配置为执行该任务。叙述单元或电路或组件"被配置为"执行一个或多个任务明确地不打算针对该单元或部件援引35 U.S.C. §112的第六段。
"第一"、"第二"等。如本文所使用的，这些术语用作它们先于的名词的标签，并且不暗示任何类型的排序(例如，在空间、时间、逻辑上的等)。
"耦合"。以下描述指的是元件或节点或特征"耦合"在一起。如本文所使用的，除非另外明确地说明，"耦合"意味着一个元件或节点或特征直接或间接地接合到另一个元素或节点或特征(或直接或间接地与其通信)，并且不必是机械地。
另外，某些术语也可以用于以下描述中，仅用于参考的目的，并且因此不意图是限制性的。例如，诸如"上"、"下"、"上方"和"下方"的术语指的是所参考的附图中的方向。诸如"前"、"后"、"后部"、"侧"、"外侧"和"内侧"的术语描述了在一致但任意的参考系内的组件的部分的定向或位置或两者，通过参考描述所讨论的组件的文本和相关联的附图，该参考系得以变得清楚。这样的术语可以包括上面具体提到的词语、其派生词和类似含义的词语。
"抑制"。如本文所使用的，抑制用于描述降低或最小化效果。当组件或特征被描述为抑制动作、运动或条件时，它可以完全防止结果或结局或未来状态。另外，"抑制"也可以指减少或减轻否则可能发生的结局、表现或效果。因此，当组件、元件或特征被称为抑制结果或状态时，其不需要完全防止或消除该结果或状态。
本文描述的实施例可以涉及后段制程(BEOL)半导体处理和结构。BEOL是IC制造的第二部分，其中单独的器件(例如晶体管、电容器、电阻器等)得以与晶片上的布线(例如一个或多个金属化层)互连。BEOL包括接触、绝缘层(电介质)、金属层级和用于芯片到封装连接的接合位置。在制造阶段的BEOL部分中，形成接触(焊盘)、互连线、通孔和电介质结构。对于现代IC过程，可以在BEOL中添加多于10个金属层。
本文描述的实施例可以涉及前段制程(FEOL)半导体处理和结构。FEOL是集成电路(IC)制造的第一部分，其中在半导体衬底或层中图案化单独的器件(例如，晶体管、电容器、电阻器等)。FEOL通常覆盖直到(但不包括)金属互连层的沉积的所有事物。在最后的FEOL操作之后，结果通常是具有隔离晶体管(例如，没有任何导线)的晶片。
以下描述的实施例可应用于FEOL处理和结构、BEOL处理和结构、或FEOL和BEOL处理和结构两者。特别地，虽然可以使用FEOL处理场景图示了示例性处理方案，但是这样的方法也可以应用于BEOL处理。同样地，虽然可以使用BEOL处理场景来图示示例性处理方案，但是这样的方法也可以应用于FEOL处理。
间距分割处理和图案化方案可被实施为实现本文描述的实施例或可包含为本文描述的实施例的部分。间距分割图案化通常是指间距减半、间距四等分等。间距分割方案可应用于FEOL处理、BEOL处理或FEOL(器件)和BEOL(金属化)处理两者。根据本文所述的一个或多个实施例，首先实施光学光刻来以预定间距印刷单向线(例如，严格单向或主要单向)。然后，作为一种增加线密度的技术，实施间距分割处理。
在一个实施例中，用于鳍、栅极线、金属线、ILD线或硬掩模线的术语"格栅结构"在本文中用于指代紧密间距格栅结构。在一个这样的实施例中，紧密间距不能通过所选择的光刻来直接实现。例如，可以首先形成基于所选择的光刻的图案，但是可以通过使用间隔物掩模图案化将间距减半。甚至进一步，原始间距可通过第二轮间隔物掩模图案化而四等分。因此，本文描述的格栅状图案可以具有以基本一致的间距间隔开并具有基本一致的宽度的金属线、ILD线或硬掩模线。例如，在一些实施例中，间距变化将在百分之十内，并且宽度变化将在百分之十内，并且在一些实施例中，间距变化将在百分之五内，并且宽度变化将在百分之五内。可以通过间距减半或间距四等分或其它间距分割方法来制造图案。在一个实施例中，格栅不一定是单间距。
本文描述的一个或多个实施例涉及高级自对准图案化流程，以实现紧密间距和连续可变的线和间隔图案。实施例可以被实施为通过使用自对准间距分割结合直接印刷光刻过程的灵活性以小于光刻过程的分辨率极限的间距提供紧密间距金属化以允许连续可变的线/间隔组合。
先前尝试的过程可能在其设计灵活性和/或最小间距方面受限。本文描述的一个或多个实施例将间距分割、插塞图案化和直接印刷光刻组合以提供柔性金属(或其它)图案化解决方案。本文描述的实施例的实现可以允许金属布线、小信号迹线、大电源线和连续可变的线/间隔图案的设计灵活性，以支持需要更大的线/间隔图案的外围电路。
根据本公开的一个实施例，图案包括通过间距分割技术图案化的元素和具有金属线的可变宽度和间距的其它区。实现本文描述的一个或多个实施例的优点可以包括实现用于外围电路的柔性线/间隔图案，实现有色或无色线端插塞图案化，将图案化延伸到非常紧密的间距(例如，小于20 nm间距)，和/或实现任何种类的间距分割(例如，间距减半、四等分、"八等分"等)。本文描述的实施例可以与任何一种或多种类型的光刻兼容，诸如248、193、193i、EUV、电子束等。
在第一示例性处理方案中，操作可以被描述为有色流程插塞操作。图1A-1E图示根据本公开的实施例的表示在利用有色阻挡的自对准图案化的方法中的各种操作的横截面视图。图2图示根据本公开的实施例的使用利用有色阻挡的自对准图案化制造的后段制程(BEOL)结构的横截面视图。
参考图1A，起始结构包括在层间电介质(ILD)层102上的第二硬掩模层104上的第一硬掩模层106。骨干结构108A、108B和108C在第一硬掩模层106上。在所示的特定实施例中，骨干结构108C比骨干结构108B宽，所述骨干结构108B可以比每个骨干结构108A宽或与其相等。骨干结构108A之间的间距111表示第一光刻过程的最小光刻间距(直接的或通过某一间距分割)。间隔物110沿着骨干结构108A、108B和108C中的每一个的侧壁。应当理解，间隔物110的厚度可以随着骨干的宽度而变化(如图所示)，或者可以形成为全部具有相同的宽度。可以通过在骨干结构上方的膜的原子层沉积(ALD)然后对相同的膜进行各向异性蚀刻来制造间隔物110。可基于对结构密度敏感的沉积技术和/或通过使用多个间隔物形成操作来实现间隔物宽度修整。在一个实施例中，如将在图1A的横截面视图的页面中或页面外发生的，可在间隔物形成之前图案化(切割)骨干结构108A、108B及/或108C中的任一者，使得当随后间隔物形成时，间隔物的部分缠绕骨干结构的进行切割的末端。这些位置最终可以用于形成线路插塞特征，即金属化层的导线中的电介质中断。
参考图1B，抗蚀剂层112和硬掩模114堆叠在图1A的结构上方形成，然后用第二光刻操作图案化以形成开口116。第二光刻过程的最小间距由箭头117示出。在区域118中示出了叠覆相关的临界尺寸(CD)。图1B的操作可以被称为形成用于互补特征的插塞掩模。应当理解，开口116可以是任何尺寸或形状，并且可以由多次曝光产生。抗蚀剂层112和硬掩模114中的开口116的图案可以与现有的间距减半或间距四分之一化图案自对准，或者被创建为完全由来自第二光刻过程的抗蚀剂边缘限定的图案。
参考图1C，蚀刻第一硬掩模层106的暴露部分以形成其中具有开口124A和124B的第一次图案化的第一硬掩模层122。然后去除抗蚀剂层112和硬掩模114。图1C的过程可以称为第二光刻过程到第一硬掩模层106中的蚀刻转移。
参考图1D，在图1C的结构上方形成回填掩模130，诸如碳硬掩模，并使其凹陷。然后通过选择性蚀刻过程去除骨干结构108A、108B和108C。在去除骨干结构108A、108B和108C的位置处进一步蚀刻第一次图案化的第一硬掩模层122，以形成第二次图案化的第一硬掩模层126。应当理解，可以以对第二硬掩模层104的完美选择性，或者以对第二硬掩模层104的一些侵蚀129来形成第二次图案化的第一硬掩模层126以形成被侵蚀的第二硬掩模层128。
参考图1E，例如通过灰化和清洗过程去除回填掩模130。然后蚀刻被侵蚀第二硬掩模层128的暴露部分以形成图案化的第二硬掩模层132。
参考图2，从图1E的结构去除间隔物110和第二次图案化的第一硬掩模层126。使用图案化的第二硬掩模层132对ILD层102进行图案化，以在ILD层102中形成沟槽，从而形成图案化的ILD层134。然后，用（一个或多个）导电材料填充沟槽以形成导电结构136A、136B、136C和136D。在一个实施例中，区域138是间隔物限定的区域，而区域140由上述第二光刻过程限定。应当理解，硬掩模可以在过程期间被消耗或者可以被保留(例如，图案化的第二硬掩模层132被示出为保留)，例如用于随后的自对准通孔蚀刻过程。
再次参考图2，根据本公开的一个实施例，集成电路结构包括在衬底(未示出)上方的层间电介质(ILD)层134和在ILD层134上的硬掩模层132。多个导电互连线136A、136B、136C和136D在ILD层134和硬掩模层132中并由其间隔开。多个导电互连线136A、136B、136C和136D包括具有第一宽度的第一互连线(左136A)。第二互连线(中间136A)以第一距离紧邻第一互连线(左136A)，第二互连线(中间136A)具有第一宽度。第三互连线(右136A)以第一距离紧邻第二互连线(中间136A)，第三互连线(右136A)具有第一宽度。第四互连线136B以大于第一距离的第二距离紧邻第三互连线(右136A)，第四互连线136B具有大于第一宽度的第二宽度。
在一个实施例中，第一宽度由第一光刻过程来限定，并且第二宽度由不同于第一光刻过程的第二光刻过程来限定。
在一个实施例中，集成电路结构还包括以大于第一距离的第三距离紧邻第四互连线136B的第五互连线136C，第五互连线136C具有小于第二宽度的第三宽度。在一个这样的实施例中，第三宽度大于第一宽度。在另一个这样的实施例中，第三宽度与第一宽度相同。
在一个实施例中，集成电路结构还包括以大于第三距离的第四距离紧邻第五互连线136C的第六互连线136D，第六互连线136D具有第四宽度。在一个这样的实施例中，第四宽度大于第一宽度且大于第三宽度，并且第四宽度小于第三宽度。
应该理解，在图1A-1E的图案化流程中可以包括附加的操作。作为一个示例，图3A-3B图示根据本公开的一个实施例的表示在利用有色阻挡的自对准图案化的方法中的各种附加操作的横截面视图。
参考图3A和3B，在图1C到1D的过程操作之间，在进入或离开页面的位置处，可以形成阻挡层300。在图案化第二硬掩模层104期间可保留该阻挡层300，以形成图案化的硬掩模层302，其在该阻挡层300的下方(例如在进入或离开页面的位置处)具有保留部分。这种附加的处理可以实现进一步的（一个或多个）沟槽插塞图案化。例如，如果需要小的端对端或任何种类的阻挡图案，则可以使用该第二"插塞"图案。图案300可被称为阻挡光刻过程，其可通过在转变到最终硬掩模或衬底中之前直接用光致抗蚀剂阻挡或图案化孔并用不同的阻挡材料重新填充来实现。然后将该图案转变为硬掩模材料，并且随后去除牺牲性插塞或阻挡材料。
在第二示例性处理方案中，操作可以被描述为单插塞流程。图4A-4E图示根据本公开的一个实施例的表示在利用有色阻挡的自对准图案化的另一方法中的各种操作的横截面视图。
参考图4A，起始结构包括在层间电介质(ILD)层402上的第二硬掩模层404上的第一硬掩模层406。骨干结构408在第一硬掩模层406上。骨干结构408之间的距离411表示第一光刻过程(直接的或通过某一间距分割)的最小光刻间隔。间隔物410沿着每个骨干结构408的侧壁。可以通过在骨干结构上进行膜的原子层沉积(ALD)然后对相同的膜进行各向异性蚀刻来制造间隔物410。在一个实施例中，如在图4A的横截面视图的页面之内或之外发生的，可以在间隔物形成之前对任何一个骨干结构408进行图案化(切割)，使得当随后间隔物形成时，间隔物的部分缠绕骨干结构的进行切割的端部。这些位置最终可以用于形成线插塞特征，即金属化层的导线中的电介质中断。
参考图4B，抗蚀剂层412和硬掩模414堆叠在图4A的结构上方形成，然后用第二光刻操作图案化以形成开口416。然后除去骨干结构408。第二光刻过程的最小间距由箭头417示出。
参考图4C，蚀刻第一硬掩模层406的暴露部分以形成图案化的第一硬掩模层426。然后去除抗蚀剂层412和硬掩模414。图4C的过程可以称为第一和第二光刻过程到第一硬掩模层406中的蚀刻转移。
参考图4D，然后蚀刻第二硬掩模层404的暴露部分以形成图案化的第二硬掩模层432。
参考图4E，从图4D的结构去除间隔物410和图案化的第一硬掩模层426。使用图案化的第二硬掩模层432对ILD层402进行图案化，以在ILD层402中形成沟槽，从而形成图案化的ILD层434。然后用（一个或多个）导电材料填充沟槽以形成导电结构436A、436B和436C。在一个实施例中，区域438是间隔物限定的区域，而区域440由上述第二光刻过程来限定。应当理解，硬掩模可以在过程期间被消耗或者可以被保留(例如，图案化的第二硬掩模层432被示出为保留)，例如用于后续的自对准通孔蚀刻过程。
再次参考图4E，根据本公开的一个实施例，集成电路结构包括在衬底(未示出)上方的层间电介质(ILD)层434和在ILD层434上的硬掩模层432。多个导电互连线436A、436B和436C在ILD层434和硬掩模层432中并由其间隔开。多个导电互连线436A、436B和436C包括具有第一宽度的第一互连线(左436A)。第二互连线(中间436A)以第一距离紧邻第一互连线(左436A)，第二互连线(中间436A)具有第一宽度。第三互连线(右436A)以第一距离紧邻第二互连线(中间436A)，第三互连线(右436A)具有第一宽度。第四互连线436B以大于第一距离的第二距离紧邻第三互连线(右436A)，第四互连线436B具有大于第一宽度的第二宽度。第五互连线(左436C)以大于第一距离的第三距离紧邻第四互连线436B，第五互连线(左436C)具有大于第一宽度的第三宽度，第三宽度小于第二宽度。第六互连线(从左436C起第二个)以小于第三距离的第四距离紧邻第五互连线(左436C)，第六互连线具有第三宽度。第七互连线(从右436C起第二个)以第四距离紧邻第六互连线(从左436C起第二个)，第七互连线(从右436C起第二个)具有第三宽度。第八互连线(右436C最后一个)以第四距离紧邻第七互连线(从右436C起第二个)，第八互连线(右436C最后一个)具有第三宽度。
在一个实施例中，第三距离大于第二距离。在另一实施例中，第三距离与第二距离相同。在一个实施例中，第一宽度由第一光刻过程来限定，并且第二和第三宽度由不同于第一光刻过程的第二光刻过程来限定。
在一个实施例中，使用间距分割技术来增加线密度。在第一示例中，可以实施间距减半以使制造的格栅结构的线密度加倍。图5A图示在沉积形成在层间电介质(ILD)层上的硬掩模材料层之后但在图案化之前的起始结构的横截面视图。图5B图示在通过间距减半对硬掩模层图案化之后的图5A的结构的横截面视图。
参考图5A，起始结构500具有形成在层间电介质(ILD)层502上的硬掩模材料层504。图案化掩模506设置在硬掩模材料层504上方。图案化掩模506具有在硬掩模材料层504上沿着其特征(线)的侧壁形成的间隔物508。
参考图5B，硬掩模材料层504以间距减半的方法被图案化。具体而言，首先去除图案化掩模506。间隔物508的所得到的图案具有掩模506的密度的两倍或特征或间距的一半。例如通过蚀刻过程将间隔物508的图案转移到硬掩模材料层504以形成图案化硬掩模510，如图5B中所描绘。在一个这样的实施例中，图案化硬掩模510形成有具有单向线的格栅图案。图案化硬掩模510的格栅图案可以是紧密间距格栅结构。例如，紧密间距可能不能通过常规光刻技术直接实现。甚至进一步，尽管未图示，但原始间距可由第二轮间隔物掩模图案化四等分。因此，图5B的图案化硬掩模510的格栅状图案可以具有以恒定的间距间隔并且相对于彼此具有恒定宽度的硬掩模线。所获得的尺寸可以远小于所采用的光刻技术的临界尺寸。因此，可以使用光刻和蚀刻处理来图案化毯膜，所述光刻和蚀刻处理可以涉及例如基于间隔物的双重图案化(SBDP)或间距减半，或基于间隔物的四重图案化(SBQP)或间距四等分。
应当理解，也可以实现其它间距分割方法。例如，图6图示基于间隔物的六重图案化(SBSP)处理方案中的横截面视图，该SBSP处理方案涉及以因子六进行的间距分割。参考图6，在操作(a)处，示出了光刻、减薄和蚀刻处理之后的牺牲图案X。在操作(B)处，示出了沉积和蚀刻之后的间隔物A和B。在操作(c)处，示出了在去除间隔物A之后的操作(b)的图案。在操作(d)处，示出了在间隔物C沉积之后的操作(C)的图案。在操作(e)处，示出了在间隔物C蚀刻之后操作(d)的图案。在操作(f)处，在牺牲图案X去除和间隔物B去除之后实现间距/6的图案。
应当理解，上述与后段制程(BEOL)结构和处理相关的层和材料可以形成在底层半导体衬底或结构上或上方，诸如集成电路的（一个或多个）底层器件层。在一个实施例中，底层半导体衬底代表用于制造集成电路的一般工件对象。半导体衬底通常包括晶片或硅或另一种半导体材料的片。合适的半导体衬底包括但不限于单晶硅、多晶硅和绝缘体上硅(SOI)，以及由其它半导体材料形成的类似衬底，例如包括锗、碳或III-V族材料的衬底。根据制造的阶段，半导体衬底通常包括晶体管、集成电路等。衬底还可以包括半导体材料、金属、电介质、掺杂剂和通常在半导体衬底中发现的其它材料。此外，所描绘的结构可以制造在底层的较低级互连层上。
尽管针对选择操作详细描述了制造BEOL金属化层的金属化层或金属化层的部分的前述方法，但是应当理解，用于制造的附加或中间操作可以包括标准微电子制造过程，诸如光刻、蚀刻、薄膜沉积、平坦化(诸如化学机械抛光(CMP))、扩散、计量、牺牲层的使用、蚀刻停止层的使用、平坦化停止层的使用、或与微电子组件制造关联的任何其它动作。此外，应当理解，针对前述过程流程所描述的过程操作可以以替代顺序来实践，可以不需要执行每一操作或可执行附加过程操作或两者。
在一个实施例中，如贯穿本说明书所使用的，层间电介质(ILD)材料由电介质或绝缘材料层组成或包括电介质或绝缘材料层。合适的电介质材料的示例包括但不限于硅的氧化物(例如二氧化硅(SiO2))、硅的掺杂氧化物、硅的氟化氧化物、硅的碳掺杂氧化物、本领域已知的各种低k电介质材料及其组合。层间电介质材料可通过诸如例如化学气相沉积(CVD)、物理气相沉积(PVD)或其它沉积方法等技术形成。
在一个实施例中，如也在贯穿本说明书使用的，金属线或互连线材料(和通孔材料)由一种或多种金属或其他导电结构组成。常见的示例是使用铜线和结构，其可以包括或者可以不包括在铜和周围的ILD材料之间的屏障层。如本文所用，术语金属包括合金、堆叠和多种金属的其它组合。例如，金属互连线可以包括屏障层(例如，包括Ta、TaN、Ti或TiN中的一个或多个的层)、不同金属或合金的堆叠等。因此，互连线可以是单个材料层，或者可以由包括导电衬里层和填充层的若干层形成。任何合适的沉积过程，诸如电镀、化学气相沉积或物理气相沉积，都可以用于形成互连线。在一个实施例中，互连线由导电材料构成，诸如但不限于Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金。互连线在本领域中有时也称为迹线、导线、线路、金属或简单地称为互连。
在一个实施例中，如也在贯穿本说明书使用的，硬掩模材料由不同于层间电介质材料的电介质材料组成。在一个实施例中，不同的硬掩模材料可以用在不同的区域中，以便提供相对于彼此和相对于底层电介质和金属层的不同的生长或蚀刻选择性。在一些实施例中，硬掩模层包括硅的氮化物层(例如，氮化硅)或硅的氧化物层或两者，或其组合。其它合适的材料可包括碳基材料。在另一实施例中，硬掩模材料包括金属件。例如，硬掩模或其它叠覆材料可以包括钛或另一金属的氮化物层(例如，氮化钛)。在这些层的一个或多个中可以包括潜在较少量的其它材料，诸如氧。替代地，根据特定的实施方式，可以使用本领域已知的其它硬掩模层。硬掩模层可以通过CVD、PVD或其它沉积方法形成。
在一个实施例中，如贯穿本说明书也使用的，使用193nm沉浸光刻(i193)、极紫外(EUV)光刻或电子束直写(EBDW)光刻等来执行光刻操作。可以使用正色调或负色调抗蚀剂。在一个实施例中，光刻掩模是三层掩模，包括形貌掩模部分、抗反射涂层(ARC)和光致抗蚀剂层。CHM层在工业中更通常地被称为SOC(旋涂碳)层。CHM是一种英特尔公司的术语。其次，Si-ARC和SOC是抗反射层。它们一起工作以提供低反射率。SOC层还可以帮助在光刻之前平坦化衬底和/或如果在形貌上图案化则填充沟槽/VIA。
应当理解，可实施上述实施例以图案化沟槽以用于用结构填充。在另一方面，本文描述的图案化方法还可以用于图案化结构之间的间隔，例如，图案化牺牲栅极层以在相同的图案化方案中形成不同间隔和宽度(即，栅极长度)的栅极。在一个实施例中，本文描述的一个或多个实施例涉及制造半导体器件，诸如用于PMOS和NMOS器件制造。例如，可以实现本文描述的方法以制造栅极线。
作为通过单个栅极线的完整器件的一个示例，图7A图示根据本公开的一个实施例的使用利用有色阻挡方案的自对准图案化制造的非平面半导体器件的横截面视图。图7B图示根据本公开的一个实施例的沿图7A的半导体器件的a-a'轴截取的平面图。尽管仅示出了一条栅极线，但是应当理解，在集成电路结构中可以包括各种栅极线，其中相邻栅极线具有变化的间隔和宽度，其中使用结合图1A-1E、图3A-3B和/或图4A-4D描述的过程来图案化栅极线之间的间隔。
参考图7A，半导体结构或器件700包括从衬底702形成并且在隔离区706内的非平面有源区(例如，包括突出的鳍部分704和子鳍区705的鳍结构)。栅极线708设置在非平面有源区的突出部分704上方以及隔离区706的一部分上方。如图所示，栅极线708包括栅极电极750和栅极电介质层752。在一个实施例中，栅极线708还可包括电介质覆层754。从该角度还可以看到栅极接触714和叠覆栅极接触通孔716连同叠覆金属互连760，所有这些都设置在层间电介质堆叠或层770中。栅极接触714形成在电介质覆层754中形成的开口中。从图7A的角度还可以看出，在一个实施例中，栅极接触714设置在隔离区706上方，但不在非平面有源区上方。在其它实施例中，栅极接触714设置在非平面有源区上方。
参考图7B，栅极线708被示出为设置在突出的鳍部分704上方。从该角度可以看到突出的鳍部分704的源极和漏极区704A和704B。在一个实施例中，源极和漏极区704A和704B是突出的鳍部分704的原始材料的掺杂部分。在另一实施例中，例如通过外延沉积，突出的鳍部分704的材料被去除并用另一半导体材料代替。在任一情况下，源极和漏极区704A和704B可以在电介质层706的高度下方延伸，即，延伸到子鳍区705中。
在一个实施例中，半导体结构或器件700是非平面器件，诸如但不限于鳍FET或三栅器件。在这样的实施例中，对应的半导体沟道区由三维体构成或形成在三维体中。在一个这样的实施例中，栅极线708的栅极电极堆叠至少围绕该三维体的顶表面和一对侧壁。
衬底702可以由能够承受制造过程并且电荷可以在其中迁移的半导体材料构成。在一个实施例中，衬底702是块体衬底，其由晶体硅、硅/锗或掺杂有电荷载流子的锗层构成，所述电荷载流子例如但不限于磷、砷、硼或其组合，以形成有源区704。在一个实施例中，块体衬底702中的硅原子的浓度大于97%。在另一实施例中，块体衬底702由在不同晶体衬底顶上生长的外延层构成，例如，在硼掺杂的块体硅单晶衬底顶上生长的硅外延层。块体衬底702可以替代地由III-V族材料构成。在一个实施例中，块体衬底702由III-V族材料构成，诸如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合。在一个实施例中，块体衬底702由III-V材料构成，并且电荷载流子掺杂剂杂质原子是诸如但不限于碳、硅、锗、氧、硫、硒或碲的电荷载流子掺杂剂杂质原子。
隔离区706可由适于最终将永久栅极结构的部分与底层块体衬底电隔离或有助于将所述部分与底层块体衬底隔离或将形成于底层块体衬底内的有源区隔离(诸如，隔离鳍有源区)的材料构成。例如，在一个实施例中，隔离区706由电介质材料构成，诸如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂氮化硅。
栅极线708可以由包括栅极电介质层752和栅极电极层750的栅极电极堆叠组成。在一个实施例中，栅极电极堆叠的栅极电极层750由金属栅极组成，并且栅极电介质层752由高k材料组成。例如，在一个实施例中，栅极电介质层752由诸如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸钡锶、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌或其组合的材料组成。此外，栅极电介质层752的一部分可以包括由衬底702的顶部几层形成的天然氧化物层。在一个实施例中，栅极电介质层752由顶部高k部分和由半导体材料的氧化物构成的下部组成。在一个实施例中，栅极电介质层752由氧化铪的顶部部分和二氧化硅或氮氧化硅的底部部分组成。
在一个实施例中，栅极线708的栅极电极层750由金属层组成，诸如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物。在一个具体实施例中，栅极电极750由形成在金属功函数设定层上的非功函数设定填充材料构成。栅极电极层750可以由P型功函数金属或N型功函数金属构成，这取决于晶体管是PMOS晶体管还是NMOS晶体管。在一些实施方案中，栅极电极层750可由两个或更多金属层的堆叠组成，其中一个或多个金属层是功函数金属层且至少一个金属层是导电填充层。对于PMOS晶体管，可以用于栅极电极的金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物，例如氧化钌。P型金属层将能够形成具有在大约4.9 eV至大约5.2 eV之间的功函数的PMOS栅极电极。对于NMOS晶体管来说，可以用于栅极电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、以及这些金属的碳化物，诸如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。N型金属层将能够形成具有在约3.9 eV至约4.2 eV之间的功函数的NMOS栅极电极。在一些实施方式中，栅极电极可由"U"形结构组成，所述"U"形结构包括大体上平行于衬底的表面的底部部分和大体上垂直于衬底的顶表面的两个侧壁部分。在另一实施方式中，形成栅极电极的金属层中的至少一个可以简单地是大体上平行于衬底的顶表面的平面层，并且不包括大体上垂直于衬底的顶表面的侧壁部分。在本发明的进一步实施方式中，栅极电极可由U形结构与平面非U形结构的组合组成。例如，栅极电极层750可以由形成在一个或多个平面的非U形层的顶上的一个或多个U形金属层组成。
与栅极电极堆叠相关联的间隔物可以由适于最终将永久栅极结构与相邻导电接触(例如自对准接触)电隔离或有助于将永久栅极结构与相邻导电接触隔离的材料组成。例如，在一个实施例中，间隔物由电介质材料组成，诸如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂氮化硅。
栅极接触714和叠覆栅极接触通孔716可以由导电材料组成。在一个实施例中，一个或多个接触或通孔由金属物质构成。该金属物质可以是纯金属，诸如钨、镍或钴，或者可以是合金，例如金属-金属合金或金属-半导体合金(例如，诸如硅化物材料)。根据本公开的另一实施例，栅极接触714是自对准栅极接触。
在一个实施例中(尽管未示出)，提供结构700涉及形成基本上完全对准于现有栅极图案的接触图案，同时消除使用具有极度严格的配准预算的光刻步骤。在一个这样的实施例中，该方法使得能够使用固有的高选择性湿法蚀刻(例如，相对于传统上实现的干法或等离子体蚀刻)来生成接触开口。在一个实施例中，通过利用现有的栅极图案结合接触插塞光刻操作来形成接触图案。在一个这样的实施例中，该方法使得能够消除对如在常规方法中使用的生成接触图案的否则关键的光刻操作的需要。在一个实施例中，沟槽接触栅格不是单独图案化的，而是形成在多(栅极)线之间。例如，在一个这样的实施例中，在栅极格栅图案化之后但在栅极格栅切割之前形成沟槽接触栅格。
此外，栅极堆叠结构708可以通过替换栅极过程来制造。在这种方案中，可以去除诸如多晶硅或氮化硅柱材料的虚栅极材料，并用永久栅极电极材料来代替。在一个这样的实施例中，与从较早的处理中被带出相反，在该过程中还形成永久栅极电介质层。在一个实施例中，通过干法蚀刻或湿法蚀刻过程去除虚栅极。在一个实施例中，虚栅极由多晶硅或非晶硅组成，并且利用包括使用SF6的干法蚀刻过程来去除。在另一实施例中，虚栅极由多晶硅或非晶硅组成，并且利用包括使用含水NH4OH或氢氧化四甲铵的湿法蚀刻过程来去除。在一个实施例中，虚栅极由氮化硅构成，并且利用包括含水磷酸的湿法蚀刻来去除。
在一个实施例中，本文描述的一个或多个方法基本上设想了与虚和替换接触过程组合的虚和替换栅极过程以得到结构700。在一个这样的实施例中，在替换栅极过程之后执行替换接触过程，以允许永久栅极堆叠的至少一部分的高温退火。例如，在特定的这种实施例中，例如在形成栅极电介质层之后，在大于大约600摄氏度的温度下执行对永久栅极结构的至少一部分的退火。在形成永久接触之前执行退火。
再次参考图7A，半导体结构或器件700的布置将栅极接触置于隔离区上方。这种布置可以被看作是布局空间的低效使用。然而，在另一实施例中，半导体器件具有接触形成在有源区上方的栅极电极的部分的接触结构。通常，在栅极的活性部分上方并且在与沟槽接触通孔相同的层中形成栅极接触结构(诸如通孔)之前(例如，除了所述形成之外)，本公开的一个或多个实施例包括首先使用栅极对准沟槽接触过程。可以实施这种过程以形成用于半导体结构制造(例如，用于集成电路制造)的沟槽接触结构。在一个实施例中，沟槽接触图案形成为与现有的栅极图案对准。相反，常规方法通常涉及附加的光刻过程，其具有结合选择性接触蚀刻将光刻接触图案与现有的栅极图案紧密配准。例如，传统过程可以包括利用接触特征的单独图案化来图案化多(栅极)栅格。
应当理解，并非上述过程的所有方面都需要被实践以落入本公开的实施例的精神和范围内。例如，在一个实施例中，在栅极堆叠的有源部分上方制造栅极接触之前，不需要形成虚栅极。上述栅极堆叠实际上可以是如初始形成的永久栅极堆叠。此外，本文所述的过程可用于制造一个或多个半导体器件。半导体器件可以是晶体管或类似器件。例如，在一个实施例中，半导体器件是用于逻辑或存储器的金属氧化物半导体(MOS)晶体管，或者是双极晶体管。而且，在一个实施例中，半导体器件具有三维架构，诸如三栅极器件、独立存取的双栅极器件或FIN-FET。一个或多个实施例对于以10纳米(10 nm)或更小的技术节点制造半导体器件可能是特别有用的。
本文所公开的实施例可以用于制造各种不同类型的集成电路和/或微电子器件。这种集成电路的示例包括但不限于处理器、芯片组组件、图形处理器、数字信号处理器、微控制器等。在其它实施例中，可以制造半导体存储器。此外，集成电路或其它微电子器件可以用于本领域已知的各种电子器件中。例如在计算机系统(例如，台式机、膝上型计算机、服务器)、蜂窝电话、个人电子设备等中。集成电路可以与系统中的总线和其它组件耦合。例如，处理器可以通过一个或多个总线耦合到存储器、芯片组等。处理器、存储器和芯片组中的每一个都可以潜在地使用本文公开的方法来制造。
图8图示根据本公开的一个实施方式的计算设备800。计算设备800容纳了板802。板802可以包括多个组件，包括但不限于处理器804和至少一个通信芯片806。处理器804物理地和电气地耦合到板802。在一些实施方式中，至少一个通信芯片806还物理地和电气地耦合到板802。在另外的实施方式中，通信芯片806是处理器804的一部分。
取决于其应用，计算设备800可以包括可以或可以不物理地和电气地耦合到板802的其他组件。这些其它组件包括但不限于易失性存储器(例如DRAM)、非易失性存储器(例如ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储设备(诸如硬盘驱动器、压缩盘(CD)、数字多功能盘(DVD)等)。
通信芯片806实现用于向和从计算设备800传输数据的无线通信。术语"无线"及其派生词可用于描述可通过使用经由非固态介质的调制电磁辐射来传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并不意味着相关联的设备不包含任何导线，尽管在一些实施例中它们可能不包含。通信芯片806可以实现多种无线标准或协议中的任何一种，包括但不限于Wi-Fi(IEEE802.11家族)、WiMAX(IEEE802.16家族)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、以及被指定为3G、4G、5G及以上的任何其它无线协议。计算设备800可以包括多个通信芯片806。例如，第一通信芯片806可以专用于诸如Wi-Fi和蓝牙的较短距离无线通信，并且第二通信芯片806可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等的较长距离无线通信。
计算设备800的处理器804包括封装在处理器804内的集成电路管芯。在本公开的一些实施方式中，根据本公开的实施例的实施方式，处理器804的集成电路管芯包括一个或多个结构，诸如使用利用有色阻挡的自对准图案化制造的结构。术语"处理器"可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其它电子数据的任何设备或设备的一部分。
通信芯片806还包括封装在通信芯片806内的集成电路管芯。根据本公开的另一实施方式，通信芯片806的集成电路管芯包括一个或多个结构，诸如根据本公开的一个实施例的实施方式使用具有有色阻挡的自对准图案化制造的结构。
在另外的实施方式中，容纳在计算设备800内的另一组件可以包含集成电路管芯，该集成电路管芯包括一个或多个结构，诸如根据本公开的实施例的实施方式的使用利用有色阻挡的自对准图案化制造的结构。
在各种实施方式中，计算设备800可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板计算机、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数字视频记录器。在进一步的实施方式中，计算设备800也可以是处理数据的任何其他电子设备。
图9图示包括本公开的一个或多个实施例的插入物900。插入物900是用于将第一衬底902桥接到第二衬底904的中间衬底。第一衬底902可以是例如集成电路管芯。第二衬底904可以是例如存储器模块、计算机主板或另一集成电路管芯。通常，插入物900的目的是将连接扩展到更宽的间距或将连接重新布线到不同的连接。例如，插入物900可以将集成电路管芯耦合到球栅阵列(BGA)906，其可以随后耦合到第二衬底904。在一些实施例中，第一和第二衬底902/904附接到插入物900的相对侧。在其它实施例中，第一和第二衬底902/904附接到插入物900的相同侧。并且在进一步的实施例中，三个或更多的衬底通过插入物900的方式互连。
插入物900可以由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在进一步的实施方式中，插入物900可以由替代的刚性或柔性材料形成，其可以包括与上述用于半导体衬底的相同的材料，诸如硅、锗、以及其他III-V族和IV族材料。
插入物900可包括金属互连908和通孔910，包括但不限于硅通孔(TSV)912。插入物900还可以包括嵌入器件914，包括无源和有源器件两者。这样的器件包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器和静电放电(ESD)器件。更复杂的器件，诸如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件，也可以形成在插入物900上。根据本公开的实施例，本文公开的装置或过程可以用于制造插入物900和/或制造与其连接的衬底。
因此，本发明的实施例包括利用有色阻挡的自对准图案化及使用利用有色阻挡的自对准图案化制造的结构。
以上对本公开的实施例图示的实施方式的描述，包括摘要中所描述的内容，不是旨在是穷举的或者将本公开限制为所公开的精确形式。虽然本文出于说明性目的描述了本公开的具体实施方式和示例，但是如本领域技术人员应当理解的，在本公开范围内可能有各种等效修改。
根据以上详细描述，可以对本公开进行这些修改。在所附权利要求中使用的术语不应被解释为将本公开限制于在说明书和权利要求中所公开的具体实施方式。相反，本公开的范围完全由所附权利要求来确定，所附权利要求将根据权利要求解释的既定原则来进行解释。
示例性实施例1：一种集成电路结构，包括在衬底上方的层间电介质(ILD)层和在ILD层上的硬掩模层。多个导电互连线位于ILD层和硬掩模层中并且由该ILD层和硬掩模层间隔开。所述多个导电互连线包括具有第一宽度的第一互连线。第二互连线以第一距离紧邻第一互连线，第二互连线具有第一宽度。第三互连线以第一距离紧邻第二互连线，第三互连线具有第一宽度。第四互连线以大于第一距离的第二距离紧邻第三互连线，第四互连线具有大于第一宽度的第二宽度。
示例性实施例2：根据示例性实施例1的集成电路结构，其中第一宽度由第一光刻过程来限定，并且第二宽度由不同于第一光刻过程的第二光刻过程来限定。
示例性实施例3：根据示例性实施例1或2的集成电路结构，还包括以大于第一距离的第三距离紧邻第四互连线的第五互连线，第五互连线具有小于第二宽度的第三宽度。
示例性实施例4：根据示例性实施例3的集成电路结构，其中第三宽度大于第一宽度。
示例性实施例5：根据示例性实施例3的集成电路结构，其中第三宽度与第一宽度相同。
示例性实施例6：示例性实施例3、4或5的集成电路结构，还包括以大于第三距离的第四距离紧邻第五互连线的第六互连线，第六互连线具有第四宽度。
示例性实施例7：根据示例性实施例6的集成电路结构，其中第四宽度大于第一宽度且大于第三宽度，并且其中第四宽度小于第三宽度。
示例性实施例8：一种集成电路结构，包括在衬底上方的层间电介质(ILD)层和在该ILD层上的硬掩模层。多个导电互连线位于ILD层和硬掩模层中并且由该ILD层和硬掩模层间隔开。所述多个导电互连线包括具有第一宽度的第一互连线。第二互连线以第一距离紧邻第一互连线，第二互连线具有第一宽度。第三互连线以第一距离紧邻第二互连线，第三互连线具有第一宽度。第四互连线以大于第一距离的第二距离紧邻第三互连线，第四互连线具有大于第一宽度的第二宽度。第五互连线以大于第一距离的第三距离紧邻第四互连线，第五互连线具有大于第一宽度的第三宽度，第三宽度小于第二宽度。第六互连线以小于第三距离的第四距离紧邻第五互连线，第六互连线具有第三宽度。第七互连线以第四距离紧邻第六互连线，第七互连线具有第三宽度。
示例性实施例9：根据示例性实施例8的集成电路结构，其中第一宽度由第一光刻过程来限定，并且第二和第三宽度由不同于第一光刻过程的第二光刻过程来限定。
示例性实施例10：根据示例性实施例8或9所述的集成电路结构，其中第三距离大于第二距离。
示例性实施例11：根据示例性实施例8或9的集成电路结构，其中第三距离与第二距离相同。
示例性实施例12：一种计算设备，包括板和耦合到该板的组件。该组件包括集成电路结构。该集成电路结构包括在衬底上方的层间电介质(ILD)层，以及在该ILD层上的硬掩模层。多个导电互连线位于ILD层和硬掩模层中并且由该ILD层和硬掩模层间隔开。所述多个导电互连线包括具有第一宽度的第一互连线。第二互连线以第一距离紧邻第一互连线，第二互连线具有第一宽度。第三互连线以第一距离紧邻第二互连线，第三互连线具有第一宽度。第四互连线以大于第一距离的第二距离紧邻第三互连线，第四互连线具有大于第一宽度的第二宽度。
示例性实施例13：根据示例性实施例12的计算设备，还包括耦合到板的存储器。
示例性实施例14：根据示例性实施例12或13的计算设备，还包括耦合到板的通信芯片。
示例性实施例15：根据示例性实施例12、13或14的计算设备，还包括耦合到板的相机。
示例性实施例16：根据示例性实施例12、13、14或15的计算设备，还包括耦合到板的电池。
示例性实施例17：根据示例性实施例12、13、14、15或16的计算设备，还包括耦合到板的天线。
示例性实施例18：根据示例性实施例12、13、14、15、16或17的计算设备，其中，所述组件是封装的集成电路管芯。
示例性实施例19：根据示例性实施例12、13、14、15、16、17或18的计算设备，其中，所述组件是从由处理器、通信芯片和数字信号处理器组成的组中选择的。
示例性实施例20：根据示例性实施例12、13、14、15、16、17、18或19的计算设备，其中，所述计算设备是从由移动电话、膝上型计算机、台式计算机、服务器和机顶盒组成的组中选择的。

Claims (20)

1.一种集成电路结构，包括：
在衬底上方的层间电介质(ILD)层；
在所述ILD层上的硬掩模层；
多个导电互连线，所述多个导电互连线在所述ILD层和所述硬掩模层中并且由所述ILD层和所述硬掩模层间隔开，所述多个导电互连线包括：
具有第一宽度的第一互连线；
以第一距离紧邻所述第一互连线的第二互连线，所述第二互连线具有所述第一宽度；
以所述第一距离紧邻所述第二互连线的第三互连线，所述第三互连线具有所述第一宽度；以及
以大于所述第一距离的第二距离紧邻所述第三互连线的第四互连线，所述第四互连线具有大于所述第一宽度的第二宽度。
2.根据权利要求1所述的集成电路结构，其中，所述第一宽度由第一光刻过程来限定，并且所述第二宽度由不同于所述第一光刻过程的第二光刻过程来限定。
3.根据权利要求1或2所述的集成电路结构，还包括：
以大于所述第一距离的第三距离紧邻所述第四互连线的第五互连线，所述第五互连线具有小于所述第二宽度的第三宽度。
4.根据权利要求3所述的集成电路结构，其中，所述第三宽度大于所述第一宽度。
5.根据权利要求3所述的集成电路结构，其中，所述第三宽度与所述第一宽度相同。
6.根据权利要求3所述的集成电路结构，还包括：
以大于所述第三距离的第四距离紧邻所述第五互连线的第六互连线，所述第六互连线具有第四宽度。
7.根据权利要求6所述的集成电路结构，其中，所述第四宽度大于所述第一宽度且大于所述第三宽度，且其中所述第四宽度小于所述第三宽度。
8.一种集成电路结构，包括：
在衬底上方的层间电介质(ILD)层；
在所述ILD层上的硬掩模层；
多个导电互连线，所述多个导电互连线在所述ILD层和所述硬掩模层中并且由所述ILD层和所述硬掩模层间隔开，所述多个导电互连线包括：
具有第一宽度的第一互连线；
以第一距离紧邻所述第一互连线的第二互连线，所述第二互连线具有所述第一宽度；
以所述第一距离紧邻所述第二互连线的第三互连线，所述第三互连线具有所述第一宽度；
以大于所述第一距离的第二距离紧邻所述第三互连线的第四互连线，所述第四互连线具有大于所述第一宽度的第二宽度；
以大于所述第一距离的第三距离紧邻所述第四互连线的第五互连线，所述第五互连线具有大于所述第一宽度的第三宽度，所述第三宽度小于所述第二宽度；
以小于所述第三距离的第四距离紧邻所述第五互连线的第六互连线，所述第六互连线具有所述第三宽度；以及
以所述第四距离紧邻所述第六互连线的第七互连线，所述第七互连线具有所述第三宽度。
9.根据权利要求8所述的集成电路结构，其中，所述第一宽度由第一光刻过程来限定，并且所述第二宽度和所述第三宽度由不同于所述第一光刻过程的第二光刻过程来限定。
10.根据权利要求8或9所述的集成电路结构，其中，所述第三距离大于所述第二距离。
11.根据权利要求8或9所述的集成电路结构，其中，所述第三距离与所述第二距离相同。
12.一种计算设备，包括：
板；以及
耦合到所述板的组件，所述组件包括集成电路结构，所述集成电路结构包括：
在衬底上方的层间电介质(ILD)层；
在所述ILD层上的硬掩模层；
多个导电互连线，所述多个导电互连线在所述ILD层和所述硬掩模层中并且由所述ILD层和所述硬掩模层间隔开，所述多个导电互连线包括：
具有第一宽度的第一互连线；
以第一距离紧邻所述第一互连线的第二互连线，所述第二互连线具有所述第一宽度；
以所述第一距离紧邻所述第二互连线的第三互连线，所述第三互连线具有所述第一宽度；
以大于所述第一距离的第二距离紧邻所述第三互连线的第四互连线，所述第四互连线具有大于所述第一宽度的第二宽度。
13.根据权利要求12所述的计算设备，还包括：
耦合到所述板的存储器。
14.根据权利要求12或13所述的计算设备，还包括：
耦合到所述板的通信芯片。
15.根据权利要求12或13所述的计算设备，还包括：
耦合到所述板的相机。
16.根据权利要求12或13所述的计算设备，还包括：
耦合到所述板的电池。
17.根据权利要求12或13所述的计算设备，还包括：
耦合到所述板的天线。
18.根据权利要求12或13所述的计算设备，其中，所述组件是封装的集成电路管芯。
19.根据权利要求12或13所述的计算设备，其中，所述组件是从由处理器、通信芯片和数字信号处理器组成的组中选择的。
20.根据权利要求12或13所述的计算设备，其中，所述计算设备是从由移动电话、膝上型计算机、台式计算机、服务器和机顶盒组成的组中选择的。
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