KR20220037951A - 인접 아일랜드 구조체들을 갖는 게이트-올-어라운드 집적 회로 구조체들의 제조 - Google Patents

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KR20220037951A
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레너드 피. 굴러
윌리엄 수
비스와지트 구하
마틴 바이스
아프라팀 다르
윌리엄 티. 블랜튼
존 에이치. 4세 어비
제임스 에프. 본디
마이클 케이. 하퍼
찰스 에이치. 월레스
타히르 가니
베네딕트 에이. 사무엘
스테판 디커트
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Abstract

인접 아일랜드 구조체들을 갖는 게이트-올-어라운드 집적 회로 구조체들이 설명된다. 예를 들어, 집적 회로 구조체는 반도체 기판 상에 반도체 아일랜드를 포함한다. 수평 나노와이어들의 제1 수직 배열은 반도체 기판으로부터 돌출하는 제1 핀 위에 있다. 수평 나노와이어들의 제1 수직 배열의 채널 영역은 핀으로부터 전기적으로 분리된다. 수평 나노와이어들의 제2 수직 배열은 반도체 기판으로부터 돌출하는 제2 핀 위에 있다. 수평 나노와이어들의 제2 수직 배열의 채널 영역은 제2 핀으로부터 전기적으로 분리된다. 반도체 아일랜드는 수평 나노와이어들의 제1 수직 배열과 수평 나노와이어들의 제2 수직 배열 사이에 있다.

Description

인접 아일랜드 구조체들을 갖는 게이트-올-어라운드 집적 회로 구조체들의 제조{FABRICATION OF GATE-ALL-AROUND INTEGRATED CIRCUIT STRUCTURES HAVING ADJACENT ISLAND STRUCTURES}
본 개시내용의 실시예들은 집적 회로 구조체들 및 처리 분야에 관한 것으로, 특히, 예를 들어, 서브-핀 전기적 콘택트(sub-fin electrical contact)를 위한 인접 아일랜드 구조체들을 갖는 게이트-올-어라운드(gate-all-around) 집적 회로 구조체들에 관한 것이다.
지난 수십 년 동안, 집적 회로들에서 피처들(features)의 스케일링(scaling)은 점점 더 성장하는 반도체 산업의 견인차였다. 점점 더 작은 피처들로의 스케일링은 반도체 칩들의 제한된 면적(real estate) 상에서의 기능 유닛들의 증가된 밀도들을 가능하게 한다. 예를 들어, 트랜지스터 크기를 축소하는 것은 증가된 개수의 메모리 또는 로직 디바이스들을 칩에 통합할 수 있게 하여, 용량(capacity)이 증가된 제품의 제조를 돕는다. 하지만, 점점 더 많은 용량에 대한 추구가 문제가 없는 것은 아니다. 각각의 디바이스의 성능을 최적화할 필요성이 점점 더 중요해지고 있다.
집적 회로 디바이스들의 제조에 있어서, 디바이스 치수가 계속해서 축소됨에 따라 트라이-게이트 트랜지스터(tri-gate transistor)와 같은 멀티-게이트 트랜지스터가 더 보편적이 되고 있다. 종래의 프로세스들에서, 트라이-게이트 트랜지스터들은 일반적으로 벌크 실리콘 기판들 또는 실리콘-온-절연체(silicon-on-insulator) 기판들 중 하나 상에서 제조된다. 일부 경우들에서, 벌크 실리콘 기판들은 더 낮은 비용으로 인해 그리고 덜 복잡한 트라이-게이트 제조 공정을 가능하게 하기 때문에 선호된다. 또 다른 양태에서, 마이크로전자 디바이스 치수들이 10 나노미터(nm) 노드 미만으로 스케일링됨에 따라 이동도 향상 및 쇼트 채널(short channel) 제어를 유지하는 것은 디바이스 제조에 있어서 도전 과제를 제기한다. 디바이스들을 제조하기 위해 사용되는 나노와이어들은 개선된 쇼트 채널 제어를 제공한다.
하지만, 멀티-게이트 및 나노와이어 트랜지스터의 스케일링은 부작용이 있었다. 마이크로전자 회로의 이러한 기본 빌딩 블록들의 치수들이 감소함에 따라 그리고 주어진 영역에 제조되는 기본 빌딩 블록들의 순 개수가 증가함에 따라, 이 빌딩 블록들을 패터닝하는 데 사용되는 리소그래피 공정들에 대한 제약들은 압도적이 되었다. 특히, 반도체 스택에서 패터닝된 피처의 최소 치수(임계 치수)와 이러한 피처들 간의 간격 사이에는 트레이드-오프(trade-off)가 존재할 수 있다.
도 1a 내지 도 1o는 본 개시내용의 실시예에 따른, 인접 아일랜드 구조체를 갖는 게이트-올-어라운드 집적 회로 구조체를 제조하는 방법에서의 다양한 동작들의 단면도들을 도시한다.
도 2a 내지 도 2o는 본 개시내용의 실시예에 따른, 인접 아일랜드 구조체를 갖는 게이트-올-어라운드 집적 회로 구조체를 제조하는 또 다른 방법에서의 다양한 동작들의 단면도들을 도시한다.
도 3a는 채널-대-기판 전기적 콘택트가 없는 게이트-올-어라운드 집적 회로 구조체의 게이트-올-어라운드 디바이스의 단면도를 도시한다.
도 3b는 본 개시내용의 실시예에 따른, 예를 들어, 서브-핀 전기적 콘택트를 위한 인접 아일랜드 구조체를 갖는 게이트-올-어라운드 집적 회로 구조체의 단면도를 도시한다.
도 3c는 본 개시내용의 또 다른 실시예에 따른, 예를 들어, 서브-핀 전기적 콘택트를 위한 인접 아일랜드 구조체를 갖는 또 다른 게이트-올-어라운드 집적 회로 구조체의 단면도를 도시한다.
도 4a 내지 도 4j는 본 개시내용의 실시예에 따른, 게이트-올-어라운드 집적 회로 구조체를 제조하는 방법에서의 다양한 동작들의 단면도들을 도시한다.
도 5는 본 개시내용의 실시예에 따른, 게이트 라인을 따라 취해진 비평면 집적 회로 구조체의 단면도를 도시한다.
도 6은 본 개시내용의 실시예에 따른, 비-엔드캡 아키텍처(좌측(a)) 대 자기 정렬 게이트 엔드캡(self-aligned gate endcap, SAGE) 아키텍처(우측(b))에 대해 나노와이어들 및 핀들을 통해 취해진 단면도들을 도시한다.
도 7은 본 개시내용의 실시예에 따른, 게이트-올-어라운드 디바이스들을 갖는 자기 정렬 게이트 엔드캡(SAGE) 구조체를 제조하는 방법에서의 다양한 동작들을 나타내는 단면도들을 도시한다.
도 8a는 본 개시내용의 실시예에 따른, 나노와이어 기반 집적 회로 구조체의 3차원 단면도를 도시한다.
도 8b는 본 개시내용의 실시예에 따른, a-a' 축을 따라 취해진, 도 8a의 나노와이어 기반 집적 회로 구조체의 소스 또는 드레인 단면도를 도시한다.
도 8c는 본 개시내용의 실시예에 따른, b-b' 축을 따라 취해진, 도 8a의 나노와이어 기반 집적 회로 구조체의 채널 단면도를 도시한다.
도 9는 본 개시내용의 실시예의 일 구현에 따른 컴퓨팅 디바이스를 도시한다.
도 10은 본 개시내용의 하나 이상의 실시예를 포함하는 인터포저를 도시한다.
예를 들어, 서브-핀 전기적 콘택트를 위한 인접 아일랜드 구조체들을 갖는 게이트-올-어라운드 집적 회로 구조체들이 설명된다. 다음의 설명에서는, 본 개시내용의 실시예들의 철저한 이해를 제공하기 위해, 특정 집적 및 재료 체제와 같은 다수의 특정 상세 사항이 제시된다. 본 개시내용의 실시예들이 이 특정 상세 사항들 없이도 실시될 수 있다는 것이 본 기술분야의 통상의 기술자에게 명백할 것이다. 다른 경우들에서, 집적 회로 설계 레이아웃들과 같은 잘 알려진 특징들은 본 개시내용의 실시예들을 불필요하게 모호하게 하지 않기 위해 상세히 설명되지 않는다. 또한, 도면들에 도시된 다양한 실시예들은 예시적인 표현들이며, 반드시 비례에 맞춰 그려진 것은 아니라는 것을 이해할 것이다.
특정 용어는 또한 참조의 목적만을 위해 이하의 설명에 사용될 수 있고, 따라서 제한적인 것으로 의도되지 않는다. 예를 들어, "상부(upper)", "하부(lower)", "위(above)", 및 "아래(below)"와 같은 용어들은 참조가 이루어지는 도면들에서의 방향들을 지칭한다. "앞(front)", "뒤(back)", "후방(rear)", 및 "측면(side)"과 같은 용어들은, 논의 중인 컴포넌트를 설명하는 텍스트 및 연관된 도면들을 참조하여 명확해지는, 일관되지만 임의의 참조 프레임 내에서의 컴포넌트의 부분들의 오리엔테이션 및/또는 위치를 설명한다. 이러한 용어는 앞서 특정하여 언급된 단어들, 그 파생어들, 및 유사한 의미의 단어들을 포함할 수 있다.
본 명세서에 설명된 실시예들은 FEOL(front-end-of-line) 반도체 처리 및 구조체들에 관한 것일 수 있다. FEOL은 개개의 디바이스들(예를 들어, 트랜지스터들, 커패시터들, 저항기들 등)이 반도체 기판 또는 층에 패터닝되는 집적 회로(IC) 제조의 제1 부분이다. FEOL은 일반적으로 금속 인터커넥트 층들의 퇴적까지의 모든 것을 커버한다(그러나 퇴적은 포함하지 않음). 마지막 FEOL 동작 이후에, 결과는 전형적으로 격리된 트랜지스터들을 갖는 웨이퍼이다(예를 들어, 어떠한 와이어들도 갖지 않음).
본 명세서에 설명된 실시예들은 BEOL(back-end of line) 반도체 처리 및 구조체들에 관한 것일 수 있다. BEOL은 개개의 디바이스들(예를 들어, 트랜지스터들, 커패시터들, 저항기들 등)이 웨이퍼 상의 배선(wiring), 예를 들어, 금속화 층 또는 층들과 인터커넥트되는 IC 제조의 제2 부분이다. BEOL은 콘택트들, 절연 층들(유전체들), 금속 레벨들, 및 칩-패키지 간(chip-to-package) 연결들을 위한 본딩 사이트(bonding site)들을 포함한다. 제조 스테이지의 BEOL 부분에서, 콘택트들(패드들), 인터커넥트 와이어들, 비아들 및 유전체 구조체들이 형성된다. 최신의 IC 프로세스들의 경우, 10개 초과의 금속 층이 BEOL에서 추가될 수 있다.
이하에서 설명되는 실시예들은 FEOL 처리 및 구조체들, BEOL 처리 및 구조체들, 또는 FEOL 및 BEOL 처리 및 구조체들 둘 다에 적용가능할 수 있다. 특히, 비록 예시적인 처리 방식이 FEOL 처리 시나리오를 사용하여 예시될 수 있지만, 이러한 접근법들은 또한 BEOL 처리에도 적용가능할 수 있다. 마찬가지로, 비록 예시적인 처리 방식이 BEOL 처리 시나리오를 사용하여 예시될 수 있지만, 이러한 접근법들은 또한 FEOL 처리에도 적용가능할 수 있다.
본 명세서에 설명된 하나 이상의 실시예는 그 위에 나노와이어 트랜지스터 아키텍처를 갖는 기판 상의 실리콘(Si)(또는 실리콘 게르마늄(SiGe)) 아일랜드들을 통해 서브-핀 콘택트를 가능하게 하기 위한 접근법들에 관한 것이다. 하나 이상의 실시예는 나노와이어 트랜지스터 아키텍처에서 기판 콘택트를 위한 벌크 Si/SiGe 아일랜드들을 가능하게 하는 패터닝된 기판을 제공한다. 본 명세서에 설명된 실시예들은 회로 기능성을 보장하기 위해 IPC 및 ESD 이벤트들 동안 특정 트랜지스터들이 적절하게 보호되는 것을 보장하도록 구현될 수 있다. 실시예에서, 매립된 정렬 층이 제조 공정을 용이하게 하기 위해 활용된다.
정황을 제공하기 위해, 공정 중 충전(in-process charging, IPC) 이벤트들 및 정전 방전(electrostatic discharge, ESD) 이벤트들 동안 전하를 소산시키도록 실리콘 기판에 대한 NMOS 또는 PMOS 나노와이어들 또는 나노리본들 사이의 연결을 생성하기 위해, 벌크 finFET 트랜지스터들에서, 벌크 finFET 실리콘은 그러한 문제들을 해결하기 위해 그러한 전하 소산 경로를 제공한다. 그러나, 나노와이어 트랜지스터에서, 능동 트랜지스터 반도체는 실리콘 기판과의 전기적 콘택트를 갖지 않는다. 더 구체적으로, 전형적인 나노와이어 및 나노리본 디바이스 제조의 경우, 능동 트랜지스터 반도체는 벌크 실리콘 기판으로부터 돌출하는 실리콘 핀 부분과 같은 아래에 놓인 기판에 대한 전기적 콘택트를 갖지 않는다. finFET 기반 정전기 방전 디바이스(ESD) 다이오드들 또는 finFET 기반 열 다이오드들과 같은 전통적인 finFET 충전 보호의 제조는 나노와이어 또는 나노리본 기반 기술들로 옮겨가지 않는다. 예를 들어, 벌크 finFET 트랜지스터들에 대해, 벌크 finFET 실리콘은 전하 및/또는 열 방전을 용이하게 하기 위해 전하 소산 경로를 제공한다. 그러나, 나노와이어 및/또는 나노리본 아키텍처들에 대한 공지된 해결책은 없다.
본 개시내용의 하나 이상의 실시예에 따르면, 위에 약술된 문제들을 다루어서, 공정 중 충전(in-process charging, IPC) 이벤트들 및 정전 방전(electrostatic discharge, ESD) 이벤트들 동안 전하를 소산시키기 위해 실리콘 기판(예를 들어, 핀 부분)에 대한 NMOS 또는 PMOS 나노와이어들 또는 나노리본들 사이의 연결을 제조하기 위한 접근법들이 설명된다. 실시예에서, 아래에 놓인 기판으로의 전도 경로를 제공할 수 있는 실리콘(Si) 또는 실리콘 게르마늄(SiGe) 아일랜드들을 제조하기 위한 공정 흐름이 제공된다. 설명된 실시예들은 회로 기능성을 보장하기 위해 IPC 및 ESD 이벤트들 동안 트랜지스터들이 적절하게 보호되는 것을 보장하도록 구현될 수 있다.
하나 이상의 실시예는 나노와이어 또는 나노리본 트랜지스터와 실리콘 아일랜드의 공존을 포함하고, 여기서 실리콘 아일랜드(silicon island)는 기판에의 콘택트를 갖는 GNAC 및/또는 ESD 다이오드를 제조하기 위해 사용될 수 있다. 하나 이상의 실시예는 나노와이어 또는 나노리본 트랜지스터와 SiGe 아일랜드의 공존을 포함한다. 하나 이상의 실시예는 평면 또는 벌크 핀펫 트랜지스터 제조를 위한 Si 또는 SiGe 아일랜드의 사용을 수반한다. 상이한 전하 소산 디바이스들이 나노와이어 FET와 공존하는 것을 허용하는 것 외에도, 실시예들은 나노와이어 FET와 전통적인 Si 또는 SiGe FinFET 또는 벌크 FET의 공존을 제공하도록 구현될 수 있다는 점을 이해할 것이다. 이는 나노와이어 FET가 반드시 최적의 선택일 필요는 없는 선택 디바이스들, 예를 들어, 그러나 배타적이지는 않게, 두꺼운 게이트 산화물을 요구하는 고전압 디바이스들을 제조할 기회를 제공한다. 추가적으로, Si 또는 SiGe 아일랜드는 측방향 다이오드들과 같은 다른 수동 디바이스 제조를 가능하게 할 수 있다.
본 개시내용의 하나 이상의 실시예에 따르면, 공정 흐름은 나노와이어 제조 방식에서 임계 실리콘 아일랜드 층의 정렬을 수반한다. 공정 흐름의 시작에서, 정렬 및 정합(registration) 마크들은 실리콘(Si) 웨이퍼 내에 트렌치를 에칭하고, 산화물 또는 질화물 재료로 채우고, 및 이음매 없는 다운스트림 처리를 위해 구조체를 Si로 리세싱 및 캡핑함으로써 제조된다.
제1 예시적인 공정 흐름에서, 도 1a 내지 도 1o는 본 개시내용의 실시예에 따른, 인접 아일랜드 구조체를 갖는 게이트-올-어라운드 집적 회로 구조체를 제조하는 방법에서의 다양한 동작들의 단면도들을 도시한다.
도 1a를 참조하면, 집적 회로 구조체를 제조하는 방법은, 실리콘 기판과 같은 기판(102) 위에 하부 희생 층(104), 및 교호하는 희생 층들(108)(예를 들어, 실리콘 게르마늄) 및 나노와이어들(106)(예를 들어, 실리콘)을 포함하는 시작 스택(100)을 형성하는 단계를 포함한다. 나노와이어들(106)은 나노와이어들의 수직 배열로서 지칭될 수 있다. 패터닝 스택은 교호하는 희생 층들(108) 및 나노와이어들(106) 위에 형성될 수 있다. 패터닝 스택은 제1 하드마스크 층(110), 제2 하드마스크 층(112)(예로서, 비정질 실리콘), 제3 하드마스크 층(114), 제4 하드마스크 층(116), 및 그 내에 형성된 개구(120)를 갖는 패터닝된 하드마스크 또는 포토레지스트 층(118)을 포함할 수 있다.
도 1b를 참조하면, 트렌치(122)가 개구(120)를 통해 시작 스택(100) 내에 형성된다. 이어서, 도 1c에 묘사된 바와 같이, 제4 하드마스크 층(116) 및 패터닝된 하드마스크 또는 포토레지스트 층(118)이 제거되고, 결과적인 구조체 위에 걸쳐서 실리콘 질화물 층과 같은 라이너 층(124)이 형성된다.
도 1d를 참조하면, 저밀도 실리콘 산화물 재료와 같은 충전 재료(126)가 도 1c의 구조체에 형성된다. 이어서, 도 1e에 묘사된 바와 같이, 라이너 층(124) 및 충전 재료(126)가 리세싱되어, 리세싱된 라이너 층(125) 및 리세싱된 충전 재료(127)를 형성하고, 제3 하드마스크 층(114)이 제거된다.
도 1f를 참조하면, 추가적인 비정질 실리콘 재료가 도 1e의 구조체 상에 형성되어 비정질 실리콘 구조체(113)를 형성한다. 이어서, 도 1g에 묘사된 바와 같이, 비정질 실리콘 구조체(113)를 평탄화하여 비정질 실리콘 플러그(128)를 형성한다.
도 1h를 참조하면, 제1 하드마스크 층(110)이 제거되고, 결과적인 구조체 위에 걸쳐서 대체 제1 하드마스크 층(130)이 형성된다. 이어서, 도 1i에 묘사된 바와 같이, 도 1h의 구조체 상에 하드마스크 층(132), 및 개구(136)를 갖는 패터닝된 하드마스크 또는 포토레지스트 층(134)이 형성된다.
도 1j를 참조하면, 개구(136)를 통해 도 1i의 구조체 내에 트렌치(138)가 형성된다. 도 1k에 묘사된 바와 같이, 하드마스크 층(132) 및 패터닝된 하드마스크 또는 포토레지스트 층(134)은 제거되고 실리콘은 결과적인 구조체 상에 성장되며, 여기서 실리콘은 에피택셜 단결정질 실리콘 부분(140) 및 폴리실리콘 부분(142)을 포함할 수 있다.
도 1l을 참조하면, 도 1k의 구조체를 평탄화하여 실리콘 아일랜드 프리커서(silicon island precursor)(142)를 형성한다. 이어서, 도 1m에 묘사된 바와 같이, 대체 제1 하드마스크 층(130)이 제거되고, 결과적인 구조체 상에 하드마스크 층(144)이 형성된다.
도 1n을 참조하면, 하드마스크가 도 1m의 구조체 상에 형성되고, 핀들이 구조체 내에 패터닝된다. 예를 들어, 나노와이어 프리커서 핀들(146) 및 실리콘 아일랜드 핀(148)이 형성되고, 이들 모두는 패터닝된 하드마스크 층(144')을 포함하고 그 위에 하드마스크(147)를 갖는다. 이어서 도 1o에 묘사된 바와 같이, 하드마스크(147)가 제거되고, 리세싱된 라이너 층(125) 및 리세싱된 충전 재료(127)가 더 리세싱되어 라이너 층(152) 및 충전 재료(154)를 포함하는 분리 구조체(150)를 형성하고, 그 후 얕은 트렌치 분리 재료(156)가 핀들의 기저에 형성된다. 추가의 처리가 핀들(146)(그리고 가능하게는 아일랜드 핀(148)) 위쪽에서의 게이트 형성 및/또는 핀들(146)로부터의 나노와이어 릴리스(nanowire release)를 포함할 수 있다는 것을 이해해야 하며, 그 예들이 이하에서 기술된다.
다시 도 1o를 참조하면, 본 개시내용의 실시예에 따르면, 집적 회로 구조체(160)는 반도체 기판(102) 상에 (하드마스크(144')를 포함할 수 있거나 포함하지 않을 수 있는) 반도체 아일랜드(148)를 포함한다. 수평 나노와이어들의 제1 수직 배열(좌측 146)은 반도체 기판(102)으로부터 돌출하는 제1 핀(좌측 103) 위에 있다. 수평 나노와이어들의 제2 수직 배열(우측 146)은 반도체 기판(103)으로부터 돌출하는 제2 핀(우측 103) 위에 있다. 반도체 아일랜드(148)는 수평 나노와이어들의 제1 수직 배열(좌측 146)과 수평 나노와이어들의 제2 수직 배열(우측 146) 사이에 있다. 실시예에서, 제1 및 제2 핀들(146)은 반도체 아일랜드(148)에 전기적으로 결합된다.
제2 예시적인 공정 흐름에서, 도 2a 내지 도 2o는 본 개시내용의 또 다른 실시예에 따른, 인접 아일랜드 구조체를 갖는 게이트-올-어라운드 집적 회로 구조체를 제조하는 또 다른 방법에서의 다양한 동작들의 단면도들을 도시한다.
도 2a를 참조하면, 집적 회로 구조체를 제조하는 방법은, 실리콘 기판과 같은 기판(202) 위에 하부 희생 층(204), 및 교호하는 희생 층들(208)(예를 들어, 실리콘 게르마늄) 및 나노와이어들(206)(예를 들어, 실리콘)을 포함하는 시작 스택(200)을 형성하는 단계를 포함한다. 나노와이어들(206)은 나노와이어들의 수직 배열로서 지칭될 수 있다. 패터닝 스택은 교호하는 희생 층들(208) 및 나노와이어들(206) 위에 형성될 수 있다. 패터닝 스택은 제1 하드마스크 층(210), 제2 하드마스크 층(212)(예를 들어, 비정질 실리콘), 제3 하드마스크 층(214), 제4 하드마스크 층(216), 및 그 내에 형성된 개구(220)를 갖는 패터닝된 하드마스크 또는 포토레지스트 층(218)을 포함할 수 있다.
도 2b를 참조하면, 트렌치(222)가 개구(220)를 통해 시작 스택(200) 내에 형성된다. 이어서, 도 2c에 묘사된 바와 같이, 제4 하드마스크 층(216) 및 패터닝된 하드마스크 또는 포토레지스트 층(218)이 제거되고, 결과적인 구조체 위에 걸쳐 실리콘 질화물 층과 같은 라이너 층(224)을 형성된다.
도 2d를 참조하면, 저밀도 실리콘 산화물 재료와 같은 충전 재료(226)가 도 2c의 구조체에 형성된다. 이어서, 도 2e에 묘사된 바와 같이, 라이너 층(224) 및 충전 재료(226)는 리세싱된 라이너 층(225) 및 리세싱된 충전 재료(227)를 형성하도록 리세싱되고, 제3 하드마스크 층(214)은 제거된다.
도 2f를 참조하면, 추가적인 비정질 실리콘 재료가 도 2e의 구조체 상에 형성되어 비정질 실리콘 구조체(213)를 형성한다. 이어서, 도 2g에 묘사된 바와 같이, 비정질 실리콘 구조체(213)를 평탄화하여 비정질 실리콘 플러그(228)를 형성한다.
도 2h를 참조하면, 제1 하드마스크 층(210)이 제거되고, 결과적인 구조체 위에 걸쳐 대체 제1 하드마스크 층(230)이 형성된다. 이어서, 도 2i에 묘사된 바와 같이, 도 2h의 구조체 상에 하드마스크 층(232) 및 개구(236)를 갖는 패터닝된 하드마스크 또는 포토레지스트 층(234)이 형성된다.
도 2j를 참조하면, 개구(236)를 통해 도 2i의 구조체 내에 트렌치(238)가 형성된다. 도 2k에 묘사된 바와 같이, 하드마스크 층(232) 및 패터닝된 하드마스크 또는 포토레지스트 층(234)은 제거되고 실리콘이 결과적인 구조체 상에 성장되고, 여기서 실리콘은 에피택셜 단결정질 실리콘 부분(240) 및 폴리실리콘 부분(242)을 포함할 수 있다.
도 2l을 참조하면, 도 2k의 구조체는 실리콘 아일랜드 프리커서(242)를 형성하도록 평탄화된다. 이어서, 도 2m에 묘사된 바와 같이, 대체 제1 하드마스크 층(230)이 제거되고, 결과적인 구조체 상에 하드마스크 층(244)이 형성된다.
도 2n을 참조하면, 하드마스크가 도 2m의 구조체 상에 형성되고, 핀들이 구조 내에 패터닝된다. 예를 들어, 나노와이어 프리커서 핀들(246), 실리콘 아일랜드 핀(248), 및 더미 핀들(250)이 형성되고, 이들 모두는 패터닝된 하드마스크 층(244')을 포함하고 그 위에 하드마스크(247)를 갖는다. 이어서, 도 2o에 묘사된 바와 같이, 얕은 트렌치 분리 재료(252)가 핀들의 기저에 형성된다. 추가적인 처리가 핀들(246)(및 가능하게는 아일랜드 핀(248)) 위쪽의 게이트 형성 및/또는 핀들(246)로부터의 나노와이어 릴리즈를 포함할 수 있다는 것을 이해해야 하며, 그 예들이 이하에 기술된다.
도 2o를 다시 참조하면, 본 개시내용의 실시예에 따르면, 집적 회로 구조체(260)는 반도체 기판(202) 상에 (하드마스크(244')를 포함할 수 있거나 포함하지 않을 수 있는) 반도체 아일랜드(248)를 포함한다. 수평 나노와이어들의 수직 배열(246)은 반도체 기판(202)으로부터 돌출하는 핀(203) 위에 있다. 분리 구조체(225/227)는 기판(202) 상에 있고 핀(203)에 측방향으로 근접해 있다. 핀 구조체(250)는 분리 구조체(225/227) 상에 있다.
실시예에서, 핀 구조체(250)는 비정질 실리콘을 포함한다. 실시예에서, 묘사된 바와 같이, 분리 구조체(225/227)는 유전체 충전물(227)의 하단 상에 그리고 측면들 상에 유전체 라이너(225)를 포함한다. 실시예에서, 핀(203)은 반도체 아일랜드(248)에 전기적으로 결합된다.
추가 정황을 제공하기 위해, 채널-대-기판 전기적 콘택트를 포함하지 않는 예시적인 디바이스로서, 도 3a는 채널-대-기판 전기적 콘택트가 없는 게이트-올-어라운드 집적 회로 구조체의 게이트-올-어라운드 디바이스의 단면도를 도시한다.
도 3a를 참조하면, 집적 회로 구조체(300)는 그로부터 돌출하는 핀(304)을 갖는 반도체 기판(302)을 포함한다. 기판(302)은 벌크 실리콘 기판일 수 있고, 핀(304)은 나노와이어 또는 나노리본 디바이스의 서브-핀 구조체일 수 있다. 묘사된 바와 같이, 나노와이어들 또는 나노리본들(306)은 핀(304) 위에 있고 수평 나노와이어들 또는 나노리본들의 수직 배열로서 적층될 수 있다. 게이트 스택(308)은 나노와이어들 또는 나노리본들(306)의 채널 영역들을 둘러싼다. 소스 또는 드레인 구조체들(310)은 게이트 스택(308)의 양 측 상에 있다. 소스 또는 드레인 구조체들(310) 상에 소스 또는 드레인 콘택트들(312)이 있다. 영역(314)은 전술한 디바이스 피처들 주위에서 그리고 이들 사이에서 통합된 분리 또는 유전체 층들 또는 피처들을 집합적으로 나타낸다. 집적 회로 구조체(300)는 채널 대 기판 전기 콘택트를 포함하지 않는다. 따라서, 집적 회로 구조체(300)는 표준 나노와이어 또는 나노리본 디바이스의 예를 나타낼 수 있다.
채널-대-기판 전기적 콘택트를 포함하는 제1 예시적인 디바이스로서, 도 3b는 본 개시내용의 실시예에 따른, 예를 들어, 서브-핀 전기적 콘택트를 위한 인접 아일랜드 구조체를 갖는 게이트-올-어라운드 집적 회로 구조체의 단면도를 도시한다.
도 3b를 참조하면, 집적 회로 구조체(320)는 벌크 실리콘 기판(322)과 같은 반도체 기판(322) 상에 반도체 아일랜드(340)를 포함한다. 수평 나노와이어들(또는 나노리본들)(326)의 수직 배열은 반도체 기판(322)으로부터 돌출하는 핀(324)(서브-핀으로 지칭될 수 있음) 위에 있다. 수평 나노와이어들(326)의 수직 배열의 채널 영역은 핀(324)으로부터 전기적으로 분리된다. 핀(324)은 반도체 아일랜드(340)에 전기적으로 결합된다. 게이트 스택(328)은 수평 나노와이어들(326)의 수직 배열 위쪽에 있다. 영역(334)은 전술한 디바이스 피처들 주위에서 그리고 이들 사이에서 통합된 분리 또는 유전체 층들 또는 피처들을 집합적으로 나타낸다.
실시예에서, 반도체 아일랜드(340) 및 수평 나노와이어들(326)의 수직 배열은 동일한 반도체 재료를 포함한다. 하나의 그러한 실시예에서, 동일한 반도체 재료는 실리콘이다. 또 다른 그러한 실시예에서, 동일한 반도체 재료는 실리콘 게르마늄이다.
실시예에서, 집적 회로 구조체는 수평 나노와이어들(326)의 수직 배열의 제1 및 제2 단부들에서 한 쌍의 에피택셜 소스 또는 드레인 구조체들(330)을 추가로 포함한다. 실시예에서, 집적 회로 구조체는 한 쌍의 에피택셜 소스 또는 드레인 구조체들(330) 상의 한 쌍의 전도성 콘택트들(332), 및 반도체 아일랜드(340) 상의 전도성 콘택트(342)를 더 포함한다. 하나의 그러한 실시예에서, 한 쌍의 전도성 콘택트들(332) 중 하나는, 예를 들어, 전도성 라인(344)에 의해 반도체 아일랜드(340) 상의 전도성 콘택트(342)에 전기적으로 연결된다.
실시예에서, 묘사된 바와 같이, 한 쌍의 에피택셜 소스 또는 드레인 구조체들(330)은 한 쌍의 비-이산(non-discrete) 에피택셜 소스 또는 드레인 구조체들이다. 또 다른 실시예에서, 한 쌍의 에피택셜 소스 또는 드레인 구조체들(330)은 한 쌍의 이산 에피택셜 소스 또는 드레인 구조체들이다. 실시예에서, 게이트 스택(328)은 하이-k 게이트 유전체 층 및 금속 게이트 전극을 포함한다.
채널-대-기판 전기적 콘택트를 포함하는 제2 예시적인 디바이스로서, 도 3c는 본 개시내용의 실시예에 따른, 예를 들어, 서브-핀 전기적 콘택트를 위한 인접 아일랜드 구조체를 갖는 게이트-올-어라운드 집적 회로 구조체의 단면도를 도시한다.
도 3c를 참조하면, 집적 회로 구조체(350)는 반도체 기판(352) 상에 반도체 아일랜드(370)를 포함하고, 반도체 아일랜드(370)는 상단 표면을 갖는다. 제1 게이트 스택(373/374)(예를 들어, 게이트 유전체(373) 및 게이트 전극(374)을 포함함)은 반도체 아일랜드(370)의 상단 표면 상에 있다. 수평 나노와이어들(또는 나노리본들)(356)의 수직 배열은 반도체 기판(352)으로부터 돌출하는 핀(354)(서브-핀이라고 지칭될 수 있음) 위에 있다. 수평 나노와이어들(356)의 수직 배열의 채널 영역은 핀(354)으로부터 전기적으로 분리된다. 일 실시예에서, 묘사된 바와 같이, 핀(354)은 반도체 아일랜드(370)의 상단 표면 아래에 상단 표면을 갖는다. 제2 게이트 스택(358)은 수평 나노와이어들(356)의 수직 배열 위쪽에 있다. 영역(364)은 전술한 디바이스 피처들 주위에서 그리고 이들 사이에서 통합된 분리 또는 유전체 층들 또는 피처들을 집합적으로 나타낸다.
실시예에서, 반도체 아일랜드(370) 및 수평 나노와이어들(356)의 수직 배열은 동일한 반도체 재료를 포함한다. 하나의 그러한 실시예에서, 동일한 반도체 재료는 실리콘이다. 또 다른 그러한 실시예에서, 동일한 반도체 재료는 실리콘 게르마늄이다.
실시예에서, 집적 회로 구조체(350)는 수평 나노와이어들(356)의 수직 배열의 제1 및 제2 단부들에 있는 한 쌍의 에피택셜 소스 또는 드레인 구조체들(360), 및 반도체 아일랜드(370) 내의 한 쌍의 소스 또는 드레인 영역들(372)(이것은 에피택셜 또는 확산 영역들일 수 있음)을 더 포함한다. 실시예에서, 집적 회로 구조체(350)는 한 쌍의 에피택셜 소스 또는 드레인 구조체들(360) 상의 제1 쌍의 전도성 콘택트들(362), 및 반도체 아일랜드(370) 내의 한 쌍의 소스 또는 드레인 영역들(372) 상의 제2 쌍의 전도성 콘택트들(376)을 더 포함한다. 하나의 이러한 실시예에서, 제1 쌍의 전도성 콘택트들(362) 중 하나는, 예를 들어, 전도성 라인에 의해 제2 쌍의 전도성 콘택트들(376) 중 하나에 전기적으로 연결된다.
실시예에서, 묘사된 바와 같이, 한 쌍의 에피택셜 소스 또는 드레인 구조체들(360)은 한 쌍의 비-이산 에피택셜 소스 또는 드레인 구조체들이다. 또 다른 실시예에서, 한 쌍의 에피택셜 소스 또는 드레인 구조체들은 한 쌍의 이산 에피택셜 소스 또는 드레인 구조체들이다. 실시예에서, 제1(373/374) 및 제2(358) 게이트 스택들 각각은 하이-k 게이트 유전체 층 및 금속 게이트 전극을 포함한다.
실시예에서, 제1 게이트 스택(373/374)은 반도체 아일랜드(370)의 상단 표면 상에만 형성되어, 핀(354)에 대한 전기적 접촉을 가능하게 하는 평면 디바이스를 효과적으로 제공한다. 또 다른 실시예에서, 제1 게이트 스택(373/374)은 반도체 아일랜드(370)의 측벽 표면들 상에 추가로 형성되어, 핀(354)에 대한 전기적 접촉을 가능하게 하는 finFET 디바이스를 효과적으로 제공한다.
본 명세서에 설명된 실시예들은 또한 다양한 폭들, 두께들 및/또는 Si 및 SiGe를 포함하지만 이에 제한되지는 않는 재료들을 갖는 나노와이어들 및/또는 나노리본들과 같은 다른 구현들을 포함할 수 있다는 점을 이해할 것이다. 예를 들어, III-V족 재료들이 사용될 수 있다. 실시예들은 기판 및/또는 서브-핀으로의 전하 소산(charge dissipating)을 요구하는 회로들을 위한 디바이스들을 제조하기 위해 적용가능할 수 있다.
특정 실시예에서, 채널 층들 및 반도체 아일랜드들은 실리콘으로 구성될 수 있다는 점을 이해할 것이다. 전체에 걸쳐 사용되는 바와 같이, 전부는 아니더라도 매우 상당한 양의 실리콘으로 구성되는 실리콘 재료를 설명하기 위해 실리콘 층이 사용될 수 있다. 그러나, 실제로는, 100% 순수한 Si는 형성하기 어려울 수 있고, 따라서 소량의 탄소, 게르마늄 또는 주석을 포함할 수 있다는 것을 이해할 것이다. 그러한 불순물들은 Si의 퇴적 동안 불가피한 불순물 또는 성분으로서 포함될 수 있거나 또는 퇴적 후 처리(post deposition processing) 동안 확산 시에 Si를 "오염"시킬 수 있다. 이와 같이, 실리콘 층에 관한 본 명세서에 설명된 실시예들은, Ge, C 또는 Sn과 같은, 상대적으로 소량의, 예를 들어, "불순물" 레벨의, 비-Si 원자들 또는 종들을 포함하는 실리콘 층을 포함할 수 있다. 본 명세서에 설명된 바와 같은 실리콘 층은 도핑되지 않을 수 있거나 또는 붕소, 인 또는 비소와 같은 도펀트 원자들로 도핑될 수 있다는 것을 이해할 것이다.
특정 실시예에서, 채널 층들 및 반도체 아일랜드들은 실리콘 게르마늄으로 구성될 수 있다는 점을 이해할 것이다. 전체에 걸쳐 사용되는 바와 같이, 실리콘 게르마늄 재료는 실리콘과 게르마늄 둘 다의 상당 부분으로, 예를 들어, 적어도 둘 다의 5%로 구성된다는 것을 설명하기 위해 실리콘 게르마늄 층이 사용될 수 있다. 일부 실시예들에서, 게르마늄의 양은 실리콘의 양보다 많다. 특정 실시예들에서, 실리콘 게르마늄 층은 대략 60% 게르마늄 및 대략 40% 실리콘(Si40Ge60)을 포함한다. 다른 실시예들에서, 실리콘의 양은 게르마늄의 양보다 많다. 특정 실시예들에서, 실리콘 게르마늄 층은 대략 30% 게르마늄 및 대략 70% 실리콘(Si70Ge30)을 포함한다. 실제로는, 100% 순수한 실리콘 게르마늄(일반적으로 SiGe로 지칭됨)은 형성하기 어려울 수 있고, 따라서 소량의 탄소 또는 주석을 포함할 수 있다는 것을 이해할 것이다. 그러한 불순물들은 SiGe의 퇴적 동안 불가피한 불순물 또는 성분으로서 포함될 수 있거나 또는 퇴적 후 처리 동안 확산 시에 SiGe를 "오염"시킬 수 있다. 이와 같이, 실리콘 게르마늄 층에 관한 본 명세서에 설명된 실시예들은, 탄소 또는 주석과 같은, 상대적으로 소량의, 예를 들어, "불순물" 레벨의, 비-Ge 및 비-Si 원자들 또는 종들을 포함하는 실리콘 게르마늄 층을 포함할 수 있다. 본 명세서에 설명된 바와 같은 실리콘 게르마늄 층은 도핑되지 않을 수 있거나 또는 붕소, 인 또는 비소와 같은 도펀트 원자들로 도핑될 수 있다는 것을 이해할 것이다.
예를 들어, 서브-핀 전기적 콘택트를 위해, 인접 아일랜드 구조체와 통합될 수 있는 채널 대 기판 콘택트가 없는 디바이스를 제조하기 위해 사용될 수 있는 다양한 디바이스들 및 처리 방식들이 아래에 설명된다. 예시적인 실시예들은 설명된 모든 특징들을 반드시 요구할 필요가 있는 것은 아니거나, 또는 설명된 것보다 더 많은 특징들을 포함할 수 있다는 것을 이해할 것이다. 예를 들어, 나노와이어 릴리즈 처리는 대체 게이트 트렌치(replacement gate trench)를 통해 수행될 수 있다. 이러한 릴리즈 공정들의 예들은 아래에서 설명된다. 추가적으로, 또 다른 양태에서, 백엔드(BE) 인터커넥트 스케일링은 패터닝 복잡성으로 인해 더 낮은 성능 및 더 높은 제조 비용을 초래할 수 있다. 본 명세서에 설명된 실시예들은 나노와이어 트랜지스터들을 위한 전면 및 후면 인터커넥트 집적을 가능하게 하도록 구현될 수 있다. 본 명세서에 설명된 실시예들은 비교적 더 넓은 인터커넥트 피치(interconnect pitch)를 달성하기 위한 접근법을 제공할 수 있다. 그 결과는 개선된 제품 성능 및 더 낮은 패터닝 비용일 수 있다. 실시예들은 낮은 전력 및 높은 성능을 갖는 스케일링된 나노와이어 또는 나노리본 트랜지스터들의 강건한 기능성을 가능하게 하도록 구현될 수 있다.
본 명세서에 설명된 하나 이상의 실시예는 부분 소스 또는 드레인(SD) 및 비대칭 트렌치 콘택트(TCN) 깊이를 이용하는 나노와이어 또는 나노리본 트랜지스터들을 위한 지향된 듀얼 에피택셜(EPI) 연결들이다. 실시예에서, 집적 회로 구조체는 SD 에피택시로 부분적으로 채워지는 나노와이어/나노리본 트랜지스터들의 소스-드레인 개구들을 형성함으로써 제조된다. 개구의 나머지는 전도성 재료로 채워진다. 소스 또는 드레인 측 중 하나 상의 깊은 트렌치 형성은 후면 인터커넥트 레벨에의 직접 접촉을 가능하게 한다.
예를 들어, 서브-핀 전기적 콘택트에 대해, 인접 아일랜드 구조체를 갖는 게이트-올-어라운드 집적 회로 구조체의 게이트-올-어라운드 디바이스를 제조하기 위한 예시적인 공정 흐름으로서, 도 4a - 도 4j는 본 개시내용의 실시예에 따른, 게이트-올-어라운드 집적 회로 구조체를 제조하는 방법에서의 다양한 동작들의 단면도들을 도시한다.
도 4a를 참조하면, 집적 회로 구조체를 제조하는 방법은 실리콘 핀과 같은 핀(402) 위에 교호하는 희생 층들(404) 및 나노와이어들(406)을 포함하는 시작 스택을 형성하는 단계를 포함한다. 나노와이어들(406)은 나노와이어들의 수직 배열로 지칭될 수 있다. 묘사된 바와 같이, 교호하는 희생 층들(404) 및 나노와이어들(406) 위에 보호 캡(408)이 형성될 수 있다. 완화된 버퍼 층(452) 및 결함 수정 층(450)이 또한 묘사된 바와 같이, 교호하는 희생 층들(404) 및 나노와이어들(406) 아래에 형성될 수 있다.
도 4b를 참조하면, 수평 나노와이어들(406)의 수직 배열 위쪽에 게이트 스택(410)이 형성된다. 이어서, 도 4c에 묘사된 바와 같이, 희생 층들(404)의 부분들을 제거하여 리세싱된 희생 층들(404') 및 공동들(412)을 제공함으로써 수평 나노와이어들(406)의 수직 배열의 부분들이 릴리스된다.
도 4c의 구조체는 이하 설명되는 깊은 에칭 및 비대칭 콘택트 처리를 먼저 수행하지 않고서 완성되도록 제조될 수 있다는 점이 이해될 것이다. 어느 경우든 (예를 들어, 비대칭 콘택트 처리를 갖거나 갖지 않음), 실시예에서, 제조 공정은 수직으로 이산된 소스 또는 드레인 구조체들일 수 있는, 에피택셜 너브들을 갖는 게이트-올-어라운드 집적 회로 구조체를 제공하는 공정 방식의 사용을 수반한다.
도 4d를 참조하면, 상부 게이트 스페이서들(414)이 게이트 구조체(410)의 측벽들에 형성된다. 공동 스페이서들(416)이 상부 게이트 스페이서들(414) 아래의 공동들(412)에 형성된다. 그 다음, 트렌치들(418)을 형성하고 리세싱된 나노와이어들(406')을 형성하기 위해 깊은 트렌치 콘택트 에칭이 선택적으로 수행된다. 묘사된 바와 같이, 패터닝된 완화된 버퍼 층(452') 및 패터닝된 결함 수정 층(450')이 또한 존재할 수 있다.
그 다음, 도 4e에 묘사된 바와 같이, 희생 재료(420)가 트렌치(418)에 형성된다. 다른 공정 방식들에서, 분리된 트렌치 하단 또는 실리콘 트렌치 하단이 사용될 수 있다.
도 4f를 참조하면, 제1 에피택셜 소스 또는 드레인 구조체(예컨대, 좌측 피처들(422))가 수평 나노와이어들(406')의 수직 배열의 제1 단부에 형성된다. 제2 에피택셜 소스 또는 드레인 구조체(예컨대, 우측 피처들(422))는 수평 나노와이어들(406')의 수직 배열의 제2 단부에 형성된다. 실시예에서, 묘사된 바와 같이, 에피택셜 소스 또는 드레인 구조체들(422)은 수직으로 이산된 소스 또는 드레인 구조체들이고 에피택셜 너브(epitaxial nub)들이라고 지칭될 수 있다.
그 다음, 도 4g에 묘사된 바와 같이, 층간 유전체(ILD) 재료(424)가 게이트 전극(410)의 측면들에 그리고 소스 또는 드레인 구조체들(422)에 인접하여 형성된다. 도 4h를 참조하면, 대체 게이트 공정을 이용하여 영구 게이트 유전체(428) 및 영구 게이트 전극(426)을 형성한다. 그 다음, 도 4i에 묘사된 바와 같이, ILD 재료(424)가 제거된다. 그 다음, 희생 재료(420)는 트렌치(432)를 형성하기 위해 소스 드레인 위치들 중 하나(예를 들어, 우측)로부터 제거되지만, 트렌치(430)를 형성하기 위해 소스 드레인 위치들 중 다른 하나로부터는 제거되지 않는다.
도 4j를 참조하면, 제1 전도성 콘택트 구조체(434)가 제1 에피택셜 소스 또는 드레인 구조체(예컨대, 좌측 피처들(422))에 결합되어 형성된다. 제2 전도성 콘택트 구조체(436)가 제2 에피택셜 소스 또는 드레인 구조체(예컨대, 우측 피처들(422))에 결합되어 형성된다. 제2 전도성 콘택트 구조체(436)는 제1 전도성 콘택트 구조체(434)보다 핀(402)을 따라 더 깊게 형성된다. 실시예에서, 비록 도 4j에 묘사되어 있지는 않지만, 방법은 핀(402)의 하단에서 제2 전도성 콘택트 구조체(436)의 노출된 표면을 형성하는 단계를 추가로 포함한다. 전도성 콘택트들은 콘택트 저항 감소 층 및 주 콘택트 전극 층을 포함할 수 있고, 여기서 예들은 Ti, Ni, Co(전자의 경우이고 후자의 경우 W, Ru, Co)를 포함할 수 있다.
실시예에서, 묘사된 바와 같이, 제2 전도성 콘택트 구조체(436)는 제1 전도성 콘택트 구조체(434)보다 핀(402)을 따라 더 깊다. 하나의 이러한 실시예에서, 묘사된 바와 같이, 제1 전도성 콘택트 구조체(434)는 핀(402)을 따라 있지 않다. 묘사되지 않은 또 다른 이러한 실시예에서, 제1 전도성 콘택트 구조체(434)는 부분적으로 핀(402)을 따라 있다.
실시예에서, 제2 전도성 콘택트 구조체(436)는 핀(402) 전체를 따라 있다. 실시예에서, 비록 묘사되지는 않았지만, 핀(402)의 하단이 후면 기판 제거 공정에 의해 노출되는 경우에, 제2 전도성 콘택트 구조체(436)는 핀(402)의 하단에 노출된 표면을 갖는다.
실시예에서, 도 4j의 구조체는, 도 1a 내지 도 1o, 도 2a 내지 도 2o, 도 3b 또는 도 3c와 연관하여 설명된 바와 같이, 예를 들어, 서브-핀 전기적 콘택트를 위한 인접 아일랜드 구조체를 또한 포함하는 집적 회로 구조체에 포함된다. 인접 아일랜드 구조체는 반도체 기판의 부분 상에 반도체 아일랜드를 형성하는 공정 동작들을 포함함으로써 도 4j의 구조체와 함께 제조될 수 있다.
또 다른 양태에서, 한 쌍의 비대칭 소스 및 드레인 콘택트 구조체들의 전도성 콘택트 구조체들 둘 다에 대한 액세스를 가능하게 해주기 위해, 본 명세서에 기술된 집적 회로 구조체들이 전면 구조체 제조 접근법의 후면 노출(back-side reveal)을 사용하여 제조될 수 있다. 일부 예시적인 실시예들에서, 트랜지스터 또는 다른 디바이스 구조체의 후면의 노출은 웨이퍼-레벨 후면 처리(wafer-level back-side processing)를 수반한다. 종래의 TSV-타입 기술과는 달리, 본 명세서에서 설명되는 바와 같은 트랜지스터의 후면의 노출은 디바이스 셀들의 밀도에서 그리고 심지어 디바이스의 서브-영역들 내에서 수행될 수 있다. 게다가, 전면 디바이스 처리 동안 디바이스 층이 그 상에 배치된 도너 기판의 실질적으로 전부를 제거하기 위해 트랜지스터의 후면의 이러한 노출이 수행될 수 있다. 이와 같이, 트랜지스터의 후면의 노출 이후에 디바이스 셀들에서의 반도체의 두께가 잠재적으로 수십 또는 수백 나노미터에 불과하므로 미크론 깊이의 TSV가 불필요해진다.
본 명세서에 설명된 노출 기법들은 "상향식(bottom-up)" 디바이스 제조로부터 "센터-아웃(center-out)" 제조로의 패러다임 전환(paradigm shift)을 가능하게 할 수 있으며, 여기서 "센터"는 전면 제조에서 이용되고, 후면으로부터 노출되며, 후면 제조에서 다시 이용되는 임의의 층이다. 디바이스 구조체의 전면과 노출된 후면 둘 다의 처리는 전면 처리에 주로 의존할 때 3D IC들을 제조하는 것과 연관된 도전 과제들 중 다수를 해결할 수 있다.
트랜지스터 접근법의 후면의 노출이, 예를 들어, 도너-호스트 기판 어셈블리의 캐리어 층 및 개재 층의 적어도 일부분을 제거하기 위해 이용될 수 있다. 공정 흐름은 도너-호스트 기판 어셈블리의 입력으로 시작한다. 도너-호스트 기판에서의 캐리어 층의 두께는 습식 또는 건식(예를 들어, 플라즈마) 에칭 공정으로 폴리싱(예를 들어, CMP) 및/또는 에칭된다. 캐리어 층의 조성에 적합한 것으로 알려진 임의의 그라인딩, 폴리싱, 및/또는 습식/건식 에칭 공정이 이용될 수 있다. 예를 들어, 캐리어 층이 IV족 반도체(예를 들어, 실리콘)인 경우, 반도체를 박형화(thinning)하기에 적합한 것으로 알려진 CMP 슬러리가 이용될 수 있다. 마찬가지로, IV족 반도체를 박형화하기에 적합한 것으로 알려진 임의의 습식 에천트(wet etchant) 또는 플라즈마 에칭 공정이 또한 이용될 수 있다.
일부 실시예들에서, 상기한 것은 개재 층에 실질적으로 평행한 파단면(fracture plane)을 따라 캐리어 층을 클리빙(cleaving)하는 것이 선행한다. 클리빙 또는 파단 공정을 활용하여 캐리어 층의 상당 부분을 벌크 덩어리(bulk mass)로서 제거함으로써, 캐리어 층을 제거하는 데 필요한 폴리싱 또는 에칭 시간을 감소시킬 수 있다. 예를 들어, 캐리어 층의 두께가 400-900 ㎛인 경우, 웨이퍼-레벨 파단을 촉진하는 것으로 알려진 임의의 블랭킷 주입(blanket implant)을 실시함으로써 100-700 ㎛가 클리빙될 수 있다. 일부 예시적인 실시예들에서, 파단면이 요구되는 캐리어 층 내의 균일한 타겟 깊이까지 경 원소(예를 들어, H, He, 또는 Li)가 주입된다. 이러한 클리빙 공정 이후에, 도너-호스트 기판 어셈블리에 남아 있는 캐리어 층의 두께를 이어서 폴리싱 또는 에칭하여 제거를 완료할 수 있다. 대안적으로, 캐리어 층이 파단되지 않는 경우, 캐리어 층의 더 큰 두께를 제거하기 위해 그라인딩, 폴리싱 및/또는 에칭 동작이 이용될 수 있다.
다음으로, 개재 층의 노출(exposure)이 검출된다. 도너 기판의 후면 표면이 거의 디바이스 층까지 전진했을 때의 지점을 식별하기 위해 검출이 사용된다. 캐리어 층 및 개재 층에 이용되는 재료들 사이의 전이를 검출하는 데 적합한 것으로 알려진 임의의 엔드포인트 검출 기법이 실시될 수 있다. 일부 실시예들에서, 하나 이상의 엔드포인트 기준은 폴리싱 또는 에칭 수행 동안 도너 기판의 후면 표면의 광학 흡광도 또는 방출의 변화를 검출하는 것에 기초한다. 일부 다른 실시예들에서, 엔드포인트 기준은 도너 기판 후면 표면의 폴리싱 또는 에칭 동안 부산물들의 광학 흡광도 또는 방출의 변화와 연관된다. 예를 들어, 캐리어 층 에칭 부산물들과 연관된 흡광도 또는 방출 파장들은 캐리어 층 및 개재 층의 상이한 조성들의 함수로서 변화할 수 있다. 다른 실시예들에서, 엔드포인트 기준은 도너 기판의 후면 표면을 폴리싱 또는 에칭하는 것의 부산물들에서의 종들(species)의 질량에서의 변화와 연관된다. 예를 들어, 처리의 부산물들은 사중극자 질량 분석기(quadrupole mass analyzer)를 통해 샘플링될 수 있고, 종들의 질량에서의 변화는 캐리어 층 및 개재 층의 상이한 조성들에 상관될 수 있다. 또 다른 예시적인 실시예에서, 엔드포인트 기준은 도너 기판의 후면 표면과 도너 기판의 후면 표면과 접촉하는 폴리싱 표면 사이의 마찰에서의 변화와 연관된다.
캐리어 제거 공정에서의 비균일성이 캐리어 층과 개재 층 사이의 에칭 레이트 델타(etch rate delta)에 의해 완화될 수 있으므로, 제거 공정이 개재 층에 비해 캐리어 층에 대해 선택적인 경우 개재 층의 검출이 향상될 수 있다. 그라인딩, 폴리싱 및/또는 에칭 동작이 캐리어 층이 제거되는 레이트보다 충분히 낮은 레이트로 개재 층을 제거하는 경우에, 검출이 심지어 스킵될 수 있다. 엔드포인트 기준이 이용되지 않는 경우, 개재 층의 두께가 에칭의 선택도를 위해 충분하다면, 미리 결정된 고정된 지속기간의 그라인딩, 폴리싱 및/또는 에칭 동작이 개재 층 재료 상에서 정지할 수 있다. 일부 예들에서, 캐리어 에칭 레이트 : 개재 층 에칭 레이트는 3:1 - 10:1, 또는 그 이상이다.
개재 층을 노출시키면, 개재 층의 적어도 일부분이 제거될 수 있다. 예를 들어, 개재 층의 하나 이상의 컴포넌트 층이 제거될 수 있다. 개재 층의 두께는, 예를 들어, 폴리싱에 의해 균일하게 제거될 수 있다. 대안적으로, 개재 층의 두께는 마스킹된 또는 블랭킷 에칭 공정으로 제거될 수 있다. 공정은 캐리어를 박형화하기 위해 이용된 것과 동일한 폴리싱 또는 에칭 공정을 이용할 수 있거나, 또는 별개의 공정 파라미터들을 갖는 별개의 공정일 수 있다. 예를 들어, 개재 층이 캐리어 제거 공정을 위한 에칭 정지를 제공하는 경우, 후자의 동작은 디바이스 층의 제거보다 개재 층의 제거에 유리한 상이한 폴리싱 또는 에칭 공정을 이용할 수 있다. 수백 나노미터 미만의 개재 층 두께가 제거되는 경우, 제거 공정은 비교적 느리고, 웨이퍼 전체에 걸친 균일성(across-wafer uniformity)을 위해 최적화되며, 캐리어 층의 제거에 이용되는 것보다 더 정확하게 제어될 수 있다. 이용된 CMP 공정은, 예를 들어, 반도체(예를 들어, 실리콘)와, 예를 들어, 인접한 디바이스 영역들 사이의 전기적 분리로서, 디바이스 층을 둘러싸고 개재 층 내에 임베드되는 유전체 재료(예를 들어, SiO) 사이에 매우 높은 선택도(예를 들어, 100:1 - 300:1, 또는 그 이상)를 제공하는 슬러리를 이용할 수 있다.
개재 층의 완전한 제거를 통해 디바이스 층이 노출되는 실시예들의 경우, 디바이스 층의 노출된 후면 또는 그 안의 특정 디바이스 영역들에 대해 후면 처리가 시작될 수 있다. 일부 실시예들에서, 후면 디바이스 층 처리는 개재 층과, 소스 또는 드레인 영역과 같은, 이전에 디바이스 층에 제조된 디바이스 영역 사이에 배치된 디바이스 층의 두께를 통한 추가의 폴리싱 또는 습식/건식 에칭을 포함한다.
캐리어 층, 개재 층, 또는 디바이스 층 후면이 습식 및/또는 플라즈마 에칭으로 리세싱되는 일부 실시예들에서, 그러한 에칭은 디바이스 층 후면 표면 내에 상당한 비평면성(non-planarity) 또는 토포그래피를 부여하는 패터닝된 에칭(patterned etch) 또는 재료 선택적 에칭(materially selective etch)일 수 있다. 이하에서 추가로 설명되는 바와 같이, 패터닝은 디바이스 셀 내에 있을 수 있거나(즉, "셀-내" 패터닝) 또는 디바이스 셀들에 걸쳐 있을 수 있다(즉, "셀-간" 패터닝). 일부 패터닝된 에칭 실시예들에서, 개재 층의 적어도 부분적 두께는 후면 디바이스 층 패터닝을 위한 하드 마스크로서 이용된다. 따라서, 마스킹된 에칭 공정은 대응하여 마스킹된 디바이스 층 에칭의 시작을 이룰 수 있다(preface).
앞서 설명된 처리 방식은 개재 층의 후면, 디바이스 층의 후면, 및/또는 디바이스 층 내의 하나 이상의 반도체 영역의 후면, 및/또는 노출된 전면 금속화부를 갖는 IC 디바이스들을 포함하는 도너-호스트 기판 어셈블리를 낳을 수 있다. 이어서 이 노출된 영역들 중 임의의 것의 추가적인 후면 처리가 다운스트림 처리 동안 수행될 수 있다.
위의 예시적인 처리 방식들로부터 귀결되는 구조체들은 PMOS 및/또는 NMOS 디바이스 제조와 같은 디바이스 제조를 완료하기 위한 후속 처리 동작들을 위해 동일 또는 유사한 형태로 사용될 수 있다는 것을 이해할 것이다. 완성된 디바이스의 예로서, 도 5는 본 개시내용의 실시예에 따른, 게이트 라인을 따라 취해진 비평면 집적 회로 구조체의 단면도를 도시한다.
도 5를 참조하면, 반도체 구조체 또는 디바이스(500)는 트렌치 격리 영역(506) 내의 비평면 활성 영역(예를 들어, 돌출 핀 부분(504) 및 서브-핀 영역(505)을 포함하는 핀 구조체)을 포함한다. 실시예에서, 솔리드 핀 대신에, 비평면 활성 영역은, 파선들로 나타낸 바와 같이, 서브-핀 영역(505) 위에 나노와이어들(예컨대, 나노와이어들(504A 및 504B))로 분리된다. 어느 경우이든, 비평면 집적 회로 구조체(500)에 대한 설명의 용이함을 위해, 비평면 활성 영역(504)은 돌출 핀 부분으로서 이하에서 참조된다. 실시예에서, 묘사된 바와 같이, 서브-핀 영역(505)은 또한 완화된 버퍼 층(542) 및 결함 수정 층(540)을 포함한다.
비평면 활성 영역의 돌출 부분들(504)(적용가능한 경우, 주변 나노와이어들(504A 및 504B)을 포함함) 위쪽뿐만 아니라, 트렌치 격리 영역(506)의 일부 위쪽에 게이트 라인(508)이 배치된다. 도시된 바와 같이, 게이트 라인(508)은 게이트 전극(550) 및 게이트 유전체 층(552)을 포함한다. 일 실시예에서, 게이트 라인(508)은 또한 유전체 캡 층(554)을 포함할 수 있다. 게이트 콘택트(514), 및 위에 놓인 게이트 콘택트 비아(516)가 또한 위에 놓인 금속 인터커넥트(560)와 함께 이러한 관점에서 보여지며, 이들 모두는 층간 유전체 스택들 또는 층들(570)에 배치된다. 도 5의 관점으로부터 또한 보여지는 바와 같이, 게이트 콘택트(514)는, 일 실시예에서, 트렌치 격리 영역(506) 위쪽에 배치되지만, 비평면 활성 영역들 위쪽에는 배치되지 않는다. 또 다른 실시예에서, 게이트 콘택트(514)는 비평면 활성 영역들 위쪽에 있다.
실시예에서, 반도체 구조체 또는 디바이스(500)는 fin-FET 디바이스, 트라이-게이트 디바이스, 나노리본 디바이스, 또는 나노와이어 디바이스와 같은, 그러나 이에 제한되지는 않는, 비평면 디바이스이다. 이러한 실시예에서, 대응하는 반도체 채널 영역은 3차원 보디로 구성되거나 또는 3차원 보디에 형성된다. 하나의 이러한 실시예에서, 게이트 라인들(508)의 게이트 전극 스택들은 3차원 보디의 적어도 상단 표면 및 한 쌍의 측벽들을 둘러싼다.
또한 도 5에 묘사된 바와 같이, 실시예에서, 돌출 핀 부분(504)과 서브-핀 영역(505) 사이에 계면(580)이 존재한다. 계면(580)은 도핑된 서브-핀 영역(505)과 약하게 또는 도핑되지 않은 상부 핀 부분(504) 사이의 전이 영역일 수 있다. 하나의 이러한 실시예에서, 각각의 핀은 대략 10 나노미터 폭 이하이고, 서브-핀 도펀트들은 서브-핀 위치에서 인접한 고체 상태 도핑 층으로부터 선택적으로 공급된다. 특정한 이러한 실시예에서, 각각의 핀은 10 나노미터 폭 미만이다.
도 5에 묘사되지는 않았지만, 돌출 핀 부분들(504)의 또는 그에 인접한 소스 또는 드레인 영역들은 게이트 라인(508)의 양측에, 즉, 페이지의 안팎에 있다는 것을 이해할 것이다. 일 실시예에서, 소스 또는 드레인 위치들에서의 돌출 핀 부분들(504)의 재료는 제거되고, 예를 들어, 에피택셜 퇴적에 의해 또 다른 반도체 재료로 대체되어 에피택셜 소스 또는 드레인 구조체들을 형성한다. 소스 또는 드레인 영역들은 트렌치 격리 영역(506)의 유전체 층의 높이 아래로, 즉, 서브-핀 영역(505) 내로 연장될 수 있다. 본 개시내용의 실시예에 따르면, 더 강하게 도핑된 서브-핀 영역들, 즉, 계면(580) 아래의 핀들의 도핑된 부분들은 벌크 반도체 핀들의 이 부분을 통한 소스 대 드레인 누설(source to drain leakage)을 억제한다. 실시예에서, 소스 및 드레인 영역들은 도 4j와 연관되어 전술한 바와 같이 연관된 비대칭 소스 및 드레인 콘택트 구조체들을 갖는다.
도 5를 다시 참조하면, 실시예에서, 핀들(504/505)(및 가능하게는 나노와이어들(504A 및 504B))은 인, 비소, 붕소, 갈륨 또는 이들의 조합과 같은, 그러나 이에 제한되지는 않는, 전하 캐리어로 도핑될 수 있는 결정질 실리콘 게르마늄 층으로 구성된다.
실시예에서, 트렌치 분리 영역(506), 및 전체에 걸쳐 설명되는 트렌치 분리 영역들(트렌치 분리 구조체들 또는 트렌치 분리 층들)은, 아래에 놓인 벌크 기판으로부터 영구 게이트 구조체의 부분들을 궁극적으로 전기적으로 분리시키거나 그 부분들의 분리에 기여하거나, 또는 핀 활성 영역들을 분리시키는 것과 같이, 아래에 놓인 벌크 기판 내에 형성된 활성 영역들을 분리시키기에 적합한 재료로 구성될 수 있다. 예를 들어, 일 실시예에서, 트렌치 분리 영역(506)은, 실리콘 이산화물, 실리콘 산화질화물, 실리콘 질화물, 또는 탄소 도핑된 실리콘 질화물과 같은, 그러나 이에 제한되지는 않는, 유전체 재료로 구성된다.
게이트 라인(508)은 게이트 유전체 층(552) 및 게이트 전극 층(550)을 포함하는 게이트 전극 스택으로 구성될 수 있다. 실시예에서, 게이트 전극 스택의 게이트 전극은 금속 게이트로 구성되고 게이트 유전체 층은 하이-k 재료로 구성된다. 예를 들어, 일 실시예에서, 게이트 유전체 층(552)은, 하프늄 산화물, 하프늄 산화질화물, 하프늄 실리케이트, 란타늄 산화물, 지르코늄 산화물, 지르코늄 실리케이트, 탄탈륨 산화물, 바륨 스트론튬 티타네이트, 바륨 티타네이트, 스트론튬 티타네이트, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 납 아연 니오베이트, 또는 이들의 조합과 같은, 그러나 이에 제한되지는 않는, 재료로 구성된다. 또한, 게이트 유전체 층(552)의 일부는 기판 핀(504)의 상단 몇 개 층으로부터 형성된 네이티브 산화물(native oxide)의 층을 포함할 수 있다. 실시예에서, 게이트 유전체 층(552)은 상단 하이-k 부분 및 반도체 재료의 산화물로 구성된 하부 부분으로 구성된다. 일 실시예에서, 게이트 유전체 층(552)은 하프늄 산화물의 상단 부분 및 실리콘 이산화물 또는 실리콘 산질화물의 하단 부분으로 구성된다. 일부 구현들에서, 게이트 유전체의 일부는 기판의 표면에 실질적으로 평행한 하단 부분 및 기판의 상단 표면에 실질적으로 수직인 2개의 측벽 부분을 포함하는 "U"자형 구조체이다.
일 실시예에서, 게이트 전극 층(550)은 금속 질화물들, 금속 탄화물들, 금속 규화물들, 금속 알루미나이드들(metal aluminides), 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈, 또는 전도성 금속 산화물들과 같은, 그러나 이에 제한되지는 않는, 금속 층으로 구성된다. 특정 실시예에서, 게이트 전극 층(550)은 금속 일함수-설정 층(metal workfunction-setting layer) 위에 형성되는 비-일함수-설정 충전 재료(non-workfunction-setting fill material)로 구성된다. 게이트 전극 층(550)은, 트랜지스터가 PMOS 트랜지스터인지 NMOS 트랜지스터인지에 좌우되어, P-형 일함수 금속 또는 N-형 일함수 금속으로 구성될 수 있다. 일부 구현들에서, 게이트 전극 층(550)은 2개 이상의 금속 층의 스택으로 구성될 수 있고, 여기서 하나 이상의 금속 층은 일함수 금속 층들이고 적어도 하나의 금속 층은 전도성 충전 층이다. PMOS 트랜지스터의 경우, 게이트 전극에 사용될 수 있는 금속들은 루테늄, 팔라듐, 백금, 코발트, 니켈, 및 전도성 금속 산화물들, 예를 들어, 루테늄 산화물을 포함할 수 있지만, 이에 제한되지는 않는다. P-형 금속 층은 약 4.9 eV 내지 약 5.2 eV인 일함수를 갖는 PMOS 게이트 전극의 형성을 가능하게 해줄 것이다. NMOS 트랜지스터의 경우, 게이트 전극에 사용될 수 있는 금속들은 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 이러한 금속들의 합금들, 및 이러한 금속들의 탄화물들, 예컨대, 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 탄탈륨 탄화물, 및 알루미늄 탄화물을 포함하지만, 이에 제한되지는 않는다. N-형 금속 층은 약 3.9 eV 내지 약 4.2 eV인 일함수를 갖는 NMOS 게이트 전극의 형성을 가능하게 해줄 것이다. 일부 구현들에서, 게이트 전극은 기판의 표면에 실질적으로 평행한 하단 부분 및 기판의 상단 표면에 실질적으로 수직인 2개의 측벽 부분을 포함하는 "U"자형 구조로 이루어질 수 있다. 또 다른 구현에서, 게이트 전극을 형성하는 금속 층들 중 적어도 하나는 단순히 기판의 상단 표면에 실질적으로 평행한 평면 층일 수 있고 기판의 상단 표면에 실질적으로 수직인 측벽 부분들을 포함하지 않는다. 본 개시내용의 추가 구현들에서, 게이트 전극은 U자형 구조들과 평면 비-U자형 구조들의 조합으로 이루어질 수 있다. 예를 들어, 게이트 전극은 하나 이상의 평면 비-U자형 층 위에 형성된 하나 이상의 U자형 금속 층으로 이루어질 수 있다.
게이트 전극 스택들과 연관되는 스페이서들은 자기-정렬 콘택트들(self-aligned contacts)과 같은, 인접한 전도성 콘택트들로부터 영구 게이트 구조체를 궁극적으로 전기적으로 분리하거나 그 구조체의 분리에 기여하기에 적합한 재료로 구성될 수 있다. 예를 들어, 일 실시예에서, 스페이서들은, 실리콘 이산화물, 실리콘 산화질화물, 실리콘 질화물, 또는 탄소 도핑된 실리콘 질화물과 같은, 그러나 이에 제한되지는 않는, 유전체 재료로 구성된다.
게이트 콘택트(514) 및 그 위에 놓인 게이트 콘택트 비아(516)는 전도성 재료로 구성될 수 있다. 실시예에서, 콘택트들 또는 비아들 중 하나 이상은 금속 종들로 구성된다. 금속 종들은 텅스텐, 니켈, 또는 코발트와 같은 순수 금속(pure metal)일 수 있거나, 또는 금속-금속 합금 또는 금속-반도체 합금(예를 들어, 규화물 재료와 같은 것)과 같은 합금일 수 있다.
실시예에서(비록 도시되지는 않았지만), 대단히 타이트한 정합 버짓(exceedingly tight registration budget)을 갖는 리소그래피 스텝의 사용을 없애면서 기존의 게이트 패턴(508)에 본질적으로 완벽하게 정렬되는 콘택트 패턴이 형성된다. 실시예에서, 콘택트 패턴은 도 4j와 관련하여 설명된 바와 같은 수직 대칭 콘택트 패턴 또는 비대칭 콘택트 패턴이다. 다른 실시예들에서, 모든 콘택트들은 전면 연결되고 비대칭이 아니다. 하나의 이러한 실시예에서, 자기-정렬 접근법은 콘택트 개구들을 생성하기 위해 (예를 들어, 통상적으로 구현되는 건식 또는 플라즈마 에칭에 비해) 본질적으로 고도로 선택적인 습식 에칭의 사용을 가능하게 한다. 실시예에서, 콘택트 패턴은 콘택트 플러그 리소그래피 동작과 조합하여 기존의 게이트 패턴을 활용함으로써 형성된다. 하나의 이러한 실시예에서, 이 접근법은, 통상의 접근법들에서 사용되는 바와 같이, 콘택트 패턴을 생성하기 위한 다른 중대한 리소그래피 동작에 대한 필요성의 제거를 가능하게 한다. 실시예에서, 트렌치 콘택트 그리드가 개별적으로 패터닝되지 않고 오히려 폴리(게이트) 라인들 사이에 형성된다. 예를 들어, 하나의 이러한 실시예에서, 게이트 그레이팅 패터닝(gate grating patterning) 이후에 그러나 게이트 그레이팅 절단들(gate grating cuts) 이전에 트렌치 콘택트 그리드가 형성된다.
실시예에서, 구조체(500)를 제공하는 것은 대체 게이트 공정에 의한 게이트 스택 구조체(508)의 제조를 수반한다. 그러한 방식에서, 폴리실리콘 또는 실리콘 질화물 필러(pillar) 재료와 같은 더미 게이트 재료(dummy gate material)는 제거되어 영구 게이트 전극 재료로 대체될 수 있다. 하나의 이러한 실시예에서는, 초기 처리에서 수행되는 것과는 반대로, 영구 게이트 유전체 층이 또한 이 공정에서 형성된다. 실시예에서, 더미 게이트들은 건식 에칭 또는 습식 에칭 공정에 의해 제거된다. 일 실시예에서, 더미 게이트들은 다결정질 실리콘 또는 비정질 실리콘으로 구성되고 SF6의 사용을 포함한 건식 에칭 공정으로 제거된다. 또 다른 실시예에서, 더미 게이트들은 다결정질 실리콘 또는 비정질 실리콘으로 구성되고, 수성 NH4OH 또는 테트라메틸암모늄 수산화물(tetramethylammonium hydroxide)의 사용을 포함한 습식 에칭 공정으로 제거된다. 일 실시예에서, 더미 게이트들은 실리콘 질화물로 구성되고, 수성 인산(aqueous phosphoric acid)을 포함한 습식 에칭으로 제거된다.
다시 도 5를 참조하면, 반도체 구조체 또는 디바이스(500)의 배열은 분리 영역들 위쪽에 게이트 콘택트를 배치한다. 이러한 배열은 레이아웃 공간의 비효율적인 사용으로 볼 수 있다. 그러나, 또 다른 실시예에서, 반도체 디바이스는 활성 영역 위쪽에, 예를 들어, 핀(505) 위쪽에, 그리고 트렌치 콘택트 비아와 동일한 층에 형성된 게이트 전극의 부분들과 접촉하는 콘택트 구조체들을 갖는다.
실시예에서, 도 5의 구조체는, 도 1a 내지 도 1o, 도 2a 내지 도 2o, 도 3b 또는 도 3c와 연관하여 설명된 바와 같이, 예를 들어, 서브-핀 전기적 콘택트를 위한 인접 아일랜드 구조체를 또한 포함하는 집적 회로 구조체에 포함된다. 인접 아일랜드 구조체는 반도체 기판의 일부 상에 반도체 아일랜드를 형성하는 공정 동작들을 포함함으로써 도 5의 구조체와 함께 제조될 수 있다.
위에서 설명한 공정들의 양태들 전부가 본 개시내용의 실시예들의 사상 및 범위 내에 속하도록 실시될 필요는 없다는 것을 이해할 것이다. 또한, 본 명세서에 설명된 공정들은 하나의 또는 복수의 반도체 디바이스를 제조하는 데 사용될 수 있다. 반도체 디바이스들은 트랜지스터들 또는 유사 디바이스들일 수 있다. 예를 들어, 실시예에서, 반도체 디바이스들은 로직 또는 메모리용 금속-산화물 반도체(metal-oxide semiconductor, MOS) 트랜지스터들이거나, 또는 바이폴라 트랜지스터들이다. 또한, 실시예에서, 반도체 디바이스들은 나노와이어 디바이스, 나노리본 디바이스, 트라이-게이트 디바이스, 독립적으로 액세스되는 더블 게이트 디바이스, 또는 FIN-FET와 같은 3차원 아키텍처를 갖는다. 하나 이상의 실시예는 10 나노미터(10 nm) 미만의 기술 노드에서 반도체 디바이스들을 제조하기 위해 특히 유용할 수 있다.
실시예에서, 본 설명 전반에 걸쳐 사용되는 바와 같이, 층간 유전체(ILD) 재료는 유전체 또는 절연 재료의 층으로 구성되거나 그를 포함한다. 적합한 유전체 재료들의 예들은 실리콘의 산화물들(예를 들어, 실리콘 이산화물(SiO2)), 실리콘의 도핑된 산화물들, 실리콘의 플루오르화된 산화물들, 실리콘의 탄소 도핑된 산화물들, 이 기술분야에 알려진 다양한 로우-k 유전체 재료들, 및 이들의 조합들을 포함하며, 이에 제한되는 것은 아니다. 층간 유전체 재료는, 예를 들어, CVD(chemical vapor deposition), PVD(physical vapor deposition), 또는 다른 퇴적 방법들과 같은 종래의 기법들에 의해 형성될 수 있다.
실시예에서, 또한 본 설명 전반에 걸쳐 사용되는 바와 같이, 금속 라인들 또는 인터커넥트 라인 재료(및 비아 재료)는 하나 이상의 금속 또는 다른 전도성 구조체로 구성된다. 공통적인 예는 구리와 주변 ILD 재료 사이에 장벽 층들을 포함할 수 있거나 포함하지 않을 수 있는 구리 라인들 및 구조체들의 사용이다. 본 명세서에서 사용되는 바와 같이, 금속이라는 용어는 다중의 금속들의 합금들, 스택들, 및 다른 조합들을 포함한다. 예를 들어, 금속 인터커넥트 라인들은 장벽 층들(예를 들어, Ta, TaN, Ti 또는 TiN 중 하나 이상을 포함하는 층들), 상이한 금속들 또는 합금들의 스택들 등을 포함할 수 있다. 따라서, 인터커넥트 라인들은 단일 재료 층일 수 있거나, 또는 전도성 라이너 층들 및 충전 층들을 포함한 수 개의 층으로 형성될 수 있다. 전기도금, 화학 기상 퇴적 또는 물리 기상 퇴적과 같은, 임의의 적합한 퇴적 공정이 인터커넥트 라인들을 형성하는 데 사용될 수 있다. 실시예에서, 인터커넥트 라인들은 Cu, Al, Ti, Zr, Hf, V, Ru, Co, Ni, Pd, Pt, W, Ag, Au 또는 이들의 합금들과 같은, 그러나 이에 제한되지는 않는 전도성 재료로 구성된다. 인터커넥트 라인들은 또한 때때로 본 기술분야에서 트레이스들, 와이어들, 라인들, 금속, 또는 단순히 인터커넥트로 지칭된다.
실시예에서, 또한 본 설명 전반에 걸쳐 사용되는 바와 같이, 하드마스크 재료들, 캡핑(capping) 층들, 또는 플러그들은 층간 유전체 재료와 상이한 유전체 재료들로 구성된다. 일 실시예에서, 서로에 대한 그리고 아래에 놓인 유전체 및 금속 층들에 대한 상이한 성장 또는 에칭 선택도를 제공하기 위해 상이한 영역들에서 상이한 하드마스크, 캡핑 또는 플러그 재료들이 사용될 수 있다. 일부 실시예들에서, 하드마스크 층, 캡핑 또는 플러그 층은 실리콘의 질화물(예를 들어, 실리콘 질화물)의 층 또는 실리콘의 산화물의 층, 또는 둘 다, 또는 이들의 조합을 포함한다. 다른 적합한 재료들은 탄소계 재료들을 포함할 수 있다. 본 기술분야에 알려진 다른 하드마스크, 캡핑 또는 플러그 층들이 특정 구현에 의존하여 사용될 수 있다. 하드마스크, 캡핑 또는 플러그 층들은 CVD, PVD에 의해, 또는 다른 퇴적 방법들에 의해 형성될 수 있다.
실시예에서, 또한 본 설명 전반에 걸쳐 사용되는 바와 같이, 리소그래피 동작들은 193nm 액침 리소그래피(i193), EUV 및/또는 EBDW 리소그래피, 또는 이와 유사한 것을 사용하여 수행된다. 포지티브 톤(positive tone) 또는 네거티브 톤(negative tone) 레지스트가 사용될 수 있다. 일 실시예에서, 리소그래피 마스크는 토포그래피 마스킹 부분(topographic masking portion), 반사 방지 코팅(anti-reflective coating, ARC) 층, 및 포토레지스트 층으로 구성되는 삼중층 마스크(trilayer mask)이다. 특정의 이러한 실시예에서, 토포그래피 마스킹 부분은 탄소 하드마스크(carbon hardmask, CHM) 층이고 반사 방지 코팅 층은 실리콘 ARC 층이다.
또 다른 양태에서, 하나 이상의 실시예는 자기-정렬 게이트 엔드캡(self-aligned gate endcap, SAGE) 구조체들에 의해 분리되는 이웃하는 반도체 구조체들 또는 디바이스들에 관한 것이다. 특정 실시예들은 SAGE 아키텍처에서 SAGE 벽에 의해 분리되는 다중 폭(multi-Wsi) 나노와이어들 및 나노리본들의 통합에 관한 것일 수 있다. 실시예에서, 나노와이어들/나노리본들은 프론트-엔드 공정 흐름의 SAGE 아키텍처 부분에서 다중 Wsi로 통합된다. 이러한 공정 흐름은 저전력 및 고성능을 갖는 차세대 트랜지스터들의 강건한 기능을 제공하기 위해 상이한 Wsi의 나노와이어들 및 나노리본들의 통합을 수반할 수 있다. 연관된 에피택셜 소스 또는 드레인 영역들이 임베드될 수 있다(예를 들어, 나노와이어들의 부분들이 제거되고 나서 소스 또는 드레인(S/D) 성장이 수행된다).
추가 정황을 제공하기 위해, 자기-정렬 게이트 엔드캡(SAGE) 아키텍처의 장점들은 더 높은 레이아웃 밀도를 가능하게 하는 것과, 특히, 확산 대 확산 간격(diffusion to diffusion spacing)을 스케일링하는 것을 포함할 수 있다. 예시적인 비교를 제공하기 위해, 도 6은 본 개시내용의 실시예에 따른, 비-엔드캡 아키텍처(좌측(a)) 대 자기 정렬 게이트 엔드캡(SAGE) 아키텍처(우측(b))에 대해 나노와이어들 및 핀들을 통해 취해진 단면도들을 도시한다.
도 6의 좌측(a)를 참조하면, 집적 회로 구조체(600)는 핀들(604)의 하부 부분들을 측방향으로 둘러싸는 분리 구조체(608) 위의 양(606)만큼 그로부터 돌출하는 핀들(604)을 갖는 기판(602)을 포함한다. 묘사된 바와 같이, 핀들의 상부 부분들은 완화된 버퍼 층(622) 및 결함 수정 층(620)을 포함할 수 있다. 핀들(604) 위쪽에 대응하는 나노와이어들(605)이 있다. 디바이스를 제조하기 위해 집적 회로 구조체(600) 위쪽에 게이트 구조체가 형성될 수 있다. 그러나, 핀(604)/나노와이어(605) 쌍들 사이의 간격을 증가시키는 것에 의해 이러한 게이트 구조체에서의 단절들(breaks)이 수용될 수 있다.
이와 달리, 도 6의 우측(b)을 참조하면, 집적 회로 구조체(650)는 핀들(654)의 하부 부분들을 측방향으로 둘러싸는 분리 구조체(658) 위의 양(656)만큼 그로부터 돌출하는 핀들(654)을 갖는 기판(652)을 포함한다. 묘사된 바와 같이, 핀들의 상부 부분들은 완화된 버퍼 층(672) 및 결함 수정 층(670)을 포함할 수 있다. 핀들(654) 위쪽에 대응하는 나노와이어들(655)이 있다. 분리 구조체(652) 내에 그리고 인접한 핀(654)/나노와이어(655) 쌍들 사이에 분리 SAGE 벽들(660)(묘사된 바와 같이, 그 위에 하드마스크를 포함할 수 있음)이 포함된다. 분리 SAGE 벽(660)과 가장 가까운 핀(654)/나노와이어(655) 쌍 사이의 거리는 게이트 엔드캡 간격(662)을 정의한다. 디바이스를 제조하기 위해 분리 SAGE 벽들 사이에, 집적 회로 구조체(600) 위쪽에 게이트 구조체가 형성될 수 있다. 이러한 게이트 구조체에서의 단절들이 분리 SAGE 벽들에 의해 부여된다. 분리 SAGE 벽들(660)이 자기-정렬되기 때문에, 종래의 접근법들로부터의 제한들이 최소화되어 더 공격적인 확산 대 확산 간격을 가능하게 할 수 있다. 또한, 게이트 구조체들은 모든 위치들에서 단절들을 포함하기 때문에, 개별 게이트 구조체 부분들은 분리 SAGE 벽들(660) 위쪽에 형성된 로컬 인터커넥트들에 의해 층 연결될 수 있다. 실시예에서, 묘사된 바와 같이, SAGE 벽들(660) 각각은 하부 유전체 부분 및 하부 유전체 부분 상의 유전체 캡을 포함한다. 본 개시내용의 실시예에 따르면, 도 6과 연관된 구조체들에 대한 제조 공정은 에피택셜 소스 또는 드레인 구조체들을 갖는 게이트-올-어라운드 집적 회로 구조체를 제공하는 공정 방식의 사용을 수반한다.
실시예에서, 도 6의 (b) 부분의 구조체는, 도 1a 내지 도 1o, 도 2a 내지 도 2o, 도 3b 또는 도 3c와 연관하여 설명된 바와 같이, 예를 들어, 서브-핀 전기적 콘택트를 위한 인접 아일랜드 구조체를 또한 포함하는 집적 회로 구조체에 포함된다. 인접 아일랜드 구조체는 반도체 기판의 일부 상에 반도체 아일랜드를 형성하는 공정 동작들을 포함함으로써 도 6의 (b) 부분의 구조체와 함께 제조될 수 있다.
자기-정렬 게이트 엔드캡(SAGE) 처리 방식은 마스크 오정합(mask mis-registration)에 대처하기 위해 추가 길이를 요구하지 않고서 핀들에 자기-정렬되는 게이트/트렌치 콘택트 엔드캡들의 형성을 수반한다. 따라서, 실시예들은 트랜지스터 레이아웃 면적의 축소(shrinking)를 가능하게 하도록 구현될 수 있다. 본 명세서에 설명된 실시예들은 게이트 벽들, 분리 게이트 벽들 또는 자기-정렬 게이트 엔드캡(SAGE) 벽들로도 지칭될 수 있는 게이트 엔드캡 분리 구조체들의 제조를 수반할 수 있다.
이웃 디바이스들을 분리하는 SAGE 벽들을 갖는 구조체들에 대한 예시적인 처리 방식에서, 도 7은 본 개시내용의 실시예에 따른, 게이트-올-어라운드 디바이스들을 갖는 자기-정렬 게이트 엔드캡(SAGE) 구조체를 제조하는 방법에서의 다양한 동작들을 나타내는 단면도들을 도시한다.
도 7의 (a) 부분을 참조하면, 시작 구조체는 기판(702) 위에 나노와이어 패터닝 스택(704)을 포함한다. 리소그래피 패터닝 스택(706)은 나노와이어 패터닝 스택(704) 위에 형성된다. 나노와이어 패터닝 스택(704)은, 묘사된 것처럼, 완화된 버퍼 층(782) 및 결함 수정 층(780) 위에 있을 수 있는, 교호하는 희생 층들(710) 및 나노와이어 층들(712)을 포함한다. 나노와이어 패터닝 스택(704)과 리소그래피 패터닝 스택(706) 사이에 보호 마스크(714)가 있다. 일 실시예에서, 리소그래피 패터닝 스택(706)은 토포그래피 마스킹 부분(topographic masking portion)(720), 반사 방지 코팅(anti-reflective coating, ARC) 층(722), 및 포토레지스트 층(724)으로 구성되는 삼중층 마스크(trilayer mask)이다. 특정의 이러한 실시예에서, 토포그래피 마스킹 부분(720)은 탄소 하드마스크(carbon hardmask, CHM) 층이고 반사 방지 코팅 층(722)은 실리콘 ARC 층이다.
도 7의 (b) 부분을 참조하면, (a) 부분의 스택은 리소그래픽 패터닝되고 나서 에칭되어 패터닝된 기판(702) 및 트렌치들(730)을 포함하는 에칭된 구조체를 제공한다.
도 7의 (c) 부분을 참조하면, (b) 부분의 구조체는 트렌치들(730)에 형성되는 분리 층(740) 및 SAGE 재료(742)를 갖는다. 이어서, 구조체를 평탄화하여, 패터닝된 토포그래피 마스킹 층(720')을 노출된 상부 층으로서 남긴다.
도 7의 (d) 부분을 참조하면, 분리 층(740)은 패터닝된 기판(702)의 상부 표면 아래로 리세싱되어, 예를 들어, 돌출 핀 부분을 정의하고 그리고 SAGE 벽들(742) 아래에 트렌치 분리 구조체(741)를 제공한다.
도 7의 (e) 부분을 참조하면, 희생 층들(710)은 나노와이어들(712A 및 712B)을 릴리즈하기 위해 적어도 채널 영역에서 제거된다. 도 7의 (e) 부분의 구조체의 형성에 후속하여, 나노와이어들(712B 또는 712A) 주위에, 기판(702)의 돌출 핀들 위쪽에, 그리고 SAGE 벽들(742) 사이에 게이트 스택들이 형성될 수 있다. 일 실시예에서, 게이트 스택들의 형성 이전에, 보호 마스크(714)의 나머지 부분이 제거된다. 또 다른 실시예에서, 보호 마스크(714)의 나머지 부분은 처리 방식의 아티팩트로서 절연 핀 해트(insulating fin hat)로서 유지된다.
도 7의 (e) 부분을 다시 참조하면, 소스 또는 드레인 영역들이 페이지 안팎으로 위치하는, 채널 뷰가 묘사된다는 점을 이해할 것이다. 실시예에서, 나노와이어들(712B)을 포함하는 채널 영역은 나노와이어들(712A)을 포함하는 채널 영역보다 작은 폭을 갖는다. 따라서, 실시예에서, 집적 회로 구조체는 다중의 폭(multi-Wsi) 나노와이어들을 포함한다. (712B 및 712A)의 구조들은 제각기 나노와이어들 및 나노리본들로서 구별될 수 있지만, 이러한 구조체들 둘 다는 전형적으로 본 명세서에서 나노와이어들로 지칭된다. 또한, 핀/나노와이어 쌍에 대한 참조 또는 묘사는 전반적으로 핀 및 하나 이상의 위에 놓이는 나노와이어(예를 들어, 2개의 위에 놓이는 나노와이어가 도 7에 도시됨)을 포함하는 구조체를 지칭할 수 있다는 점을 이해할 것이다. 본 개시내용의 실시예에 따르면, 도 7과 연관된 구조체들에 대한 제조 공정은 에피택셜 소스 또는 드레인 구조체들을 갖는 게이트-올-어라운드 집적 회로 구조체를 제공하는 공정 방식의 사용을 수반한다.
일 실시예에서, 도 7의 (e) 부분의 구조체는, 도 1a 내지 도 1o, 도 2a 내지 도 2o, 도 3b 또는 도 3c와 연관되어 설명된 바와 같이, 예를 들어, 서브-핀 전기적 콘택트를 위한 인접 아일랜드 구조체를 또한 포함하는 집적 회로 구조체에 포함된다. 인접 아일랜드 구조체는 반도체 기판의 일부 상에 반도체 아일랜드를 형성하는 공정 동작들을 포함함으로써 도 7의 (e) 부분의 구조체와 함께 제조될 수 있다.
실시예에서, 전체에 걸쳐 설명되는 바와 같이, 자기-정렬 게이트 엔드캡(SAGE) 분리 구조체들은 영구 게이트 구조체들의 부분들을 서로 궁극적으로 전기적으로 분리시키거나 그 부분들의 분리에 기여하기에 적합한 재료 또는 재료들로 구성될 수 있다. 예시적인 재료들 또는 재료 조합들은 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물, 또는 탄소-도핑된 실리콘 질화물과 같은 단일 재료 구조체를 포함한다. 다른 예시적인 재료들 또는 재료 조합들은, 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물, 또는 탄소-도핑된 실리콘 질화물의 하부 부분과, 하프늄 산화물과 같은 더 높은 유전 상수 재료의 상부 부분을 갖는 다층 스택을 포함한다.
3개의 수직으로 배열된 나노와이어를 갖는 예시적인 집적 회로 구조체를 강조하기 위해, 도 8a는 본 개시내용의 실시예에 따른, 나노와이어-기반 집적 회로 구조체의 3차원 단면도를 도시한다. 도 8b는 a-a' 축을 따라 취해진 도 8a의 나노와이어-기반 집적 회로 구조체의 소스 또는 드레인 단면도를 도시한다. 도 8c는 b-b' 축을 따라 취해진 도 8a의 나노와이어-기반 집적 회로 구조체의 채널 단면도를 도시한다.
도 8a를 참조하면, 집적 회로 구조체(800)는 기판(802) 위에 하나 이상의 수직으로 적층된 나노와이어(804 세트)를 포함한다. 실시예에서, 묘사된 것처럼, 완화된 버퍼 층(802C), 결함 수정 층(802B), 및 하부 기판 부분(802A)이 기판(802)에 포함된다. 기판(802)으로부터 형성되고 최하단 나노와이어 아래에 있는 선택적인 핀은 예시적인 목적으로 나노와이어 부분을 강조하기 위해 묘사되어 있지 않다. 본 명세서에서의 실시예들은 단일 와이어 디바이스들과 다중 와이어 디바이스들 둘 다를 타겟으로 한다. 예로서, 예시적인 목적들을 위해 나노와이어들(804A, 804B 및 804C)을 갖는 3 나노와이어-기반 디바이스가 도시된다. 설명의 편의를 위해, 나노와이어(804A)는 설명이 나노와이어들 중 하나에 초점을 맞추는 경우에 예로서 사용된다. 하나의 나노와이어의 속성들이 설명되는 경우, 복수의 나노와이어에 기초하는 실시예들은 나노와이어들 각각에 대해 동일한 또는 본질적으로 동일한 속성들을 가질 수 있다는 것을 이해할 것이다.
나노와이어들(804) 각각은 나노와이어에 채널 영역(806)을 포함한다. 채널 영역(806)은 길이 L을 갖는다. 도 8c를 참조하면, 채널 영역은 길이(L)에 직교하는 둘레(Pc)를 또한 가진다. 도 8a와 도 8c 둘 다를 참조하면, 게이트 전극 스택(808)은 채널 영역들(806) 각각의 전체 둘레(Pc)를 둘러싼다. 게이트 전극 스택(808)은 채널 영역(806)과 게이트 전극(도시되지 않음) 사이에 게이트 유전체 층과 함께 게이트 전극을 포함한다. 실시예에서, 채널 영역은 그것이 아래에 놓인 기판 재료 또는 위에 놓인 채널 제조 재료들과 같은 임의의 개재하는 재료 없이 게이트 전극 스택(808)에 의해 완전히 둘러싸인다는 점에서 이산적(discrete)이다. 따라서, 복수의 나노와이어(804)를 갖는 실시예들에서, 나노와이어들의 채널 영역들(806)도 또한 서로에 대해 이산적이다.
도 8a와 도 8b 둘 다를 참조하면, 집적 회로 구조체(800)는 한 쌍의 비-이산 소스 또는 드레인 영역들(810/812)을 포함한다. 한 쌍의 비-이산 소스 또는 드레인 영역들(810/812)은 복수의 수직으로 적층된 나노와이어(804)의 채널 영역들(806)의 양측에 있다. 또한, 한 쌍의 비-이산 소스 또는 드레인 영역들(810/812)은 복수의 수직으로 적층된 나노와이어(804)의 채널 영역들(806)에 대해 인접(adjoin)한다. 묘사되지 않은 하나의 이러한 실시예에서, 한 쌍의 비-이산 소스 또는 드레인 영역들(810/812)은, 에피택셜 성장이 채널 영역들(806) 상에 그리고 채널 영역들(806)을 넘어 연장되는 나노와이어 부분들 사이에 있다는 점에서 채널 영역들(806)에 대해 직접적으로 수직으로 인접하고, 여기서 나노와이어 단부들은 소스 또는 드레인 구조체들 내에 도시되어 있다. 또 다른 실시예에서, 도 8a에 묘사된 바와 같이, 한 쌍의 비-이산 소스 또는 드레인 영역들(810/812)은, 그것들이 나노와이어들의 단부들에 형성되고 나노와이어들 사이에 형성되지 않는다는 점에서 채널 영역들(806)에 대해 간접적으로 수직으로 인접한다.
실시예에서, 묘사된 바와 같이, 소스 또는 드레인 영역들(810/812)은 나노와이어(804)의 각각의 채널 영역(806)에 대해 개별 및 이산 소스 또는 드레인 영역들이 없다는 점에서 비-이산적이다. 따라서, 복수의 나노와이어(804)를 갖는 실시예들에서, 나노와이어들의 소스 또는 드레인 영역들(810/812)은 각각의 나노와이어에 대해 이산적인 것과는 대조적으로 전역적 또는 통합된 소스 또는 드레인 영역들이다. 즉, 비-이산 소스 또는 드레인 영역들(810/812)은 단일 통합된 피처가 복수(이 경우, 3개)의 나노와이어(804)에 대한 그리고 더욱 구체적으로는, 하나보다 많은 이산 채널 영역(806)에 대한 소스 또는 드레인 영역으로서 사용된다는 의미에서 전역적이다. 일 실시예에서, 도 8b에 묘사된 바와 같이, 이산 채널 영역들(806)의 길이에 직교하는 단면 사시도로부터, 한 쌍의 비-이산 소스 또는 드레인 영역들(810/812) 각각은 하단 테이퍼된 부분과 상단 정점 부분을 갖는 대략 직사각형의 형상이다. 그러나, 다른 실시예들에서, 나노와이어들의 소스 또는 드레인 영역들(810/812)은 도 4a-도 4j와 관련하여 설명된 너브(nub)들과 같은 상대적으로 더 크지만 이산 비-수직 병합된 비수직 에피택셜 구조체들이다.
본 개시내용의 실시예에 따르면, 그리고 도 8a 및 도 8b에 묘사된 바와 같이, 집적 회로 구조체(800)는 한 쌍의 콘택트들(814)을 추가로 포함하고, 각각의 콘택트(814)는 한 쌍의 비-이산 소스 또는 드레인 영역들(810/812) 중 하나 상에 있다. 하나의 이러한 실시예에서, 수직적 의미에서, 각각의 콘택트(814)는 각자의 비-이산 소스 또는 드레인 영역(810/812)을 완전히 둘러싼다. 또 다른 양태에서, 도 8b에 묘사된 바와 같이, 비-이산 소스 또는 드레인 영역들(810/812)의 전체 둘레가 콘택트들(814)과의 접촉을 위해 액세스가능하지 않을 수 있고, 따라서 콘택트(814)가 비-이산 소스 또는 드레인 영역들(810/812)을 부분적으로만 둘러싼다. 묘사되지 않은 대조적인 실시예에서, a-a' 축을 따라 취해진, 비-이산 소스 또는 드레인 영역들(810/812)의 전체 둘레는 콘택트들(814)에 의해 둘러싸인다.
다시 도 8a를 참조하면, 실시예에서, 집적 회로 구조체(800)는 한 쌍의 스페이서들(816)을 추가로 포함한다. 묘사된 바와 같이, 한 쌍의 스페이서들(816)의 외측 부분들은 비-이산 소스 또는 드레인 영역들(810/812)의 부분들과 중첩되어, 한 쌍의 스페이서들(816) 아래에 비-이산 소스 또는 드레인 영역들(810/812)의 "임베드된" 부분들을 제공할 수 있다. 또한 묘사된 바와 같이, 비-이산 소스 또는 드레인 영역들(810/812)의 임베드된 부분들은 한 쌍의 스페이서들(816) 전체 아래로 연장되지 않을 수 있다.
기판(802)은 집적 회로 구조체 제조에 적합한 재료로 구성될 수 있다. 일 실시예에서, 기판(802)은 실리콘, 게르마늄, 실리콘-게르마늄, 게르마늄-주석, 실리콘-게르마늄-주석, 또는 III-V족 화합물 반도체 재료를 포함할 수 있지만 이에 제한되지는 않는 재료의 단결정으로 구성된 하부 벌크 기판을 포함한다. 실리콘 이산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있지만 이에 제한되지는 않는 재료로 구성된 상부 절연체 층이 하부 벌크 기판 상에 있다. 따라서, 구조체(800)는 시작 반도체-온-절연체 기판(starting semiconductor-on-insulator substrate)으로부터 제조될 수 있다. 대안적으로, 구조체(800)는 벌크 기판으로부터 직접 형성되고, 로컬 산화(local oxidation)를 사용하여 전술한 상부 절연체 층 대신에 전기 절연성 부분들을 형성한다. 또 다른 대안적인 실시예에서, 구조체(800)는 벌크 기판으로부터 직접 형성되고, 도핑을 사용하여 그 위에 나노와이어들과 같은 전기적으로 분리된 활성 영역들을 형성한다. 하나의 이러한 실시예에서, 첫번째 나노와이어(즉, 기판에 근접한 것)는 오메가-FET(omega-FET) 타입 구조체의 형태로 되어 있다.
실시예에서, 나노와이어들(804)은 이하에서 설명되는 바와 같이 와이어들 또는 리본들로서 크기가 정해질 수 있고, 사각형 또는 둥근 코너들을 가질 수 있다. 실시예에서, 나노와이어들(804)은 실리콘, 게르마늄, 또는 이들의 조합과 같은, 그러나 이에 제한되지는 않는 재료로 구성된다. 하나의 이러한 실시예에서, 나노와이어들은 단결정질(single-crystalline)이다. 예를 들어, 실리콘 나노와이어(804)의 경우, 단결정질 나노와이어가 예를 들어 z-방향에서 <100> 면을 갖는 (100) 전역적 오리엔테이션을 기반으로 할 수 있다. 이하에서 설명되는 바와 같이, 다른 오리엔테이션들도 고려될 수 있다. 실시예에서, 단면 사시도에서, 나노와이어들(804)의 치수들은 나노-스케일(nano-scale)이다. 예를 들어, 구체적인 실시예에서, 나노와이어들(804)의 가장 작은 치수는 대략 20 나노미터 미만이다. 실시예에서, 나노와이어들(804)은, 특히 채널 영역들(806)에서, 변형 재료(strained material)로 구성된다.
도 8c를 참조하면, 실시예에서, 채널 영역들(806) 각각이 폭(Wc) 및 높이(Hc)를 가지며, 폭(Wc)은 높이(Hc)와 대략 동일하다. 즉, 두 경우 모두에서, 채널 영역들(806)은 정사각형-유사(square-like) 또는, 코너가 둥근 경우, 원형-유사(circle-like)인 단면 프로파일을 갖는다. 또 다른 양태에서, 채널 영역의 폭 및 높이는, 전체에 걸쳐 설명된 나노리본들의 경우와 같이, 동일할 필요는 없다.
실시예에서, 본 명세서 전반에서 설명되는 바와 같이, 집적 회로 구조체는 대응하는 하나 이상의 위에 놓인 나노와이어 구조체를 갖는 finFET 또는 트라이-게이트 디바이스와 같은, 그러나 이에 제한되지는 않는 비평면 디바이스들을 포함한다. 이러한 실시예에서, 대응하는 반도체 채널 영역은 3차원 바디로 구성되거나 3차원 바디에 형성되며, 하나 이상의 이산 나노와이어 채널 부분이 3차원 바디 위에 놓인다. 하나의 그러한 실시예에서, 게이트 구조체들은 3차원 바디의 적어도 상단 표면 및 한 쌍의 측벽들을 둘러싸고, 하나 이상의 이산 나노와이어 채널 부분 각각을 더 둘러싼다.
실시예에서, 도 8a 내지 도 8c의 구조체는, 도 1a 내지 도 1o, 도 2a 내지 도 2o, 도 3b 또는 도 3c와 연관하여 설명된 바와 같이, 예를 들어, 서브-핀 전기적 콘택트를 위한 인접 아일랜드 구조체를 또한 포함하는 집적 회로 구조체에 포함된다. 인접 아일랜드 구조체는 반도체 기판의 부분 상에 반도체 아일랜드를 형성하는 공정 동작들을 포함함으로써 도 8a - 도 8c의 구조체와 함께 제조될 수 있다.
실시예에서, 전체에 걸쳐 설명되는 바와 같이, 아래에 놓인 기판은 제조 공정을 견딜 수 있고 전하가 이주(migrate)할 수 있는 반도체 재료로 구성될 수 있다. 실시예에서, 기판은 활성 영역을 형성하기 위해 인, 비소, 붕소, 갈륨 또는 이들의 조합과 같은, 그러나 이에 제한되지는 않는, 전하 캐리어로 도핑된 결정질 실리콘, 실리콘/게르마늄 또는 게르마늄 층으로 구성되는 벌크 기판이다. 일 실시예에서, 벌크 기판에서의 실리콘 원자들의 농도는 97% 초과이다. 또 다른 실시예에서, 벌크 기판은 별개의 결정질 기판 꼭대기에 성장된 에피택셜 층, 예를 들어, 붕소-도핑된 벌크 실리콘 단결정질 기판(boron-doped bulk silicon mono-crystalline substrate) 꼭대기에 성장된 실리콘 에피택셜 층으로 구성된다. 벌크 기판은 대안적으로 III-V족 재료로 구성될 수 있다. 실시예에서, 벌크 기판은 갈륨 질화물, 갈륨 인화물, 갈륨 비화물, 인듐 인화물, 인듐 안티몬화물, 인듐 갈륨 비화물, 알루미늄 갈륨 비화물, 인듐 갈륨 인화물, 또는 이들의 조합과 같은, 그러나 이에 제한되지는 않는, III-V족 재료로 구성된다. 일 실시예에서, 벌크 기판은 III-V족 재료로 구성되고, 전하 캐리어 도펀트 불순물 원자들은 탄소, 실리콘, 게르마늄, 산소, 황, 셀레늄 또는 텔루륨과 같은, 그러나 이에 제한되지는 않는, 원자들이다.
본 명세서에 개시되는 실시예들은 매우 다양한 상이한 타입들의 집적 회로들 및/또는 마이크로전자 디바이스들을 제조하기 위해 사용될 수 있다. 이러한 집적 회로들의 예들은 프로세서들, 칩셋 컴포넌트들, 그래픽 프로세서들, 디지털 신호 프로세서들, 마이크로-컨트롤러들, 및 이와 유사한 것을 포함하지만, 이들로 제한되지 않는다. 다른 실시예들에서, 반도체 메모리가 제조될 수 있다. 더욱이, 집적 회로들 또는 다른 마이크로전자 디바이스들은 본 기술분야에 알려진 매우 다양한 전자 디바이스들에서 사용될 수 있다. 예를 들어, 컴퓨터 시스템들(예를 들어, 데스크톱, 랩톱, 서버), 셀룰러 폰들, 개인용 전자기기들 등에서. 집적 회로들은 시스템들 내의 버스 및 다른 컴포넌트들과 결합될 수 있다. 예를 들어, 프로세서는 하나 이상의 버스에 의해 메모리, 칩셋 등에 결합될 수 있다. 프로세서, 메모리, 및 칩셋 각각은 본 명세서에 개시된 접근법들을 사용하여 잠재적으로 제조될 수 있다.
도 9는 본 개시내용의 실시예의 일 구현에 따른 컴퓨팅 디바이스(900)를 도시한다. 컴퓨팅 디바이스(900)는 보드(902)를 하우징한다. 보드(902)는 프로세서(904) 및 적어도 하나의 통신 칩(906)을 포함하지만 이에 제한되지는 않는 다수의 컴포넌트를 포함할 수 있다. 프로세서(904)는 보드(902)에 물리적으로 및 전기적으로 결합된다. 일부 구현들에서, 적어도 하나의 통신 칩(906)이 또한 보드(902)에 물리적으로 및 전기적으로 결합된다. 추가 구현들에서, 통신 칩(906)은 프로세서(904)의 일부이다.
그 응용들에 좌우되어, 컴퓨팅 디바이스(900)는 보드(902)에 물리적으로 및 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(global positioning system, GPS) 디바이스, 컴퍼스, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스(예컨대, 하드 디스크 드라이브, 콤팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등)를 포함할 수 있지만, 이에 제한되지는 않는다.
통신 칩(906)은 컴퓨팅 디바이스(900)로의 그리고 그로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어들은, 비-고체 매체를 통한 변조된 전자기 방사(modulated electromagnetic radiation)의 사용을 통하여 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 설명하는 데 이용될 수 있다. 이 용어는, 연관된 디바이스들이 임의의 와이어들을 포함하지 않는다는 것을 암시하지는 않지만, 일부 실시예들에서는 그렇지 않을 수도 있다. 통신 칩(906)은, 이에 제한되는 것은 아니지만, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, 롱 텀 에볼루션(long term evolution, LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스(Bluetooth), 그 파생어들뿐만 아니라, 3G, 4G, 5G 이상으로서 지정되는 임의의 다른 무선 프로토콜들을 포함하는, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(900)는 복수의 통신 칩(906)을 포함할 수 있다. 예를 들어, 제1 통신 칩(906)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신들(shorter range wireless communications)에 전용될 수 있고, 제2 통신 칩(906)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것들과 같은 장거리 무선 통신들(longer range wireless communications)에 전용될 수 있다.
컴퓨팅 디바이스(900)의 프로세서(904)는 프로세서(904) 내에 패키징된 집적 회로 다이(integrated circuit die)를 포함한다. 프로세서(904)의 집적 회로 다이는, 본 개시내용의 실시예들의 구현들에 따라 구축되는, 예를 들어, 서브-핀 전기적 콘택트를 위한 인접 아일랜드 구조체를 갖는 게이트-올-어라운드 집적 회로 구조체들과 같은 하나 이상의 구조체를 포함할 수 있다. 용어 "프로세서"는, 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(906)은 또한 통신 칩(906) 내에 패키징된 집적 회로 다이를 포함한다. 통신 칩(906)의 집적 회로 다이는, 본 개시내용의 실시예들의 구현들에 따라 구축되는, 예를 들어, 서브-핀 전기적 콘택트를 위한 인접 아일랜드 구조체를 갖는 게이트-올-어라운드 집적 회로 구조체들과 같은 하나 이상의 구조체를 포함할 수 있다.
추가 구현들에서, 컴퓨팅 디바이스(900) 내에 수용되는 또 다른 컴포넌트는, 본 개시내용의 실시예들의 구현들에 따라 구축되는, 예를 들어, 서브-핀 전기 콘택트를 위한 인접 아일랜드 구조체를 갖는 게이트-올-어라운드 집적 회로 구조체들과 같은 하나 이상의 구조체를 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(900)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(900)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
도 10은 본 개시내용의 하나 이상의 실시예를 포함하는 인터포저(1000)를 도시한다. 인터포저(1000)는 제1 기판(1002)을 제2 기판(1004)에 브리지(bridge)하기 위해 사용되는 개재 기판이다. 제1 기판(1002)은, 예를 들어, 집적 회로 다이일 수 있다. 제2 기판(1004)은, 예를 들어, 메모리 모듈, 컴퓨터 마더보드, 또는 다른 집적 회로 다이일 수 있다. 일반적으로, 인터포저(1000)의 목적은 연결을 더 넓은 피치로 확산(spread)시키거나 또는 연결을 상이한 연결로 리라우팅(reroute)하는 것이다. 예를 들어, 인터포저(1000)는 집적 회로 다이를 BGA(ball grid array)(1006)에 결합할 수 있고, BGA는 후속하여 제2 기판(1004)에 결합될 수 있다. 일부 실시예들에서, 제1 및 제2 기판들(1002/1004)은 인터포저(1000)의 대향 측면들에 부착된다. 다른 실시예들에서, 제1 및 제2 기판들(1002/1004)은 인터포저(1000)의 동일 측면에 부착된다. 그리고 추가 실시예들에서, 3개의 이상의 기판이 인터포저(1000)를 통해 인터커넥트된다.
인터포저(1000)는 에폭시 수지, 섬유유리-강화 에폭시 수지(fiberglass-reinforced epoxy resin), 세라믹 재료, 또는 폴리이미드와 같은 폴리머 재료로 형성될 수 있다. 추가 구현들에서, 인터포저(1000)는 실리콘, 게르마늄, 및 다른 III-V족 및 IV족 재료들과 같이, 반도체 기판에 사용하기 위해 위에서 설명한 동일한 재료들을 포함할 수 있는 대안적인 강성 또는 연성 재료들로 형성될 수 있다.
인터포저(1000)는, 실리콘-관통 비아(through-silicon via, TSV)들(1012)을 포함하지만 이에 제한되지는 않는, 비아들(1010) 및 금속 인터커넥트들(1008)을 포함할 수 있다. 인터포저(1000)는 수동 및 능동 디바이스들을 둘 다 포함하는 임베디드 디바이스들(1014)을 추가로 포함할 수 있다. 그러한 디바이스들은 커패시터들, 디커플링 커패시터들(decoupling capacitors), 저항기들, 인덕터들, 퓨즈들, 다이오드들, 트랜스포머들, 센서들, 및 정전기 방전(electrostatic discharge, ESD) 디바이스들을 포함할 수 있지만, 이들로 제한되지는 않는다. RF(radio-frequency) 디바이스들, 전력 증폭기들, 전력 관리 디바이스들, 안테나들, 어레이들, 센서들, 및 MEMS 디바이스들과 같은 보다 복잡한 디바이스들이 또한 인터포저(1000) 상에 형성될 수 있다. 본 개시내용의 실시예들에 따르면, 본 명세서에 개시된 장치들 또는 공정들은 인터포저(1000)의 제조에 또는 인터포저(1000)에 포함된 컴포넌트들의 제조에 사용될 수 있다.
따라서, 본 개시내용의 실시예들은 인접 아일랜드 구조체들을 갖는 게이트-올-어라운드 집적 회로 구조체들, 및 인접 아일랜드 구조체들을 갖는 게이트-올-어라운드 집적 회로 구조체들을 제조하는 방법들을 포함한다.
요약서에 설명된 것을 포함하여, 본 개시내용의 실시예들의 예시된 구현들의 상기한 설명은, 본 개시내용을 개시된 정확한 형태들로만 제한하거나 또는 총망라하는 것으로 의도되지 않는다. 본 개시내용의 특정 구현들 및 본 개시내용에 대한 예들이 예시의 목적으로 본 명세서에 설명되어 있지만, 관련 기술분야의 통상의 기술자들이라면 인식할 수 있는 바와 같이, 본 개시내용의 범위 내에서 다양한 등가의 수정들이 가능하다.
이러한 수정들은 전술한 상세한 설명에 비추어 본 개시내용에 대해 행해질 수 있다. 다음의 청구항들에 사용되는 용어들은 본 개시내용을 명세서 및 청구항들에 개시되는 특정 구현들로 제한하는 것으로 해석되어서는 안 된다. 오히려, 본 개시내용의 범위는 청구항 해석의 확립된 원칙들에 따라 해석되어야 하는 다음의 청구항들에 의해 전적으로 결정되어야 한다.
예시적인 실시예 1: 집적 회로 구조체는 반도체 기판 상에 반도체 아일랜드를 포함한다. 수평 나노와이어들의 제1 수직 배열은 반도체 기판으로부터 돌출하는 제1 핀 위에 있다. 수평 나노와이어들의 제1 수직 배열의 채널 영역은 핀으로부터 전기적으로 분리된다. 수평 나노와이어들의 제2 수직 배열은 반도체 기판으로부터 돌출하는 제2 핀 위에 있다. 수평 나노와이어들의 제2 수직 배열의 채널 영역은 제2 핀으로부터 전기적으로 분리된다. 반도체 아일랜드는 수평 나노와이어들의 제1 수직 배열과 수평 나노와이어들의 제2 수직 배열 사이에 있다.
예시적인 실시예 2: 예시적인 실시예 1의 집적 회로 구조체로서, 여기서 반도체 아일랜드와 수평 나노와이어들의 제1 및 제2 수직 배열들은 동일한 반도체 재료를 포함한다.
예시적인 실시예 3: 예시적인 실시예 2의 집적 회로 구조체로서, 여기서 동일한 반도체 재료는 실리콘이다.
예시적인 실시예 4: 예시적인 실시예 1, 예시적인 실시예 2 또는 예시적인 실시예 3의 집적 회로 구조체로서, 수평 나노와이어들의 제1 수직 배열 위쪽의 제1 게이트 스택, 및 수평 나노와이어들의 제2 수직 배열 위쪽의 제2 게이트 스택을 추가로 포함한다.
예시적인 실시예 5: 예시적인 실시예 1, 예시적인 실시예 2, 예시적인 실시예 3 또는 예시적인 실시예 4의 집적 회로 구조체로서, 수평 나노와이어들의 제1 수직 배열의 제1 및 제2 단부들에 있는 제1 쌍의 에피택셜 소스 또는 드레인 구조체들, 및 수평 나노와이어들의 제2 수직 배열의 제1 및 제2 단부들에 있는 제2 쌍의 에피택셜 소스 또는 드레인 구조체들을 추가로 포함한다.
예시적인 실시예 6: 예시적인 실시예 5의 집적 회로 구조체로서, 제1 쌍의 에피택셜 소스 또는 드레인 구조체들 상의 제1 쌍의 전도성 콘택트들, 제2 쌍의 에피택셜 소스 또는 드레인 구조체들 상의 제2 쌍의 전도성 콘택트들, 및 반도체 아일랜드 상의 전도성 콘택트를 추가로 포함한다.
예시적인 실시예 7: 예시적인 실시예 5의 집적 회로 구조체로서, 제1 쌍의 에피택셜 소스 또는 드레인 구조체들 상의 제1 쌍의 전도성 콘택트들, 제2 쌍의 에피택셜 소스 또는 드레인 구조체들 상의 제2 쌍의 전도성 콘택트들, 및 반도체 아일랜드 상의 게이트 스택을 추가로 포함한다.
예시적인 실시예 8: 예시적인 실시예 5, 예시적인 실시예 6 또는 예시적인 실시예 7의 집적 회로 구조체로서, 여기서 제1 및 제2 쌍의 에피택셜 소스 또는 드레인 구조체들은 제1 및 제2 쌍의 비-이산 에피택셜 소스 또는 드레인 구조체들이다.
예시적인 실시예 9: 예시적인 실시예 5, 예시적인 실시예 6 또는 예시적인 실시예 7의 집적 회로 구조체로서, 여기서 제1 및 제2 쌍의 에피택셜 소스 또는 드레인 구조체들은 제1 및 제2 쌍의 이산 에피택셜 소스 또는 드레인 구조체들이다.
예시적인 실시예 10: 예시적인 실시예 1, 예시적인 실시예 2, 예시적인 실시예 3, 예시적인 실시예 4, 예시적인 실시예 5, 예시적인 실시예 6, 예시적인 실시예 7, 예시적인 실시예 8 또는 예시적인 실시예 9의 집적 회로 구조체로서, 여기서 제1 및 제2 핀들은 반도체 아일랜드에 전기적으로 결합된다.
예시적인 실시예 11: 집적 회로 구조체는 반도체 기판 상에 반도체 아일랜드를 포함한다. 수평 나노와이어들의 수직 배열은 반도체 기판으로부터 돌출하는 핀 위에 있다. 수평 나노와이어들의 수직 배열의 채널 영역은 핀으로부터 전기적으로 분리된다. 분리 구조체는 기판 상에 있고 핀에 측방향으로 근접해 있다. 핀 구조체는 분리 구조체 상에 있다.
예시적인 실시예 12: 예시적인 실시예 11의 집적 회로 구조체로서, 여기서 반도체 아일랜드와 수평 나노와이어들의 수직 배열은 동일한 반도체 재료를 포함한다.
예시적인 실시예 13: 예시적인 실시예 12의 집적 회로 구조체로서, 여기서 동일한 반도체 재료는 실리콘이다.
예시적인 실시예 14: 예시적인 실시예 11, 예시적인 실시예 12 또는 예시적인 실시예 13의 집적 회로 구조체로서, 여기서 핀 구조체는 비정질 실리콘을 포함한다.
예시적인 실시예 15: 예시적인 실시예 11, 예시적인 실시예 12, 예시적인 실시예 13 또는 예시적인 실시예 14의 집적 회로 구조체로서, 수평 나노와이어들의 수직 배열의 제1 및 제2 단부들에 있는 한 쌍의 에피택셜 소스 또는 드레인 구조체들을 추가로 포함한다.
예시적인 실시예 16: 예시적인 실시예 15의 집적 회로 구조체로서, 한 쌍의 에피택셜 소스 또는 드레인 구조체들 상의 한 쌍의 전도성 콘택트들을 추가로 포함한다.
예시적인 실시예 17: 예시적인 실시예 15 또는 예시적인 실시예 16의 집적 회로 구조체로서, 여기서 한 쌍의 에피택셜 소스 또는 드레인 구조체들은 한 쌍의 비-이산 에피택셜 소스 또는 드레인 구조체들이다.
예시적인 실시예 18: 예시적인 실시예 15 또는 예시적인 실시예 16의 집적 회로 구조체로서, 여기서 한 쌍의 에피택셜 소스 또는 드레인 구조체들은 한 쌍의 이산 에피택셜 소스 또는 드레인 구조체들이다.
예시적인 실시예 19: 예시적인 실시예 11, 예시적인 실시예 12, 예시적인 실시예 13, 예시적인 실시예 14, 예시적인 실시예 15, 예시적인 실시예 16, 예시적인 실시예 17 또는 예시적인 실시예 18의 집적 회로 구조체로서, 여기서 분리 구조체는 유전체 충전체의 하단 상에 그리고 측면들 상에 있는 유전체 라이너를 포함한다.
예시적인 실시예 20: 예시적인 실시예 11, 예시적인 실시예 12, 예시적인 실시예 13, 예시적인 실시예 14, 예시적인 실시예 15, 예시적인 실시예 16, 예시적인 실시예 17, 예시적인 실시예 18 또는 예시적인 실시예 19의 집적 회로 구조체로서, 여기서 핀은 반도체 아일랜드에 전기적으로 결합된다.
예시적인 실시예 21: 컴퓨팅 디바이스가 보드, 및 상기 보드에 결합된 컴포넌트를 포함한다. 컴포넌트는 반도체 기판 상에 반도체 아일랜드를 포함하는 집적 회로 구조체를 포함한다. 수평 나노와이어들의 제1 수직 배열은 반도체 기판으로부터 돌출하는 제1 핀 위에 있다. 수평 나노와이어들의 수직 배열의 채널 영역은 핀으로부터 전기적으로 분리된다. 수평 나노와이어들의 제2 수직 배열은 반도체 기판으로부터 돌출하는 제2 핀 위에 있다. 수평 나노와이어들의 제2 수직 배열의 채널 영역은 제2 핀으로부터 전기적으로 분리된다. 반도체 아일랜드는 수평 나노와이어들의 제1 수직 배열과 수평 나노와이어들의 제2 수직 배열 사이에 있다.
예시적인 실시예 22: 예시적인 실시예 21의 컴퓨팅 디바이스로서, 보드에 결합되는 메모리를 추가로 포함한다.
예시적인 실시예 23: 예시적인 실시예 21 또는 예시적인 실시예 22의 컴퓨팅 디바이스로서, 보드에 결합되는 통신 칩을 추가로 포함한다.
예시적인 실시예 24: 예시적인 실시예 21, 예시적인 실시예 22 또는 예시적인 실시예 23의 컴퓨팅 디바이스로서, 여기서 컴포넌트는 패키징된 집적 회로 다이이다.
예시적인 실시예 25: 예시적인 실시예 21, 예시적인 실시예 22, 예시적인 실시예 23 또는 예시적인 실시예 24의 컴퓨팅 디바이스로서, 여기서 컴포넌트는 프로세서, 통신 칩, 및 디지털 신호 프로세서로 구성되는 그룹으로부터 선택된다.

Claims (25)

  1. 집적 회로 구조체로서:
    반도체 기판 상의 반도체 아일랜드;
    상기 반도체 기판으로부터 돌출하는 제1 핀 위의 수평 나노와이어들의 제1 수직 배열 - 상기 수평 나노와이어들의 제1 수직 배열의 채널 영역은 상기 핀으로부터 전기적으로 분리됨 -; 및
    상기 반도체 기판으로부터 돌출하는 제2 핀 위의 수평 나노와이어들의 제2 수직 배열 - 상기 수평 나노와이어들의 제2 수직 배열의 채널 영역은 상기 제2 핀으로부터 전기적으로 분리되고, 상기 반도체 아일랜드는 상기 수평 나노와이어들의 제1 수직 배열과 상기 수평 나노와이어들의 제2 수직 배열 사이에 있음 - 을 포함하는 집적 회로 구조체.
  2. 제1항에 있어서,
    상기 반도체 아일랜드 및 상기 수평 나노와이어들의 제1 및 제2 수직 배열들은 동일한 반도체 재료를 포함하는 집적 회로 구조체.
  3. 제2항에 있어서,
    상기 동일한 반도체 재료는 실리콘인 집적 회로 구조체.
  4. 제1항, 제2항 또는 제3항에 있어서,
    상기 수평 나노와이어들의 제1 수직 배열 위쪽의 제1 게이트 스택; 및
    상기 수평 나노와이어들의 제2 수직 배열 위쪽의 제2 게이트 스택을 추가로 포함하는 집적 회로 구조체.
  5. 제1항, 제2항 또는 제3항에 있어서,
    상기 수평 나노와이어들의 제1 수직 배열의 제1 및 제2 단부들에 있는 제1 쌍의 에피택셜 소스 또는 드레인 구조체들; 및
    상기 수평 나노와이어들의 제2 수직 배열의 제1 및 제2 단부들에 있는 제2 쌍의 에피택셜 소스 또는 드레인 구조체들을 추가로 포함하는 집적 회로 구조체.
  6. 제5항에 있어서,
    상기 제1 쌍의 에피택셜 소스 또는 드레인 구조체들 상의 제1 쌍의 전도성 콘택트들;
    상기 제2 쌍의 에피택셜 소스 또는 드레인 구조체들 상의 제2 쌍의 전도성 콘택트들; 및
    상기 반도체 아일랜드 상의 전도성 콘택트를 추가로 포함하는 집적 회로 구조체.
  7. 제5항에 있어서,
    상기 제1 쌍의 에피택셜 소스 또는 드레인 구조체들 상의 제1 쌍의 전도성 콘택트들;
    상기 제2 쌍의 에피택셜 소스 또는 드레인 구조체들 상의 제2 쌍의 전도성 콘택트들; 및
    상기 반도체 아일랜드 상의 게이트 스택을 추가로 포함하는 집적 회로 구조체.
  8. 제5항에 있어서,
    상기 제1 및 제2 쌍의 에피택셜 소스 또는 드레인 구조체들은 제1 및 제2 쌍의 비-이산 에피택셜 소스 또는 드레인 구조체들인 집적 회로 구조체.
  9. 제5항에 있어서,
    상기 제1 및 제2 쌍의 에피택셜 소스 또는 드레인 구조체들은 제1 및 제2 쌍의 이산 에피택셜 소스 또는 드레인 구조체들인 집적 회로 구조체.
  10. 제1항, 제2항 또는 제3항에 있어서,
    상기 제1 및 제2 핀들은 상기 반도체 아일랜드에 전기적으로 결합되는 집적 회로 구조체.
  11. 집적 회로 구조체로서:
    반도체 기판 상의 반도체 아일랜드;
    상기 반도체 기판으로부터 돌출하는 핀 위의 수평 나노와이어들의 수직 배열 - 상기 수평 나노와이어들의 수직 배열의 채널 영역은 상기 핀으로부터 전기적으로 분리됨 -;
    상기 기판 상에 있고 상기 핀에 측방향으로 근접한 분리 구조체; 및
    상기 분리 구조체 상의 핀 구조체를 포함하는 집적 회로 구조체.
  12. 제11항에 있어서,
    상기 반도체 아일랜드 및 상기 수평 나노와이어들의 수직 배열은 동일한 반도체 재료를 포함하는 집적 회로 구조체.
  13. 제12항에 있어서,
    상기 동일한 반도체 재료는 실리콘인 집적 회로 구조체.
  14. 재11항, 제12항 또는 제13항에 있어서,
    상기 핀 구조체는 비정질 실리콘을 포함하는 집적 회로 구조체.
  15. 제11항, 제12항, 또는 제13항에 있어서,
    상기 수평 나노와이어들의 수직 배열의 제1 및 제2 단부들에 있는 한 쌍의 에피택셜 소스 또는 드레인 구조체들을 추가로 포함하는 집적 회로 구조체.
  16. 제15항에 있어서,
    상기 한 쌍의 에피택셜 소스 또는 드레인 구조체들 상의 한 쌍의 전도성 콘택트들을 추가로 포함하는 집적 회로 구조체.
  17. 제15항에 있어서,
    상기 한 쌍의 에피택셜 소스 또는 드레인 구조체들은 한 쌍의 비-이산 에피택셜 소스 또는 드레인 구조체들인 집적 회로 구조체.
  18. 제15항에 있어서,
    상기 한 쌍의 에피택셜 소스 또는 드레인 구조체들은 한 쌍의 이산 에피택셜 소스 또는 드레인 구조체들인 집적 회로 구조체.
  19. 제11항, 제12항 또는 제13항에 있어서,
    상기 분리 구조체는 유전체 충전체의 하단 상의 그리고 그 측면들 상의 유전체 라이너를 포함하는 집적 회로 구조체.
  20. 제11항, 제12항 또는 제13항에 있어서,
    상기 핀은 상기 반도체 아일랜드에 전기적으로 결합되는 집적 회로 구조체.
  21. 컴퓨팅 디바이스로서,
    보드; 및
    상기 보드에 결합된 컴포넌트를 포함하고, 상기 컴포넌트는 집적 회로 구조체를 포함하고, 상기 집적 회로 구조체는:
    반도체 기판 상의 반도체 아일랜드;
    상기 반도체 기판으로부터 돌출하는 제1 핀 위의 수평 나노와이어들의 제1 수직 배열 - 상기 수평 나노와이어들의 제1 수직 배열의 채널 영역은 상기 핀으로부터 전기적으로 분리됨 -; 및
    상기 반도체 기판으로부터 돌출하는 제2 핀 위의 수평 나노와이어들의 제2 수직 배열 - 상기 수평 나노와이어들의 제2 수직 배열의 채널 영역은 상기 제2 핀으로부터 전기적으로 분리되고, 상기 반도체 아일랜드는 상기 수평 나노와이어들의 제1 수직 배열과 상기 수평 나노와이어들의 제2 수직 배열 사이에 있음 - 을 포함하는 컴퓨팅 디바이스.
  22. 제21항에 있어서,
    상기 보드에 결합된 메모리를 추가로 포함하는 컴퓨팅 디바이스.
  23. 제21항 또는 제22항에 있어서,
    상기 보드에 결합된 통신 칩을 추가로 포함하는 컴퓨팅 디바이스.
  24. 제21항 또는 제22항에 있어서,
    상기 컴포넌트는 패키징된 집적 회로 다이인 컴퓨팅 디바이스.
  25. 제21항 또는 제22항에 있어서,
    상기 컴포넌트는 프로세서, 통신 칩, 및 디지털 신호 프로세서로 구성되는 그룹으로부터 선택되는 컴퓨팅 디바이스.
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