KR20200137259A - 집적회로 소자 - Google Patents

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fin
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서동찬
김다혜
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Abstract

본 발명에 따른 집적회로 소자는, 기판의 주면(main surface)으로부터 돌출되어 제1 수평 방향으로 연장되는 복수의 핀형 활성 영역, 복수의 핀형 활성 영역 중 적어도 하나 상에 순차적으로 적층되는 하부 반도체층 및 상부 반도체층으로 이루어지는 반도체층, 및 복수의 핀형 활성 영역 상에서 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 복수의 게이트 전극을 포함하며, 하부 반도체층 및 상부 반도체층은 동일한 결정성을 가지되, 하부 반도체층과 상부 반도체층 사이에 적어도 하나의 면으로 이루어지는 반도체 계면을 가진다.

Description

집적회로 소자{Integrated circuit devices}
본 발명은 집적회로 소자에 관한 것으로, 특히 다중 게이트 MOSFET (metal-oxide-semiconductor field-effect transistor)를 구비한 집적회로 소자에 관한 것이다.
집적회로 소자의 집적도가 높아짐에 따라 소자의 사이즈가 극한의 상태로 축소되고 소자의 스케일링(scaling)이 한계에 이르렀다. 이에 따라, 소자의 성능을 향상시키기 위하여 소자의 구조 변화를 통한 새로운 방법의 모색이 필요하다. 이와 함께 집적회로 소자 내에서 다양한 특성을 가지는 트랜지스터를 함께 제공하여야 한다.
본 발명의 기술적 과제는 다중 게이트 MOSFET를 포함하는 다양한 특성을 가지는 트랜지스터를 구비한 집적회로 소자를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 집적회로 소자를 제공한다. 본 발명에 따른 집적회로 소자는, 기판의 주면(main surface)으로부터 돌출되어 제1 수평 방향으로 연장되는 복수의 핀형 활성 영역; 상기 복수의 핀형 활성 영역 중 적어도 하나 상에 순차적으로 적층되는 하부 반도체층 및 상부 반도체층으로 이루어지는 반도체층; 및 상기 복수의 핀형 활성 영역 상에서 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 복수의 게이트 전극;을 포함하며, 상기 하부 반도체층 및 상기 상부 반도체층은 동일한 결정성을 가지되, 상기 하부 반도체층과 상기 상부 반도체층 사이에 적어도 하나의 면으로 이루어지는 반도체 계면을 가진다.
본 발명에 따른 집적회로 소자는, 제1 주변 회로 영역 및 제2 주변 회로 영역 각각에서 기판의 주면으로부터 돌출되어 제1 수평 방향으로 연장되는 복수의 제1 핀형 활성 영역 및 복수의 제2 핀형 활성 영역; 상기 제1 복수의 핀형 활성 영역 상에 순차적으로 적층되는 제1 하부 반도체층 및 제1 상부 반도체층으로 각각 이루어지며 상기 제1 하부 반도체층과 상기 제1 상부 반도체층 사이에 적어도 하나의 면으로 이루어지는 제1 반도체 계면을 가지는 복수의 제1 반도체층; 상기 제2 복수의 핀형 활성 영역 상에 순차적으로 적층되는 제2 하부 반도체층 및 제2 상부 반도체층으로 각각 이루어지며 상기 제2 하부 반도체층과 상기 제2 상부 반도체층 사이에 적어도 하나의 면으로 이루어지는 제2 반도체 계면을 가지는 복수의 제2 반도체층; 및 상기 기판 상에서 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 복수의 게이트 전극;을 포함하며, 상기 기판으로부터 수직 방향으로 상기 제1 반도체 계면의 최상 레벨은, 상기 제2 반도체 계면의 최상 레벨보다 높게 위치한다.
본 발명에 따른 집적회로 소자는, 셀 영역과 주변 회로 영역을 가지는 기판의 주면으로부터 돌출되어 제1 수평 방향으로 연장되는 복수의 핀형 활성 영역; 상기 셀 영역의 상기 핀형 활성 영역 상에서 상기 핀형 활성 영역의 상면으로부터 이격된 위치에서 상기 핀형 활성 영역의 상면과 평행하게 연장되고 각각 채널 영역을 가지는 복수의 나노시트를 포함하는 나노시트 적층 구조; 상기 주변 회로 영역의 상기 핀형 활성 영역 상에 순차적으로 적층되는 하부 반도체층 및 상부 반도체층으로 이루어지며 상기 하부 반도체층과 상기 상부 반도체층 사이에 적어도 하나의 면으로 이루어지는 반도체 계면을 가지는 반도체층; 및 상기 복수의 핀형 활성 영역 상에서 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 복수의 게이트 전극;을 포함한다.
본 발명의 기술적 사상에 의한 집적회로 소자는 복수의 나노시트의 적층 구조와 핀형 적층 구조를 함께 가지며, 핀형 적층 구조를 상대적으로 낮은 온도 범위에서 형성할 수 있다. 집적회로 소자를 제조하는 과정에서 복수의 나노시트의 두께가 변화하는 것을 방지할 수 있어, 집적회로 소자의 신뢰성을 확보할 수 있다.
도 1 내지 도 20b는 본 발명의 예시적인 실시예들에 따른 집적회로 소자의 제조 방법, 및 이를 통하여 제조된 집적회로 소자을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 21 내지 도 39b는 본 발명의 예시적인 실시예들에 따른 집적회로 소자의 제조 방법, 및 이를 통하여 제조된 집적회로 소자을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 40 내지 도 42는 본 발명의 예시적인 실시예들에 따른 집적회로 소자의 제조 방법, 및 이를 통하여 제조된 집적회로 소자을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1 내지 도 20b는 본 발명의 예시적인 실시예들에 따른 집적회로 소자의 제조 방법, 및 이를 통하여 제조된 집적회로 소자을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 구체적으로, 도 1 내지 도 14a, 및 도 20a는 Y-Z 면을 따라서 절단한 단면도들이고, 도 14b 도 내지 도 19, 및 도 20b는 X-Z 면을 따라서 절단한 단면도들로, 도 14b는 도 14a의 C - C'선 및 P ?? P'선을 따라 절단한 단면도이고, 도 15 내지 도 19는 도 14a의 C - C'선 및 P ?? P'선에 대응하는 위치를 따라 절단한 단면도들이고, 도 20b는 도 20a의 C - C'선 및 P ?? P'선을 따라 절단한 단면도이다.
도 1을 참조하면, 셀 영역(CR)과 주변 회로 영역(PR)을 가지는 기판(102) 상에 복수의 희생 반도체층(106S)과 복수의 나노시트 반도체층(NS)을 한 층씩 교대로 적층한다. 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)은 서로 다른 반도체 물질로 이루어질 수 있다. 일부 실시예들에서, 복수의 나노시트 반도체층(NS)은 단일 물질로 이루어질 수 있다. 일부 실시예들에서, 복수의 나노시트 반도체층(NS)은 기판(102)의 구성 물질과 동일한 물질로 이루어질 수 있다. 일부 실시예들에서, 복수의 희생 반도체층(106S)은 SiGe로 이루어지고, 복수의 나노시트 반도체층(NS)은 Si로 이루어질 수 있으나, 예시한 바에 한정되는 것은 아니다.
복수의 희생 반도체층(106S)은 모두 동일한 두께로 형성될 수도 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 일부 실시 예에서, 복수의 희생 반도체층(106S) 중 기판(102)에 가장 가까운 희생 반도체층(106S)의 두께는 다른 나머지 희생 반도체층(106S)의 두께보다 더 클 수 있다.
기판(102)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 일부 실시예들에서, 기판(102)은 III-V 족 물질 및 IV 족 물질 중 적어도 하나로 이루어질 수 있다. 상기 III-V 족 물질은 적어도 하나의 III 족 원소와 적어도 하나의 V족 원소를 포함하는 2 원계, 3 원계, 또는 4 원계 화합물일 수 있다. 일부 실시예들에서, 기판(102)의 일부 상에 NMOS 트랜지스터를 형성하는 경우, 기판(102)의 일부는 위에서 예시한 III-V 족 물질들 중 어느 하나로 이루어질 수 있다. 다른 일부 실시예들에서, 기판(102)의 일부 상에 PMOS 트랜지스터를 형성하는 경우, 기판(102)의 일부는 Ge를 포함하여 이루어질 수 있다. 다른 예에서, 기판(102)은 SOI(semiconductor on insulator) 구조를 가질 수 있다. 기판(102)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
도 2를 참조하면, 셀 영역(CR)에서, 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조 위에 하드 마스크 패턴(HM)을 형성한다. 하드 마스크 패턴(HM)은 주변 회로 영역(PR)에서는 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조 상을 덮지 않고, 셀 영역(CR)에서는 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조 상을 모두 덮을 수 있다.
하드 마스크 패턴(HM)은 제1 하드 마스크층(HM-A) 및 제2 하드 마스크층(HM-B)이 적층 구조를 이룰 수 있다. 제1 하드 마스크층(HM-A)은 예를 들면, 실리콘 산화물로 이루어질 수 있고, 제2 하드 마스크층(HM-B)은 실리콘 질화물, 폴리실리콘, SOH (spin-on hardmask) 재료, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
하드 마스크 패턴(HM)을 식각 마스크로 이용하여 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조 중 주변 회로 영역(PR)에 형성된 부분을 제거하여, 스택 리세스(SR)를 형성한다. 그 결과, 주변 회로 영역(PR)에는 기판(102)의 상면이 노출될 수 있다.
스택 리세스(SR)를 형성한 후, 스택 리세스(SR)의 내측벽과 저면, 그리고 하드 마스크 패턴(HM)이 형성된 복수의 희생 반도체층(106S)과 복수의 나노시트 반도체층(NS)의 적층 구조의 표면을 컨포멀(conformal)하게 덮는 커버 절연층(108)을 형성한다. 커버 절연층(108)은 예를 들면, 실리콘 산화물로 이루어질 수 있다.
도 2 및 도 3을 함께 참조하면, 커버 절연층(108)의 일부분, 예를 들면, 셀 영역(CR)에서 하드 마스크 패턴(HM)의 상면 상의 커버 절연층(108)의 부분, 및 주변 회로 영역(PR)에서 기판(102)의 상면을 덮는 커버 절연층(108)의 부분을 제거하여, 하드 마스크 패턴(HM)이 형성된 복수의 희생 반도체층(106S)과 복수의 나노시트 반도체층(NS)의 적층 구조의 외측벽, 즉 스택 리세스(SR)의 내측벽을 덮는 커버 스페이서(108S)를 형성한다.
도 4를 참조하면, 주변 회로 영역(PR)에서 기판(102) 상에 반도체 에피층(112)을 형성한다. 반도체 에피층(112)은 기판(102)과 동일한 결정성을 가질 수 있다. 반도체 에피층(112)은 주변 회로 영역(PR)에 노출된 기판(102)을 시드를 사용하여 제1 온도 조건에서 에피택셜 성장(epitaxial growth)으로 형성할 수 있다. 상기 제1 온도는 예를 들면, 약 700℃ 내지 약 800℃일 수 있다. 일부 실시 예에서, 반도체 에피층(112)은 기판(102)과 동일한 물질로 이루어질 수 있으나, 이에 한정되지 않는다. 예를 들면, 기판(102)은 Si으로 이루어질 수 있고, 반도체 에피층(112)은 Ge 또는 화합물 반도체로 이루어질 수 있다.
반도체 에피층(112)은 복수의 희생 반도체층(106S) 중 기판(102)에 가장 가까운 희생 반도체층(106S)의 상면보다 큰 값을 두께를 가지도록 형성할 수 있다. 즉, 반도체 에피층(112)은 반도체 에피층(112)의 상면의 레벨(LV)이, 복수의 희생 반도체층(106S) 중 기판(102)에 가장 가까운 희생 반도체층(106S)의 상면의 레벨(LVN) 또는 복수의 나노시트 반도체층(NS) 중 기판(102)에 가장 가까운 나노시트 반도체층(NS)의 하면의 레벨(LVN)보다 높은 레벨에 위치하도록 성장시킬 수 있다. 일부 실시 예에서, 반도체 에피층(112)은 반도체 에피층(112)의 상면의 레벨(LV)이, 복수의 나노시트 반도체층(NS) 중 기판(102)에 가장 가까운 나노시트 반도체층(NS)의 상면의 레벨보다 낮은 레벨에 위치할 수 있다.
일부 실시 예에서, 반도체 에피층(112)의 상면은 기판(102)의 상면에 평행한 하나의 패싯(facet)을 가질 수 있다. 다른 일부 실시 예에서, 반도체 에피층(112)의 상면은 서로 다른 기울기를 가지는 복수의 패싯(facet)을 가질 수 있다.
도 5를 참조하면, 기판(102) 상에 스택 리세스(SR)를 채우는 반도체 비정질층(114A)을 형성한다. 반도체 비정질층(114A)은 하드 마스크 패턴(HM)이 형성된 복수의 희생 반도체층(106S)과 복수의 나노시트 반도체층(NS) 및 반도체 에피층(112)을 덮으며 스택 리세스(SR)를 채울 수 있다. 반도체 비정질층(114A)은 비정질의 반도체 물질로 이루어질 수 있다. 반도체 비정질층(114A)은 제2 온도 조건에서 형성할 수 있다. 상기 제2 온도는 반도체 에피층(112)을 성장시키는 온도 조건인 제1 온도보다 낮은 온도일 수 있다. 상기 제2 온도는 예를 들면, 약 500℃ 내지 약 650℃일 수 있다. 일부 실시 예에서, 반도체 비정질층(114A)은 반도체 에피층(112)과 동일한 물질로 이루어질 수 있다.
도 5 및 도 6을 함께 참조하면, 도 5에 보인 반도체 비정질층(114A) 중 스택 리세스(SR) 밖에 있는 부분, 즉, 반도체 비정질층(114A) 중 하드 마스크 패턴(HM)의 상면보다 높은 레벨의 부분을 제거할 수 있다. 반도체 비정질층(114A)은 예를 들면, CMP 공정을 통하여 반도체 비정질층(114A)의 상면이 하드 마스크 패턴(HM)의 상면과 동일 레벨에 위치하도록 일부분을 제거할 수 있다.
도 6 및 도 8을 함께 참조하면, 제3 온도 조건에서 열처리를 수행하여, 도 6에 보인 반도체 비정질층(114A)을 결정화하여 반도체 결정질층(114)을 형성할 수 있다. 상기 제3 온도는 반도체 에피층(112)을 성장시키는 온도 조건인 제1 온도보다 낮고, 반도체 비정질층(114A)을 형성하는 온도 조건인 제2 온도보다 높은 온도일 수 있다. 예를 들면, 상기 제3 온도는 상기 제1 온도보다 낮고 상기 제2 온도보다 높되, 약 600℃ 내지 약 700℃일 수 있다.
반도체 결정질층(114)은 반도체 에피층(112)과 동일한 결정성을 가질 수 있다. 반도체 결정질층(114)은, 상기 제3 온도 조건에서의 열처리 과정에서 반도체 에피층(112)이 시드로 기능하여 반도체 비정질층(114A)이 결정화되어 형성될 수 있다.
반도체 에피층(112) 및 반도체 결정질층(114)은 각각 하부 반도체층(112) 및 상부 반도체층(114)이라고 호칭할 수 있으며, 상부 반도체층(114)은 하부 반도체층(112) 상에 적층되어, 하부 반도체층(112)과 상부 반도체층(114)으로 이루어지는 반도체층(110)을 구성할 수 있다.
본 명세서에서, 반도체 에피층(112) 및 반도체 결정질층(114)은 집적회로 소자의 제조 방법을 설명하는 데에 주로 사용이 되고, 하부 반도체층(112) 및 상부 반도체층(114)은 집적회로 소자의 구조를 설명하는 데에 주로 사용이 될 수 있다.
반도체 에피층(112)과 반도체 결정질층(114) 사이에는 반도체 계면(110IF)을 가질 수 있다. 일부 실시 예에서, 반도체 계면(110IF)은 기판(102)의 상면에 평행한 면을 따라서 위치할 수 있다.
또는 도 5 및 도 7을 함께 참조하면, 제3 온도 조건에서 열처리를 수행하여, 도 5에 보인 반도체 비정질층(114A)을 먼저 결정화하여 반도체 결정질층(114)을 형성한다. 이후 도 7 및 도 8을 함께 참조하면, 도 7에 보인 반도체 결정질층(114) 중 스택 리세스(SR) 밖에 있는 부분, 즉, 반도체 결정질층(114) 중 하드 마스크 패턴(HM)의 상면보다 높은 레벨의 부분을 제거한다. 반도체 결정질층(114)은 예를 들면, CMP 공정을 통하여 반도체 결정질층(114)의 상면이 하드 마스크 패턴(HM)의 상면과 동일 레벨에 위치하도록 일부분을 제거할 수 있다.
도 8 및 도 9를 함께 참조하면, 반도체 결정질층(114)의 상면이 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조의 상면, 즉, 복수의 나노시트 반도체층(NS) 중 기판(102)으로부터 가장 먼 나노시트 반도체층(NS)의 상면과 동일 레벨을 가지도록, 도 8에 보인 반도체 결정질층(114)의 상측 일부분을 제거한다. 반도체 결정질층(114)의 상측 일부분은 예를 들면, 에치백 공정을 통하여 제거할 수 있다. 반도체 결정질층(114)의 상측 일부분을 제거하는 과정에서 커버 스페이서(108S)의 상측 일부분도 제거될 수 있다.
도 9 및 도 10을 함께 참조하면, 셀 영역(CR)에서 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조 상에 형성된 하드 마스크 패턴(HM)을 제거한다. 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조의 상면, 즉, 복수의 나노시트 반도체층(NS) 중 기판(102)으로부터 가장 먼 나노시트 반도체층(NS)의 상면은 반도체층(110)의 상면, 즉 반도체 결정질층(114)의 상면과 동일 레벨을 가지며, 동일 평면구성(co-planar)을 이룰 수 있다.
도 10 및 도 11을 함께 참조하면, 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조, 반도체 에피층(112)과 반도체 결정질층(114)의 적층 구조인 반도체층(110), 그리고 기판(102)의 일부를 식각하여 복수의 트렌치(TRE)를 형성한다. 그 결과, 셀 영역(CR) 및 주변 회로 영역(PR) 각각에 복수의 트렌치(TRE)에 의해 정의되는 복수의 핀형 활성 영역(FA)이 형성될 수 있다. 복수의 핀형 활성 영역(FA)은 상호 평행하게 제1 수평 방향(X 방향)을 따라 연장될 수 있다. 복수의 핀형 활성 영역(FA)은 기판(102)의 주면(102M)으로부터 상측으로 수직 방향(Z 방향)으로 돌출될 수 있다. 셀 영역(CR)에서 복수의 핀형 활성 영역(FA)은 제2 수평 방향(Y 방향)을 따라서 일정한 피치로 배열될 수 있다. 주변 회로 영역(PR)에서 복수의 핀형 활성 영역(FA)은 제2 수평 방향(Y 방향)을 따라서 일정한 피치로 배열될 수 있다. 일부 실시 예에서, 복수의 핀형 활성 영역(FA)은 셀 영역(CR) 및 주변 회로 영역(PR) 각각에서 제2 수평 방향(Y 방향)을 따라서 동일한 피치로 배열될 수 있으나, 이에 한정되지 않는다. 예를 들면, 복수의 핀형 활성 영역(FA)은 셀 영역(CR)에서 제2 수평 방향(Y 방향)을 따라서 일정한 제1 피치로 배열될 수 있고, 주변 회로 영역(PR)에서 제2 수평 방향(Y 방향)을 따라서 상기 제1 피치와 다른 일정한 제2 피치로 배열될 수 있다.
셀 영역(CR)에서 복수의 핀형 활성 영역(FA) 위에는 복수의 희생 반도체층(106S)과 복수의 나노시트(N1, N2, N3)의 적층 구조(NSS)가 배치될 수 있다. 복수의 나노시트(N1, N2, N3)의 적층 구조(NSS)는 복수의 나노시트 반도체층(NS)의 일부가 식각에 의해 제거되어 형성될 수 있다. 주변 회로 영역(PR)에서 복수의 핀형 활성 영역(FA) 위에는 각각 하부 반도체층(112)과 상부 반도체층(114)의 적층 구조인 복수의 반도체층(110)이 배치될 수 있다.
복수의 나노시트(N1, N2, N3)의 적층 구조(NSS), 및 복수의 핀형 활성 영역(FA)을 형성하는 과정에서 커버 스페이서(108S)는 모두 제거될 수 있다.
셀 영역(CR)에서 복수의 핀형 활성 영역(FA) 위에 배치되는 복수의 나노시트(N1, N2, N3)의 적층 구조(NSS)와 주변 회로 영역(PR)에서 복수의 핀형 활성 영역(FA) 위에 배치되는 복수의 반도체층(110)은 대체로 동일한 레벨에 위치할 수 있다.
본 명세서에서는 셀 영역(CR) 및 주변 회로 영역(PR) 각각에서 복수의 트렌치(TRE)에 의해 정의되는 기판(102)의 일부분을 복수의 핀형 활성 영역(FA)이라 호칭하나, 주변 회로 영역(PR)에서는 기판(102)의 일부분, 하부 반도체층(112) 및 상부 반도체층(114)의 적층 구조가 실질적으로 FinFET를 구성하는 핀형 활성 영역의 기능을 수행하므로, 주변 회로 영역(PR)에서 핀형 활성 영역(FA), 하부 반도체층(112) 및 상부 반도체층(114)의 적층 구조는 핀형 적층 구조(FS)라고 호칭할 수 있다. 복수의 핀형 적층 구조(FS)는 상호 평행하게 제1 수평 방향(X 방향)을 따라 연장될 수 있고, 기판(102)의 주면(102M)으로부터 상측으로 수직 방향(Z 방향)으로 돌출될 수 있다.
도 12를 참조하면, 복수의 트렌치(TRE)을 채우는 예비 소자 분리막(118p)을 형성한다. 예비 소자 분리막(118p)은 복수의 핀형 활성 영역(FA)의 측벽, 복수의 나노시트(N1, N2, N3)의 적층 구조(NSS)의 측벽 및 상면, 및 복수의 반도체층(110)의 측벽 및 상면을 덮도록 형성될 수 있다.
도 12 및 도 13을 함께 참조하면, 예비 소자 분리막(118p)을 그 상부로부터 일부 두께만큼 제거하기 위한 리세스(recess) 공정을 수행하여 소자 분리막(118)을 형성한다. 상기 리세스 공정을 수행하기 위하여, 건식 식각, 습식 식각, 또는 건식 및 습식을 조합한 식각 공정을 이용할 수 있다.
소자 분리막(118)의 상면이 핀형 활성 영역(FA)의 상면(104)과 동일하거나 대체로 유사한 레벨로 되도록 상기 리세스 공정을 수행할 수 있다. 그 결과, 셀 영역(CR)에서 복수의 핀형 활성 영역(FA) 위에 있는 복수의 나노시트(N1, N2, N3)의 적층 구조(NSS), 및 복수의 희생 반도체층(106S)의 측벽과, 주변 회로 영역(PR)에서 복수의 핀형 활성 영역(FA) 위에 있는 복수의 반도체층(110)의 측벽이 노출될 수 있다.
도 14a 및 도 14b를 함께 참조하면, 셀 영역(CR) 및 주변 회로 영역(PR)에서, 복수의 나노시트(N1, N2, N3)의 적층 구조(NSS) 및 복수의 희생 반도체층(106S)가 형성된 복수의 핀형 활성 영역(FA) 위 및 복수의 반도체층(110)이 형성된 복수의 핀형 활성 영역(FA) 위에서 복수의 핀형 활성 영역(FA)의 적어도 일부분과 교차하여 연장되는 복수의 더미 게이트 구조체(DGS)을 형성한다. 복수의 더미 게이트 구조체(DGS)는 상호 평행하게 제2 수평 방향(Y 방향)을 따라 연장될 수 있다
더미 게이트 구조체(DGS)는 산화막(D12), 더미 게이트층(D14), 및 캡핑층(D16)이 차례로 적층된 구조를 가질 수 있다. 더미 게이트 구조체(DGS)를 형성하기 위한 일 예에서, 복수의 핀형 활성 영역(FA)을 덮고 있는 복수의 나노시트(N1, N2, N3)의 적층 구조(NSS) 및 복수의 희생 반도체층(106S)의 노출 표면, 복수의 핀형 활성 영역(FA)의 노출 표면, 및 소자 분리막(118)의 상면을 각각 덮도록 산화막(D12), 더미 게이트층(D14), 및 캡핑층(D16)을 차례로 형성한 후, 이들을 패터닝하여 산화막(D12), 더미 게이트층(D14), 및 캡핑층(D16)이 필요한 부분에만 남도록 할 수 있다.
일부 실시예들에서, 더미 게이트층(D14)은 폴리실리콘으로 이루어지고, 캡핑층(D16)은 실리콘 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
이후, 더미 게이트 구조체(DGS)의 양 측벽을 덮는 게이트 스페이서(130)를 형성한다. 게이트 스페이서(130)를 형성하기 위하여, 더미 게이트 구조체(DGS)가 형성된 반도체 기판(102) 상에 스페이서층을 형성한 후, 상기 스페이서층을 다시 에치백하여 게이트 스페이서(130)가 남도록 할 수 있다. 게이트 스페이서(130)는 예를 들면, 실리콘 질화막으로 이루어질 수 있다.
도 15를 참조하면, 더미 게이트 구조체(DGS) 및 게이트 스페이서(130)를 식각 마스크로 이용하여 복수의 나노시트(N1, N2, N3)의 적층 구조(NSS) 및 복수의 희생 반도체층(106S)의 일부, 그리고 복수의 반도체층(110)의 일부를 식각에 의해 제거하여 리세스 영역(RS)을 형성한다. 리세스 영역(RS)의 저면에는 핀형 활성 영역(FA)이 노출될 수 있다. 일부 실시 예에서, 복수의 나노시트(N1, N2, N3)의 적층 구조(NSS) 및 복수의 희생 반도체층(106S)의 일부, 그리고 복수의 반도체층(110)의 일부를 식각하는 과정에서, 핀형 활성 영역(FA)의 상측 일부분이 함께 제거될 수 있다.
도 15 및 도 16을 함께 참조하면, 셀 영역(CR)에 대하여 등방성 식각 공정을 이용하여 복수의 나노시트 적층 구조(NSS) 각각의 양 측에서 노출되는 복수의 희생 반도체층(106S)의 일부분을 제거하여 제거 공간을 형성한 후, 셀 영역(CR)에서 복수의 나노시트(N1, N2, N3) 각각의 사이에 형성된 상기 제거 공간을 채우는 절연 스페이서(140)를 형성한다. 절연 스페이서(140)는 예를 들면, 실리콘 질화막으로 이루어질 수 있다. 일부 실시예들에서, 절연 스페이서(140)는 복수의 절연층이 적층되어 이루어질 수 있다.
절연 스페이서(140)를 형성한 후, 셀 영역(CR)에서 복수의 나노시트(N1, N2, N3)의 노출된 양 측벽 및 핀형 활성 영역(FA)의 노출 표면, 그리고 주변 회로 영역(CR)에서 복수의 핀형 적층 구조(FS)의 노출 표면으로부터 반도체 물질을 에피택셜 성장시켜 복수의 소스/드레인 영역(160)을 형성한다.
일부 실시 예에서, 복수의 소스/드레인 영역(160) 중 일부와 다른 일부는 다른 물질을 포함할 수 있으며, 서로 다른 물질을 포함하는 복수의 소스/드레인 영역(160) 중 일부와 다른 일부는 각각 별도의 에피택셜 성장 공정을 수행하여 형성할 수 있다. 예를 들면, 복수의 소스/드레인 영역(160) 중 일부는 Ge를 포함할 수 있다. 일부 실시 예에서, 복수의 소스/드레인 영역(160) 중 일부는 Si를 포함하는 반도체 물질과 Ge를 포함하는 반도체 물질의 다층 구조로 이루어질 수 있다.
예를 들면, 복수의 소스/드레인 영역(160) 중 다른 일부는 Si를 포함하되 Ge를 포함하지 않을 수 있다. 일부 실시 예에서, 복수의 소스/드레인 영역(160) 중 다른 일부는 Si를 포함하는 반도체 물질, 및 Si와 같은 반도체 물질 또는 SiC와 같은 화합물 반도체 물질의 다층 구조로 이루어질 수 있다.
도 16 및 도 17을 함께 참조하면, 복수의 더미 게이트 구조체(DGS) 및 복수의 소스/드레인 영역(160) 상에 게이트간 절연막(172)을 형성한 후, 게이트간 절연막(172)을 평탄화하여 더미 게이트층(D14)의 상면을 덮는 캡핑층(D16)을 제거하고, 캡핑층(D16)의 주위에 있는 게이트 스페이서(130), 보호막(138), 및 게이트간 절연막(172)을 그 상부로부터 일부 두께만큼 연마하여, 게이트간 절연막(172)의 상면이 더미 게이트층(D14)의 상면과 대략 동일한 레벨에 위치하도록 한다. 일부 실시예들에서, 게이트간 절연막(172)은 실리콘 산화막으로 이루어질 수 있다.
도 17 및 도 18을 함께 참조하면, 게이트간 절연막(172) 및 게이트 스페이서(130)를 통해 노출되는 더미 게이트층(D14) 및 그 하부의 산화막(D12)을 제거하고, 핀형 활성 영역(FA) 상에 남아 있는 복수의 희생 반도체층(106S) 중 적어도 일부를 제거하여, 복수의 게이트 공간(GS)을 형성한다. 게이트 공간(GS)을 통해 셀 영역(CR)에서 복수의 나노시트(N1, N2, N3)의 표면, 및 핀형 활성 영역(FA)의 상면의 일부분이 노출될 수 있고, 주변 회로 영역(PR)에서 복수의 핀형 적층 구조(FS)의 표면이 노출될 수 있다. 다. 일부 실시 예에서, 복수의 희생 반도체층(106S) 중 일부분은 제거되지 않고 잔류될 수 있다.
도 18 및 도 19를 함께 참조하면, 복수의 게이트 공간(GS)에서 노출되는 표면들 위에 게이트 유전막(145)을 형성하고, 게이트 유전막(145) 위에서 복수의 게이트 공간(GS)을 채우는 복수의 게이트 전극(150)을 형성한다. 복수의 게이트 전극(150)는 상호 평행하게 제2 수평 방향(Y 방향)을 따라 연장될 수 있다
게이트 유전막(145)은 인터페이스막(interfacial layer)과 고유전막의 적층 구조로 이루어질 수 있다. 일부 실시예들에서, 상기 인터페이스막은 유전율이 약 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 인터페이스막은 생략될 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 고유전막은 약 10 내지 25의 유전 상수를 가질 수 있다.
게이트 전극(150)은 일함수 조절용 금속 함유층과, 상기 일함수 조절용 금속 함유층의 상부 공간을 채우는 갭필용 금속 함유층을 포함할 수 있다. 일부 실시예들에서, 게이트 전극(150)은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다.
셀 영역(CR)에서, 게이트 전극(150)은 복수의 나노시트(N1, N2, N3)를 포함하는 나노시트 적층 구조(NSS)의 상면을 덮는 메인 게이트 부분(150M)과, 메인 게이트 부분(150M)에 연결되고 복수의 나노시트(N1, N2, N3) 각각 및 핀형 활성 영역(FA)의 사이의 공간에 형성되는 복수의 서브 게이트 부분(150S)을 포함할 수 있다.
셀 영역(CR)에서, 복수의 서브 게이트 부분(150S) 각각의 양단 상에는 게이트 유전막(145)를 사이에 두고 복수의 절연 스페이서(140)가 배치될 수 있다.
주변 회로 영역(PR)에서, 게이트 전극(150)은 복수의 핀형 적층 구조(FS)의 표면을 덮는 메인 게이트 부분(150M)만으로 이루어지고, 복수의 서브 게이트 부분(150S)을 포함하지 않을 수 있다.
도 20a 및 도 20b를 함께 참조하면, 복수의 게이트 전극(150) 및 게이트간 절연막(172)을 덮는 층간절연막(174)을 형성한 후, 층간절연막(174) 및 게이트간 절연막(172)을 일부 식각하여 복수의 소스/드레인 영역(160)을 노출시키는 복수의 제1 콘택홀(192H)을 형성하고, 복수의 제1 콘택홀(192H)을 통해 노출되는 복수의 소스/드레인 영역(160)의 상면에 각각 금속 실리사이드막(162)을 형성한다. 또한, 층간 절연막(174)을 일부 식각하여 복수의 게이트 전극(150)의 상면, 즉 메인 게이트 부분(150M)의 상면을 노출시키는 복수의 제2 콘택홀(194H)을 형성한다. 일부 실시 예에서, 복수의 제1 콘택홀(192H)과 복수의 제2 콘택홀(194H)은 단일 식각 공정에 의하여 함께 형성할 수 있으나, 이에 한정되지 않으며, 복수의 제1 콘택홀(192H)과 복수의 제2 콘택홀(194H)은 각각 별도의 식각 공정에 의하여 형성될 수 있다.
이후, 복수의 제1 콘택홀(192H)을 채우는 복수의 제1 콘택 플러그(192)와 복수의 제2 콘택홀(194H)을 채우는 복수의 제2 콘택 플러그(194)를 형성하여, 집적회로 소자(1)를 형성한다.
복수의 제1 콘택 플러그(192)는 금속 실리사이드막(162)을 통해 복수의 소스/드레인 영역(160)에 연결될 수 있고, 복수의 제2 콘택 플러그(194)는 복수의 게이트 전극(150)과 연결될 수 있다. 일부 실시 예에서, 복수의 제1 콘택 플러그(192)와 복수의 제2 콘택 플러그(194)는 함께 형성할 수 있으나, 이에 한정되지 않으며, 복수의 제1 콘택 플러그(192)와 복수의 제2 콘택 플러그(194)은 각각 별도의 공정에 의하여 형성될 수 있다.
집적회로 소자(1)는 기판(102)의 주면(102M)으로부터 상측으로 수직 방향(Z 방향)으로 돌출되고 제1 수평 방향(X 방향)으로 연장되는 핀형 활성 영역(FA), 셀 영역(CR)에서 핀형 활성 영역(FA)의 상면으로부터 이격된 위치에서 핀형 활성 영역(FA)의 상면과 대면하는 복수의 나노시트 적층 구조(NSS), 주변 회로 영역(PR)에서 각각 핀형 활성 영역(FA) 상에 배치되는 반도체층(110)으로 이루어지는 복수의 핀형 적층 구조(FS)를 포함한다. 셀 영역(CR)에는 다중 게이트 MOSFET가 구비될 수 있고, 주변 회로 영역(PR)에는 단일 게이트 MOSFET가 구비될 수 있다.
기판(102)에는 복수의 핀형 활성 영역(FA)을 한정하는 복수의 트렌치(TRE)가 형성될 수 있다. 복수의 핀형 활성 영역(FA)의 측벽은 복수의 트렌치(TRE)를 채우는 소자분리막(118)으로 덮일 수 있다. 핀형 활성 영역(FA)의 상면의 레벨, 및 소자분리막(118)의 상면의 레벨은 서로 동일하거나 유사할 수 있다.
복수의 나노시트 적층 구조(NSS)는 핀형 활성 영역(FA)의 상면으로부터 이격되어 있다. 복수의 나노시트 적층 구조(NSS)는 기판(102) 상에서 핀형 활성 영역(FA)의 상면과 평행하게 연장되는 복수의 나노시트(N1, N2, N3)를 포함할 수 있다.
하나의 나노시트 적층 구조(NSS)를 구성하는 복수의 나노시트(N1, N2, N3)는 셀 영역(CR)에서 핀형 활성 영역(FA)의 상면 위에 하나씩 차례로 적층되어 있다. 본 예에서, 하나의 나노시트 적층 구조(NSS)가 3 개의 나노시트(N1, N2, N3)를 포함하는 경우를 예시하였으나, 본 발명의 기술적 사상은 예시한 바에 한정되지 않는다. 복수의 나노시트(N1, N2, N3)는 각각 채널 영역을 가질 수 있다. 예를 들면, 복수의 나노시트(N1, N2, N3)는 단일 물질로 이루어질 수 있다. 일부 실시예들에서, 복수의 나노시트(N1, N2, N3)는 셀 영역(CR)에서의 기판(102)의 구성 물질과 동일한 물질로 이루어질 수 있다.
하나의 반도체층(110)을 구성하는 하부 반도체층(112)과 상부 반도체층(114)은 주변 회로 영역(PR)에서 핀형 활성 영역(FA)의 상면 위에 순차적으로 적층되어 있다. 예를 들면, 하부 반도체층(112)과 상부 반도체층(114)은 단일 물질로 이루어질 수 있다. 주변 회로 영역(PR)에서 핀형 활성 영역(FA), 하부 반도체층(112) 및 상부 반도체층(114)은 서로 동일한 결정성을 가지되, 서로 접하는 하부 반도체층(112)의 상면과 상부 반도체층(114)의 하면은 반도체 계면(110IF)을 가질 수 있다. 일부 실시예들에서, 하부 반도체층(112)과 상부 반도체층(114)은 주변 영역(PR)에서의 핀형 활성 영역(FA)의 구성 물질과 동일한 물질로 이루어질 수 있다.
일부 실시 예에서, 반도체 계면(110IF)은 기판(102)의 상면 또는 주면(102M)에 평행한 면을 따라서 위치할 수 있다. 예를 들면, 주변 회로 영역(PR)에서, 복수의 핀형 활성 영역(FA)의 상면 위에 적층된 복수의 반도체층(110) 각각이 가지는 반도체 계면(110IF)은 기판(102)의 상면 또는 주면(102M)에 평행한 동일한 면에 위치할 수 있다.
반도체 계면(110IF)의 레벨(LV)은, 복수의 나노시트(N1, N2, N3)의 적층 구조(NSS) 중 기판(102)에 가장 가까운 나노시트(N1)의 하면의 레벨(LVN)보다 수직 방향(Z 방향)으로 높게 위치할 수 있다. 복수의 나노시트(N1, N2, N3)의 적층 구조(NSS) 중 기판(102)에 가장 가까운 나노시트(N1)의 하면의 레벨(LVN)은 기준 레벨(LVN)이라 호칭할 수 있다. 일부 실시 예에서, 반도체 계면(110IF)의 레벨(LV)은, 기준 레벨(LVN)보다 높되, 복수의 나노시트(N1, N2, N3)의 적층 구조(NSS) 중 기판(102)에 가장 가까운 나노시트(N1)의 상면의 레벨보다 낮게 위치할 수 있다.
셀 영역(CR)에서 복수의 핀형 활성 영역(FA) 위에 배치되는 복수의 나노시트(N1, N2, N3)의 적층 구조(NSS)와 주변 회로 영역(PR)에서 복수의 핀형 활성 영역(FA) 위에 배치되는 복수의 반도체층(110)은 대체로 동일한 레벨에 위치할 수 있다.
핀형 활성 영역(FA) 상에는 복수의 게이트 전극(150)가 제1 수평 방향(X 방향)과 교차하는 제2 수평 방향(Y 방향)으로 연장될 수 있다. 복수의 게이트 전극(150)은 셀 영역(CR)에서 복수의 나노시트 적층 구조(NSS) 각각과 적어도 일부분이 수직 방향(Z 방향)으로 오버랩될 수 있고, 주변 회로 영역(PR)에서 복수의 핀형 적층 구조(FS) 각각과 적어도 일부분이 수직 방향(Z 방향)으로 오버랩될 수 있다.
셀 영역(CR)에서 복수의 게이트 전극(150) 각각은 나노시트 적층 구조(NSS)를 덮으면서 복수의 나노시트(N1, N2, N3)의 적어도 일부를 포위하도록 형성될 수 있다. 셀 영역(CR)에서 게이트 전극(150)는 나노시트 적층 구조(NSS)의 상면을 덮는 메인 게이트 부분(150M)과, 메인 게이트 부분(150M)에 연결되고 핀형 활성 영역(FA) 및 복수의 나노시트(N1, N2, N3)와의 사이의 공간, 즉, 복수의 나노시트(N1, N2, N3) 각각의 하측에 형성되는 복수의 서브 게이트 부분(150S)을 포함할 수 있다. 나노시트 적층 구조(NSS)와 게이트 전극(150)와의 사이에는 게이트 유전막(145)이 형성되어 있다.
주변 회로 영역(PR)에서 복수의 게이트 전극(150)은 핀형 적층 구조(FS)의 표면을 덮도록 형성될 수 있다. 주변 회로 영역(PR)에서 복수의 게이트 전극(150)은 메인 게이트 부분(150M)만을 포함하고, 서브 게이트 부분(150S)을 가지지 않을 수 있다. 핀형 적층 구조(FS)와 게이트 전극(150)와의 사이에는 게이트 유전막(145)이 형성되어 있다.
셀 영역(CR) 및 주변 회로 영역(PR)에서 복수의 핀형 활성 영역(FA) 위에는 복수의 소스/드레인 영역(160)이 형성되어 있다. 셀 영역(CR)에서 복수의 소스/드레인 영역(160)은 각각 이웃하는 복수의 나노시트(N1, N2, N3)의 일단에 연결되어 있다. 주변 회로 영역(PR)에서 복수의 소스/드레인 영역(160)은 각각 이웃하는 핀형 적층 구조(FS)의 측벽에 연결되어 있다.
복수의 나노시트 적층 구조(NSS) 위 및 복수의 핀형 적층 구조(FS) 위에는 게이트 전극(150)의 측벽을 차례로 덮는 게이트 스페이서(130)이 형성되어 있다. 게이트 스페이서(130)는 실리콘 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 게이트 스페이서(130)는 게이트 전극(150) 중 메인 게이트 부분(150M)의 측벽을 덮을 수 있다.
셀 영역(CR)에서 복수의 나노시트(N1, N2, N3) 각각의 사이의 공간에는 소스/드레인 영역(160)에 접하는 절연 스페이서(140)가 형성되어 있다. 절연 스페이서(140)는 핀형 활성 영역(FA)와 복수의 나노시트(N1, N2, N3) 각각의 사이의 공간에서 서브 게이트 부분(150S)과 소스/드레인 영역(160)과의 사이에 개재될 수 있다.
복수의 소스/드레인 영역(160) 위에는 게이트간 절연막(172) 및 층간절연막(174)이 차례로 형성되어 있다. 게이트간 절연막(172) 및 층간절연막(174)은 각각 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
복수의 소스/드레인 영역(160)에는 복수의 제1 콘택 플러그(192)가 연결될 수 있다. 제1 콘택 플러그(192)는 층간절연막(174) 및 게이트간 절연막(172)을 관통하여 소스/드레인 영역(160)에 연결될 수 있다. 금속 실리사이드막(162)은 소스/드레인 영역(160)과 제1 콘택 플러그(192)와의 사이에 개재될 수 있다. 일부 실시예들에서, 금속 실리사이드막(162)은 생략 가능하다.
복수의 게이트 전극(150)에는 복수의 제2 콘택 플러그(194)가 연결될 수 있다. 제2 콘택 플러그(194)는 층간 절연막(174)을 관통하여 게이트 전극(150)에 연결될 수 있다.
제1 콘택 플러그(192) 및 제2 콘택 플러그(194) 각각은 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다.
본 발명에 따른 집적회로 소자(1)는 복수의 나노시트(N1, N2, N3)의 적층 구조(NSS)와 대체로 동일한 레벨에 위치하는 복수의 반도체층(110)을 구성하는 하부 반도체층(112)은 제1 온도 조건에서 에피택셜 성장으로 형성하고, 상부 반도체층(114)은 상기 제1 온도 조건보다 낮은 제2 온도 조건에서 반도체 비정질층을 형성한 후, 상기 제1 온도 조건보다 낮고 상기 제2 온도 조건보다 높은 제3 온도 조건에서 열처리하여 결정화하여 형성할 수 있으므로, 복수의 핀형 적층 구조(FS)을 구성하는 반도체층(도 10의 110) 전체를 상기 제1 온도 조건에서 형성하는 것에 비하여, 낮은 온도 범위에서 반도체층(110)를 형성할 수 있으므로, 반도체층(110)을 형성하는 과정에서 복수의 희생 반도체층(도 10의 106S) 및 복수의 나노시트 반도체층(도 10의 NS)의 적층 구조 내에서 확산이 발생하여, 복수의 희생 반도체층(106S) 각각 및 복수의 나노시트 반도체층(NS) 각각의 두께가 변화하는 것을 방지하여, 집적회로 소자(1)의 신뢰성을 확보할 수 있다.
도 21 내지 도 39b는 본 발명의 예시적인 실시예들에 따른 집적회로 소자의 제조 방법, 및 이를 통하여 제조된 집적회로 소자을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 21 내지 도 39b에 대한 내용 중 도 1 내지 도 20b와 중복되는 설명은 생략할 수 있다. 구체적으로, 도 21 내지 도 33a, 및 도 39a는 Y-Z 면을 따라서 절단한 단면도들이고, 도 33b 도 내지 도 38, 및 도 39b는 X-Z 면을 따라서 절단한 단면도들로, 도 33b는 도 33a의 C ?? C'선, P1 ?? P1'선 및 P2 ?? P2'선을 따라 절단한 단면도이고, 도 34 내지 도 38은 도 33a의 C ?? C'선, P1 ?? P1'선 및 P2 ?? P2'선에 대응하는 위치를 따라 절단한 단면도이고, 도 39b는 도 39a의 C ?? C'선, P1 ?? P1'선 및 P2 ?? P2'선을 따라 절단한 단면도이다.
도 21을 참조하면, 셀 영역(CR), 제1 주변 회로 영역(PRN), 및 제2 주변 회로 영역(PRW)을 가지는 기판(102) 상에 복수의 희생 반도체층(106S)과 복수의 나노시트 반도체층(NS)을 한 층씩 교대로 적층한다. 일부 실시 예에서, 제2 수평 방향(Y 방향)으로 제2 주변 회로 영역(PRW)의 폭은 제1 주변 회로 영역(PRN)의 폭보다 큰 값을 가질 수 있다.
도 22를 참조하면, 셀 영역(CR)에서, 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조 위에 하드 마스크 패턴(HM)을 형성한다. 하드 마스크 패턴(HM)은 제1 하드 마스크층(HM-A) 및 제2 하드 마스크층(HM-B)이 적층 구조를 이룰 수 있다.
하드 마스크 패턴(HM)을 식각 마스크로 이용하여 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조 중 제1 주변 회로 영역(PRN) 및 제2 주변 회로 영역(PRW) 각각에 형성된 부분을 제거하여, 스택 리세스(SR)를 형성한다. 그 결과, 주변 회로 영역(PR)에는 기판(102)의 상면이 노출될 수 있다.
스택 리세스(SR)를 형성한 후, 스택 리세스(SR)의 내측벽과 저면, 그리고 하드 마스크 패턴(HM)이 형성된 복수의 희생 반도체층(106S)과 복수의 나노시트 반도체층(NS)의 적층 구조의 표면을 컨포멀하게 덮는 커버 절연층(108)을 형성한다.
일부 실시 예에서, 제2 수평 방향(Y 방향)으로 커버 절연층(108)에 의하여 한정되는 제1 주변 회로 영역(PRN)에서 스택 리세스(SR)의 제1 폭(W1)은 제2 주변 회로 영역(PRW)의 제2 폭(W2)보다 작은 값을 가질 수 있다.
도 22 및 도 23을 함께 참조하면, 커버 절연층(108)의 일부분, 예를 들면, 셀 영역(CR)에서 하드 마스크 패턴(HM)의 상면 상의 커버 절연층(108)의 부분, 및 주변 회로 영역(PR)에서 기판(102)의 상면을 덮는 커버 절연층(108)의 부분을 제거하여, 하드 마스크 패턴(HM)이 형성된 복수의 희생 반도체층(106S)과 복수의 나노시트 반도체층(NS)의 적층 구조의 외측벽, 즉 스택 리세스(SR)의 내측벽을 덮는 커버 스페이서(108S)를 형성한다.
도 24를 참조하면, 제1 주변 회로 영역(PRN) 및 제2 주변 회로 영역(PRW)에서 기판(102) 상에 각각 제1 반도체 에피층(112N) 및 제2 반도체 에피층(112W)을 형성한다. 제1 반도체 에피층(112N) 및 제2 반도체 에피층(112W) 각각은 그 하부의 기판(102)과 동일한 결정성을 가지도록 제1 온도 조건에서 에피택셜 성장으로 형성할 수 있다.
제1 반도체 에피층(112N) 및 제2 반도체 에피층(112W) 각각은 복수의 희생 반도체층(106S) 중 기판(102)에 가장 가까운 희생 반도체층(106S)의 상면보다 큰 값을 두께를 가지도록 형성할 수 있다. 즉, 제1 반도체 에피층(112N)의 상면의 최상 레벨인 제1 레벨(LV1) 및 제2 반도체 에피층(112W)의 상면의 최상 레벨인 제2 레벨(LV2) 각각은 복수의 희생 반도체층(106S) 중 기판(102)에 가장 가까운 희생 반도체층(106S)의 상면의 레벨(LVN) 또는 복수의 나노시트 반도체층(NS) 중 기판(102)에 가장 가까운 나노시트 반도체층(NS)의 하면의 레벨(LVN)보다 높은 레벨에 위치할 수 있다. 일부 실시 예에서, 제1 레벨(LV1)은 제2 레벨(LV2)보다 높게 위치할 수 있다. 즉, 제1 반도체 에피층(112N)의 두께는 제2 반도체 에피층(112W)의 두께보다 큰 값을 가질 수 있다.
일부 실시 예에서, 제1 반도체 에피층(112N) 및 제2 반도체 에피층(112W) 각각의 상면은 서로 다른 기울기를 가지는 복수의 패싯(facet)을 가질 수 있다. 예를 들면, 제1 반도체 에피층(112N) 및 제2 반도체 에피층(112W) 각각의 상면은 기판(102)의 상면에 평행한 패싯(facet) 및 기판(102)의 상면에 대하여 기울기를 가지는 적어도 하나의 패싯(facet)을 가질 수 있다.
도 25를 참조하면, 기판(102) 상에 스택 리세스(SR)를 채우는 반도체 비정질층(114A)을 형성한다. 반도체 비정질층(114A)은 하드 마스크 패턴(HM)이 형성된 복수의 희생 반도체층(106S)과 복수의 나노시트 반도체층(NS), 제1 반도체 에피층(112N) 및 제2 반도체 에피층(112W)을 덮으며 스택 리세스(SR)를 채울 수 있도록 제2 온도 조건에서 형성할 수 있다.
도 26을 참조하면, 도 25에 보인 반도체 비정질층(114A) 중 스택 리세스(SR) 밖에 있는 부분, 즉, 반도체 비정질층(114A) 중 하드 마스크 패턴(HM)의 상면보다 높은 레벨의 부분을 제거한다.
도 26 및 도 27을 함께 참조하면, 제3 온도 조건에서 열처리를 수행하여, 반도체 비정질층(114A)을 결정화하여 반도체 결정질층(114)을 형성한다.
일부 실시 예에서, 도 5, 도 7 및 도 8에 보인 것과 같이, 도 25에 보인 반도체 비정질층(114A)을 결정화한 후, 하드 마스크 패턴(HM)의 상면보다 높은 레벨의 부분을 제거하여, 반도체 결정질층(114)을 형성할 수도 있다.
제1 주변 회로 영역(PRN)에서 제1 반도체 에피층(112N)과 반도체 결정질층(114)은 각각 제1 하부 반도체층(112N) 및 제1 상부 반도체층(114)이라고 호칭할 수 있으며, 제1 주변 회로 영역(PRN)에서는 제1 하부 반도체층(112N)과 제1 상부 반도체층(114)으로 이루어지는 제1 반도체층(110N)을 구성할 수 있다. 제2 주변 회로 영역(PRW)에서 제2 반도체 에피층(112W)과 반도체 결정질층(114)은 각각 제2 하부 반도체층(112W) 및 제2 상부 반도체층(114)이라고 호칭할 수 있으며, 제2 주변 회로 영역(PRW)에서는 제2 하부 반도체층(112W)과 제2 상부 반도체층(114)으로 이루어지는 제2 반도체층(110W)을 구성할 수 있다.
제1 반도체 에피층(112N)과 반도체 결정질층(114) 사이, 및 제2 반도체 에피층(112W)과 반도체 결정질층(114) 사이 각각에는 제1 반도체 계면(110NIF) 및 제2 반도체 계면(110WIF)이 관찰될 수 있다. 일부 실시 예에서, 제1 반도체 계면(110NIF) 및 제2 반도체 계면(110WIF) 각각은 서로 다른 기울기를 가지는 복수의 면으로 이루어질 수 있다. 예를 들면, 제1 반도체 계면(110NIF) 및 제2 반도체 계면(110WIF) 각각은 기판(102)의 상면에 평행한 면 및 기판(102)의 상면에 대하여 기울기를 가지는 적어도 하나의 면을 가질 수 있다.
도 27 및 도 28을 함께 참조하면, 반도체 결정질층(114)의 상면이 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조의 상면, 즉, 복수의 나노시트 반도체층(NS) 중 기판(102)으로부터 가장 먼 나노시트 반도체층(NS)의 상면과 동일 레벨을 가지도록, 도 27에 보인 반도체 결정질층(114)의 상측 일부분을 제거한다. 반도체 결정질층(114)의 상측 일부분을 제거하는 과정에서 커버 스페이서(108S)의 상측 일부분도 제거될 수 있다.
도 28 및 도 29를 함께 참조하면, 셀 영역(CR)에서 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조 상에 형성된 하드 마스크 패턴(HM)을 제거한다.
도 29 및 도 30을 함께 참조하면, 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조, 제1 반도체층(110N), 제2 반도체층(110W), 그리고 기판(102)의 일부를 식각하여 복수의 트렌치(TRE)를 형성한다. 그 결과, 제1 주변 회로 영역(PRN), 제2 주변 회로 영역(PRW), 및 셀 영역(CR) 각각에 복수의 트렌치(TRE)에 의해 정의되는 복수의 제1 핀형 활성 영역(FA-N), 제2 핀형 활성 영역(FA-W) 및 제3 핀형 활성 영역(FA)이 형성될 수 있다. 복수의 제1 핀형 활성 영역(FA-N), 복수의 제2 핀형 활성 영역(FA-W) 및 복수의 제3 핀형 활성 영역(FA) 각각은 상호 평행하게 제1 수평 방향(X 방향)을 따라 연장될 수 있다. 제1 핀형 활성 영역(FA-N), 제2 핀형 활성 영역(FA-W) 및 제3 핀형 활성 영역(FA) 각각은 제1 주변 회로 영역(PRN), 제2 주변 회로 영역(PRW), 및 셀 영역(CR) 각각에서 기판(102)의 주면(102M)으로부터 상측으로 수직 방향(Z 방향)으로 돌출될 수 있다.
제1 주변 회로 영역(PRN)에서 복수의 제1 핀형 활성 영역(FA-N) 위에는 각각 제1 하부 반도체층(112N)과 제1 상부 반도체층(114)의 적층 구조인 복수의 제1 반도체층(110N)이 배치될 수 있다. 제2 주변 회로 영역(PRW)에서 복수의 제2 핀형 활성 영역(FA-W) 위에는 각각 제2 하부 반도체층(112W)과 제2 상부 반도체층(114)의 적층 구조인 복수의 제2 반도체층(110W)이 배치될 수 있다. 제2 수평 방향(Y 방향)으로 제1 반도체층(110N)의 폭은 제2 반도체층(110W)의 폭보다 작은 값을 가질 수 있다.
셀 영역(CR)에서 복수의 제3 핀형 활성 영역(FA) 위에는 복수의 희생 반도체층(106S)과 복수의 나노시트(N1, N2, N3)의 적층 구조(NSS)가 배치될 수 있다.
셀 영역(CR)에서 복수의 제3 핀형 활성 영역(FA) 위에 배치되는 복수의 나노시트(N1, N2, N3)의 적층 구조(NSS)와, 제1 주변 회로 영역(PRN) 및 제2 주변 회로 영역(PRW) 각각에서 복수의 제1 핀형 활성 영역(FA-N) 위에 배치되는 복수의 제1 반도체층(110N) 및 복수의 제2 핀형 활성 영역(FA-W) 위에 배치되는 복수의 제2 반도체층(110W)은 대체로 동일한 레벨에 위치할 수 있다.
복수의 나노시트(N1, N2, N3)의 적층 구조(NSS), 복수의 제1 반도체층(110N), 및 복수의 제2 반도체층(110W)을 형성하는 과정에서 커버 스페이서(108S)는 모두 제거될 수 있다.
복수의 제1 반도체층(110N) 각각은 제1 하부 반도체층(112N)과 제1 상부 반도체층(114) 사이에 제1 반도체 계면(110NIF)을 가질 수 있다. 일부 실시 예에서, 제1 반도체 계면(110NIF) 중 일부는 기판(102)의 상면 또는 주면(102M)에 대하여 기울기를 가지는 면을 따라서 위치할 수 있다. 일부 실시 예에서, 제1 반도체 계면(110NIF) 중 일부는 기판(102)의 상면 또는 주면(102M)에 대하여 평행한 면을 따라서 위치할 수 있다. 일부 실시 예에서, 제1 주변 회로 영역(PRN)에 배치되는 복수의 제1 반도체층(110N) 중 외측에 배치되는 적어도 하나의 제1 반도체층(110N)이 가지는 제1 반도체 계면(110NIF)은 기판(102)의 상면 또는 주면(102M)에 대하여 기울기를 가지는 면을 따라서 위치할 수 있고, 내측에 배치되는 적어도 하나의 제1 반도체층(110N)이 가지는 제1 반도체 계면(110NIF)은 기판(102)의 상면 또는 주면(102M)에 대하여 평행한 면을 따라서 위치할 수 있다.
복수의 제2 반도체층(110W) 각각은 제2 하부 반도체층(112W)과 제2 상부 반도체층(114) 사이에 제2 반도체 계면(110WIF)이 관찰될 수 있다. 일부 실시 예에서, 제2 반도체 계면(110WIF) 중 일부는 기판(102)의 상면 또는 주면(102M)에 대하여 기울기를 가지는 면을 따라서 위치할 수 있다. 일부 실시 예에서, 제2 반도체 계면(110WIF) 중 일부는 기판(102)의 상면 또는 주면(102M)에 대하여 평행한 면을 따라서 위치할 수 있다. 일부 실시 예에서, 제2 주변 회로 영역(PRW)에 배치되는 복수의 제2 반도체층(110W) 중 외측에 배치되는 적어도 하나의 제2 반도체층(110W)이 가지는 제2 반도체 계면(110WIF)은 서로 다른 기울기를 가지는 복수의 면을 가질 수 있다. 예를 들면, 제2 주변 회로 영역(PRW)에 배치되는 복수의 제2 반도체층(110W) 중 외측에 배치되는 적어도 하나의 제2 반도체층(110W)이 가지는 제2 반도체 계면(110WIF)은 기판(102)의 상면 또는 주면(102M)에 대하여 기울기를 가지는 면과 평행한 면을 함께 가질 수 있다. 일부 실시 예에서, 제2 주변 회로 영역(PRW)에 배치되는 복수의 제2 반도체층(110W) 중 내측에 배치되는 적어도 하나의 제2 반도체층(110W)이 가지는 제2 반도체 계면(110WIF)은 기판(102)의 상면 또는 주면(102M)에 대하여 평행한 면을 따라서 위치할 수 있다.
또한, 별도로 도시하지는 않았으나 제2 주변 회로 영역(PRW)에 배치되는 복수의 제2 반도체층(110W) 중 서로 다른 기울기를 가지는 복수의 면을 가지는 제2 반도체 계면(110WIF)을 가지는 제2 반도체층(110W)과 기판(102)의 상면 또는 주면(102M)에 대하여 평행한 면을 가지는 제2 반도체 계면(110WIF)을 가지는 제2 반도체층(110W) 사이에 배치되는 적어도 하나의 다른 제2 반도체층(110W)이 가지는 제2 반도체 계면(110WIF)은, 기판(102)의 상면 또는 주면(102M)에 대하여 기울기를 가지는 면을 따라서 위치할 수 있다.
제1 주변 회로 영역(PRN)에서 제1 핀형 활성 영역(FA-N), 제1 하부 반도체층(112N) 및 제1 상부 반도체층(114)의 적층 구조는 제1 핀형 적층 구조(FS-N)라고 호칭할 수 있고, 제2 주변 회로 영역(PRW)에서 제2 핀형 활성 영역(FA-W), 제2 하부 반도체층(112W) 및 제2 상부 반도체층(114)의 적층 구조는 제2 핀형 적층 구조(FS-W)라고 호칭할 수 있다.
도 31을 참조하면, 복수의 트렌치(TRE)을 채우는 예비 소자 분리막(118p)을 형성한다. 예비 소자 분리막(118p)은 셀 영역(CR)에서 복수의 제3 핀형 활성 영역(FA)와 복수의 나노시트(N1, N2, N3)의 적층 구조(NSS), 제1 주변 회로 영역(PRN)에서 제1 핀형 적층 구조(FS-N), 제2 주변 회로 영역(PRW)에서 제2 핀형 적층 구조(FS-W)의 측벽 및 상면을 덮도록 형성될 수 있다.
도 31 및 도 32를 함께 참조하면, 예비 소자 분리막(118p)을 그 상부로부터 일부 두께만큼 제거하기 위한 리세스 공정을 수행하여 소자 분리막(118)을 형성한다. 셀 영역(CR)에서 복수의 나노시트(N1, N2, N3)의 적층 구조(NSS) 및 복수의 희생 반도체층(106S)의 측벽, 제1 주변 회로 영역(PRN)에서 복수의 제1 반도체층(110N)의 측벽, 및 제2 주변 회로 영역(PRW)에서 복수의 제2 반도체층(110W)의 측벽이 소자 분리막(118)에 덮이지 않고 노출될 수 있다.
제2 수평 방향(Y 방향)으로 제1 반도체층(110N)의 제3 폭(W3)은 제2 반도체층(110W)의 제4 폭(W4)보다 작은 값을 가질 수 있다. 또한, 제2 수평 방향(Y 방향)으로 제1 핀형 활성 영역(FA-N)의 폭은 제3 폭(W3)과 대체로 유사하거나 다소 크고, 제2 핀형 활성 영역(FA-W)의 폭은 제4 폭(W4)과 대체로 유사하거나 다소 클 수 있다. 즉, 제2 수평 방향(Y 방향)으로 제1 핀형 활성 영역(FA-N)의 폭은 제2 핀형 활성 영역(FA-W)의 폭보다 작은 값을 가질 수 있다.
도 33a 및 도 33b를 함께 참조하면, 제1 주변 회로 영역(PRN)에서 복수의 제1 반도체층(110N)이 형성된 복수의 제1 핀형 활성 영역(FA-N), 제2 주변 회로 영역(PRW)에서 복수의 제2 반도체층(110W)이 형성된 복수의 제2 핀형 활성 영역(FA-W), 및 셀 영역(CR)에서 복수의 나노시트(N1, N2, N3)의 적층 구조(NSS) 및 복수의 희생 반도체층(106S)가 형성된 복수의 제3 핀형 활성 영역(FA)의 적어도 일부분과 교차하여 연장되는 복수의 더미 게이트 구조체(DGS)을 형성한다. 복수의 더미 게이트 구조체(DGS)는 상호 평행하게 제2 수평 방향(Y 방향)을 따라 연장될 수 있다. 더미 게이트 구조체(DGS)는 산화막(D12), 더미 게이트층(D14), 및 캡핑층(D16)이 차례로 적층된 구조를 가질 수 있다. 이후, 더미 게이트 구조체(DGS)의 양 측벽을 덮는 게이트 스페이서(130)를 형성한다.
도 34를 참조하면, 더미 게이트 구조체(DGS) 및 게이트 스페이서(130)를 식각 마스크로 이용하여 복수의 나노시트(N1, N2, N3)의 적층 구조(NSS) 및 복수의 희생 반도체층(106S)의 일부, 제1 반도체층(110N)의 일부, 그리고 제2 반도체층(110W)의 일부를 식각에 의해 제거하여 리세스 영역(RS)을 형성한다. 일부 실시 예에서, 리세스 영역(RS)을 형성하는 과정에서, 복수의 제1 핀형 활성 영역(FA-N), 복수의 제2 핀형 활성 영역(FA-W), 및 복수의 제3 핀형 활성 영역(FA)의 상측 일부분이 함께 제거될 수 있다.
도 34 및 도 35을 함께 참조하면, 셀 영역(CR)에 대하여 등방성 식각 공정을 이용하여 복수의 나노시트 적층 구조(NSS) 각각의 양 측에서 노출되는 복수의 희생 반도체층(106S)의 일부분을 제거하여 제거 공간을 형성한 후, 복수의 나노시트(N1, N2, N3) 각각의 사이에 형성된 상기 제거 공간을 채우는 절연 스페이서(140)를 형성한다.
이후, 셀 영역(CR)에서 복수의 나노시트(N1, N2, N3)의 노출된 양 측벽 및 제3 핀형 활성 영역(FA)의 노출 표면, 제1 주변 회로 영역(PRN)에서 복수의 제1 핀형 적층 구조(FS-N)의 노출 표면, 및 제2 주변 회로 영역(PRW)에서 복수의 제2 핀형 적층 구조(FS-W)의 노출 표면으로부터 반도체 물질을 에피택셜 성장시켜 복수의 소스/드레인 영역(160)을 형성한다.
도 35 및 도 36을 함께 참조하면, 복수의 더미 게이트 구조체(DGS) 및 복수의 소스/드레인 영역(160) 상에 게이트간 절연막(172)을 형성한 후, 게이트간 절연막(172)을 평탄화하여 더미 게이트층(D14)의 상면을 덮는 캡핑층(D16)을 제거하고, 캡핑층(D16)의 주위에 있는 게이트 스페이서(130), 보호막(138), 및 게이트간 절연막(172)을 그 상부로부터 일부 두께만큼 연마하여, 게이트간 절연막(172)의 상면이 더미 게이트층(D14)의 상면과 대략 동일한 레벨에 위치하도록 한다.
도 36 및 도 37을 함께 참조하면, 게이트간 절연막(172)을 통해 노출되는 더미 게이트층(D14) 및 그 하부의 산화막(D12)을 제거하고, 셀 영역(CR)에서 제3 핀형 활성 영역(FA) 상에 남아 있는 복수의 희생 반도체층(106S) 중 적어도 일부를 제거하여 복수의 게이트 공간(GS)을 형성한다.
도 37 및 도 38을 함께 참조하면, 셀 영역(CR), 제1 주변 회로 영역(PRN), 및 제2 주변 회로 영역(PRW)에서 복수의 게이트 공간(GS)에서 노출되는 표면들 위에 게이트 유전막(145)을 형성하고, 게이트 유전막(145) 위에서 복수의 게이트 공간(GS)을 채우는 복수의 게이트 전극(150)을 형성한다. 복수의 게이트 전극(150)는 상호 평행하게 제2 수평 방향(Y 방향)을 따라 연장될 수 있다
셀 영역(CR)에서, 게이트 전극(150)은 메인 게이트 부분(150M)과, 메인 게이트 부분(150M)에 연결되는 복수의 서브 게이트 부분(150S)을 포함할 수 있다. 셀 영역(CR)에서, 복수의 서브 게이트 부분(150S) 각각의 양단 상에는 게이트 유전막(145)를 사이에 두고 복수의 절연 스페이서(140)가 배치될 수 있다.
제1 주변 회로 영역(PRN) 및 제2 주변 회로 영역(PRW)에서, 게이트 전극(150)은 복수의 제1 핀형 적층 구조(FS-N)와 복수의 제2 핀형 적층 구조(FS-W)의 표면을 덮는 메인 게이트 부분(150M)만으로 이루어지고, 서브 게이트 부분(150S)을 포함하지 않을 수 있다.
도 39a 및 도 39b를 함께 참조하면, 층간절연막(174)을 형성하고, 층간절연막(174) 및 게이트간 절연막(172)을 관통하는 복수의 제1 콘택홀(192H)을 채우는 복수의 제1 콘택 플러그(192), 층간 절연막(174)을 관통하는 복수의 제2 콘택홀(194H)을 채우는 복수의 제2 콘택 플러그(194)를 형성하여 집적회로 소자(2)를 형성한다. 복수의 소스/드레인 영역(160)과 복수의 제1 콘택 플러그(192) 사이에는 각각 금속 실리사이드막(162)이 배치되도록 형성할 수 있다.
집적회로 소자(2)는 기판(102)의 주면(102M)으로부터 상측으로 수직 방향(Z 방향)으로 돌출되며 제1 수평 방향(X 방향)으로 연장되는 제1 주변 회로 영역(PRN)의 복수의 제1 핀형 활성 영역(FA-N), 제2 주변 회로 영역(PRW)의 복수의 제2 핀형 활성 영역(FA-W), 셀 영역(CR)의 제3 핀형 활성 영역(FA), 셀 영역(CR)에서 제3 핀형 활성 영역(FA)의 상면으로부터 이격된 위치에서 핀형 활성 영역(FA)의 상면과 대면하는 복수의 나노시트 적층 구조(NSS), 제1 주변 회로 영역(PRN)에서 복수의 제1 핀형 활성 영역(FA-N) 상에 배치되는 복수의 제1 반도체층(110N), 및 제2 주변 회로 영역(PRW)에서 복수의 제2 핀형 활성 영역(FA-W) 상에 배치되는 복수의 제2 반도체층(110W)을 포함한다. 기판(102)에는 복수의 제1 핀형 활성 영역(FA-N), 복수의 제2 핀형 활성 영역(FA-W), 및 복수의 제3 핀형 활성 영역(FA)을 한정하는 복수의 트렌치(TRE)가 형성될 수 있다.
복수의 나노시트 적층 구조(NSS)는 제3 핀형 활성 영역(FA)의 상면으로부터 이격되어 있다. 복수의 나노시트 적층 구조(NSS)는 기판(102) 상에서 제3 핀형 활성 영역(FA)의 상면과 평행하게 연장되는 복수의 나노시트(N1, N2, N3)를 포함할 수 있다.
제1 반도체층(110N)을 이루는 제1 하부 반도체층(112N)과 제1 상부 반도체층(114)은 제1 주변 회로 영역(PRN)에서 제1 핀형 활성 영역(FA-N)의 상면 위에 순차적으로 적층되어 있다. 제1 핀형 활성 영역(FA-N)의 상면과 제1 하부 반도체층(112N)의 하면은 서로 접할 수 있다. 제1 하부 반도체층(112N)의 상면과 제1 상부 반도체층(114)의 하면은 서로 접하며, 제1 반도체 계면(110NIF)을 가질 수 있다.
일부 실시 예에서, 제1 주변 회로 영역(PRN)에 배치되는 복수의 제1 반도체층(110N) 중 외측에 배치되는 적어도 하나의 제1 반도체층(110N)이 가지는 제1 반도체 계면(110NIF)은 기판(102)의 상면 또는 주면(102M)에 대하여 기울기를 가지는 면을 따라서 위치할 수 있고, 내측에 배치되는 적어도 하나의 제1 반도체층(110N)이 가지는 제1 반도체 계면(110NIF)은 기판(102)의 상면 또는 주면(102M)에 대하여 평행한 면을 따라서 위치할 수 있다.
제2 반도체층(110W)을 이루는 제2 하부 반도체층(112W)과 제2 상부 반도체층(114)은 제2 주변 회로 영역(PRW)에서 제2 핀형 활성 영역(FA-W)의 상면 위에 순차적으로 적층되어 있다. 제2 핀형 활성 영역(FA-W)의 상면과 제2 하부 반도체층(112W)의 하면은 서로 접할 수 있다. 제2 하부 반도체층(112W)의 상면과 제2 상부 반도체층(114)의 하면은 서로 접하며, 제2 반도체 계면(110WIF)을 가질 수 있다.
일부 실시 예에서, 제2 주변 회로 영역(PRW)에 배치되는 복수의 제2 반도체층(110W) 중 외측에 배치되는 적어도 하나의 제2 반도체층(110W)이 가지는 제2 반도체 계면(110WIF)은 서로 다른 기울기를 가지는 복수의 면을 가질 수 있다. 예를 들면, 제2 주변 회로 영역(PRW)에 배치되는 복수의 제2 반도체층(110W) 중 외측에 배치되는 적어도 하나의 제2 반도체층(110W)이 가지는 제2 반도체 계면(110WIF)은 기판(102)의 상면 또는 주면(102M)에 대하여 기울기를 가지는 면과 평행한 면을 함께 가질 수 있다. 일부 실시 예에서, 제2 주변 회로 영역(PRW)에 배치되는 복수의 제2 반도체층(110W) 중 내측에 배치되는 적어도 하나의 제2 반도체층(110W)이 가지는 제2 반도체 계면(110WIF)은 기판(102)의 상면 또는 주면(102M)에 대하여 평행한 면을 따라서 위치할 수 있다.
제1 핀형 활성 영역(FA-N), 제2 핀형 활성 영역(FA-W), 및 제3 핀형 활성 영역(FA) 상에는 복수의 게이트 전극(150)가 제1 수평 방향(X 방향)과 교차하는 제2 수평 방향(Y 방향)으로 연장될 수 있다.
제1 주변 회로 영역(PRN)에서 제1 핀형 활성 영역(FA-N) 위, 제2 주변 회로 영역(PRW)에서 제2 핀형 활성 영역(FA-W) 위, 및 셀 영역(CR)에서 제3 핀형 활성 영역(FA) 위에는 각각 복수의 소스/드레인 영역(160)이 형성되어 있다.
복수의 소스/드레인 영역(160) 위에는 게이트간 절연막(172) 및 층간절연막(174)이 차례로 형성되어 있다. 복수의 소스/드레인 영역(160)에는 층간절연막(174) 및 게이트간 절연막(172)을 관통하는 복수의 제1 콘택 플러그(192)가 연결될 수 있다. 금속 실리사이드막(162)은 소스/드레인 영역(160)과 제1 콘택 플러그(192)와의 사이에 개재될 수 있다. 복수의 게이트 전극(150)에는 층간 절연막(174)을 관통하는 복수의 제2 콘택 플러그(194)가 연결될 수 있다.
본 발명에 따른 집적회로 소자(2)는 상대적으로 낮은 온도 범위에서 제1 반도체층(110N) 및 제2 반도체층(110W)을 형성할 수 있으므로, 집적회로 소자(2)의 신뢰성을 확보할 수 있다.
도 40 내지 도 42는 본 발명의 예시적인 실시예들에 따른 집적회로 소자의 제조 방법, 및 이를 통하여 제조된 집적회로 소자을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 40 내지 도 42에 대한 내용 중 도 1 내지 도 39b와 중복되는 설명은 생략할 수 있다. 구체적으로, 도 40 내지 도 42는 Y-Z 면을 따라서 절단한 단면도들이다.
도 27 및 도 40을 함께 참조하면, 도 27에 보인 반도체 결정질층(114)의 상측 일부분을 제거한다. 반도체 결정질층(114)의 상측 일부분을 제거하는 과정에서 커버 스페이서(108S)의 상측 일부분도 제거될 수 있다.
일부 실시 예에서, 제2 수평 방향(Y 방향)으로 커버 절연층(108)에 의하여 한정되는 제1 주변 회로 영역(PRN)에서 스택 리세스(SR)의 제1 폭(W1)보다 제2 주변 회로 영역(PRW)의 제2 폭(W2)이 큰 값을 가지는 경우 로딩 효과가 발생할 수 있다. 이 경우, 제1 주변 회로 영역(PRN)에서 제거되는 반도체 결정질층(114)의 상측부분보다, 제2 주변 회로 영역(PRW)에서 제거되는 반도체 결정질층(114)의 상측 부분이 더 많을 수 있으므로, 제2 주변 회로 영역(PRW)에서 반도체 결정질층(114L)의 상면의 레벨은 제1 주변 회로 영역(PRN)에서 반도체 결정질층(114)의 상면의 레벨보다 낮게 위치할 수 있다.
도 40 및 도 41을 함께 참조하면, 셀 영역(CR)에서 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조 상에 형성된 하드 마스크 패턴(HM)을 제거한 후, 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조, 제1 반도체층(110N), 제2 반도체층(110W), 그리고 기판(102)의 일부를 식각하여 복수의 트렌치(TRE)를 형성한다. 그 결과, 제1 주변 회로 영역(PRN), 제2 주변 회로 영역(PRW), 및 셀 영역(CR) 각각에 복수의 트렌치(TRE)에 의해 정의되는 복수의 제1 핀형 활성 영역(FA-N), 제2 핀형 활성 영역(FA-W) 및 제3 핀형 활성 영역(FA)이 형성될 수 있다.
제1 주변 회로 영역(PRN)에서 복수의 제1 핀형 활성 영역(FA-N) 위에는 각각 제1 하부 반도체층(112N)과 제1 상부 반도체층(114)의 적층 구조인 복수의 제1 반도체층(110N)이 배치될 수 있다. 제2 주변 회로 영역(PRW)에서 복수의 제2 핀형 활성 영역(FA-W) 위에는 각각 제2 하부 반도체층(112W)과 제2 상부 반도체층(114L)의 적층 구조인 복수의 제2 반도체층(110Wa)이 배치될 수 있다. 제2 수평 방향(Y 방향)으로 제1 반도체층(110N)의 제3 폭(W3)은 제2 반도체층(110Wa)의 제4 폭(W4)보다 작은 값을 가질 수 있다. 복수의 제1 반도체층(110N) 상단의 제3 레벨(LV3)은 복수의 제2 반도체층(110Wa) 상단의 제4 레벨(LV4)보다 높게 위치할 수 있다.
셀 영역(CR)에서 복수의 제3 핀형 활성 영역(FA) 위에는 복수의 희생 반도체층(106S)과 복수의 나노시트(N1, N2, N3)의 적층 구조(NSS)가 배치될 수 있다.
도 42를 참조하면, 집적회로 소자(3)는 기판(102)의 주면(102M)으로부터 상측으로 수직 방향(Z 방향)으로 돌출되며 제1 수평 방향(X 방향)으로 연장되는 제1 주변 회로 영역(PRN)의 복수의 제1 핀형 활성 영역(FA-N), 제2 주변 회로 영역(PRW)의 복수의 제2 핀형 활성 영역(FA-W), 셀 영역(CR)의 제3 핀형 활성 영역(FA), 셀 영역(CR)에서 제3 핀형 활성 영역(FA)의 상면으로부터 이격된 위치에서 핀형 활성 영역(FA)의 상면과 대면하는 복수의 나노시트 적층 구조(NSS), 제1 주변 회로 영역(PRN)에서 복수의 제1 핀형 활성 영역(FA-N) 상에 배치되는 복수의 제1 반도체층(110N), 및 제2 주변 회로 영역(PRW)에서 복수의 제2 핀형 활성 영역(FA-W) 상에 배치되는 복수의 제2 반도체층(110Wa)을 포함한다. 기판(102)에는 복수의 제1 핀형 활성 영역(FA-N), 복수의 제2 핀형 활성 영역(FA-W), 및 복수의 제3 핀형 활성 영역(FA)을 한정하는 복수의 트렌치(TRE)가 형성될 수 있다.
복수의 나노시트 적층 구조(NSS)는 제3 핀형 활성 영역(FA)의 상면으로부터 이격되며, 기판(102) 상에서 핀형 활성 영역(FA)의 상면과 평행하게 연장되는 복수의 나노시트(N1, N2, N3)를 포함할 수 있다.
복수의 제1 핀형 활성 영역(FA-N), 복수의 제2 핀형 활성 영역(FA-W), 및 복수의 제3 핀형 활성 영역(FA) 각각의 상단의 레벨은 대체로 동일할 수 있다. 복수의 제1 핀형 활성 영역(FA-N) 상의 복수의 제1 반도체층(110N) 상단의 제3 레벨(LV3)은 복수의 제2 핀형 활성 영역(FA-W) 상의 복수의 제2 반도체층(110Wa) 상단의 제4 레벨(LV4)보다 높게 위치할 수 있다. 일부 실시 예에서, 복수의 나노시트(N1, N2, N3) 중 기판(102)에서 가장 먼 나노시트(N3)의 상면은 제3 레벨(LV3)에 위치할 수 있다.
본 발명에 따른 집적회로 소자(3)는 상대적으로 낮은 온도 범위에서 제1 반도체층(110N) 및 제2 반도체층(110Wa)을 형성할 수 있으므로, 집적회로 소자(3)의 신뢰성을 확보할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1, 2, 3 : 집적회로 소자, 102: 기판, CR : 셀 영역, PR : 주변 회로 영역, PRN : 제1 주변 회로 영역, PRW : 제2 주변 회로 영역, FA-N : 제1 핀형 활성 영역, FA-W : 제2 핀형 활성 영역, FA : 핀형 활성 영역, 제3 핀형 활성 영역, FS : 핀형 적층 구조, FS-N : 제1 핀형 적층 구조, FS-W : 제2 핀형 적층 구조, 110 : 반도체층, 110N : 제1 반도체층, 110W, 110Wa : 제2 반도체층, 112 : 반도체 에피층, 하부 반도체층, 112N : 제1 반도체 에피층, 제1 하부 반도체층, 112W : 제2 반도체 에피층, 제2 하부 반도체층, 114 : 반도체 결정질층, 상부 반도체층, 114L : 제2 상부 반도체층, 110IF : 반도체 계면, 110NIF : 제1 반도체 계면, 110WIF : 제2 반도체 계면, N1, N2, N3 : 복수의 나노시트, NSS : 복수의 나노시트의 적층 구조

Claims (20)

  1. 기판의 주면(main surface)으로부터 돌출되어 제1 수평 방향으로 연장되는 복수의 핀형 활성 영역;
    상기 복수의 핀형 활성 영역 중 적어도 하나 상에 순차적으로 적층되는 하부 반도체층 및 상부 반도체층으로 이루어지는 반도체층; 및
    상기 복수의 핀형 활성 영역 상에서 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 복수의 게이트 전극;을 포함하며,
    상기 하부 반도체층 및 상기 상부 반도체층은 동일한 물질로 이루어지되, 상기 하부 반도체층과 상기 상부 반도체층 사이에 적어도 하나의 면으로 이루어지는 반도체 계면을 가지는 집적회로 소자.
  2. 제1 항에 있어서,
    상기 상기 하부 반도체층 및 상기 상부 반도체층은 동일한 결정성을 가지는 것을 특징으로 하는 집적회로 소자.
  3. 제1 항에 있어서,
    상기 복수의 핀형 활성 영역 중 다른 적어도 하나 상에서 상기 핀형 활성 영역의 상면으로부터 이격된 위치에서 상기 핀형 활성 영역의 상면과 평행하게 연장되고 각각 채널 영역을 가지는 복수의 나노시트를 포함하는 나노시트 적층 구조;를 더 포함하고,
    상기 복수의 게이트 전극 중 일부분은 상기 복수의 나노시트 사이의 공간을 채우는 것을 특징으로 하는 집적회로 소자.
  4. 제3 항에 있어서,
    상기 기판으로부터 수직 방향으로 상기 반도체 계면의 최상 레벨은, 상기 복수의 나노시트 중 상기 기판에 가장 가까운 나노시트의 하면의 레벨보다 높게 위치하는 것을 특징으로 하는 집적회로 소자.
  5. 제4 항에 있어서,
    상기 기판으로부터 수직 방향으로 상기 반도체 계면의 최상 레벨은, 상기 복수의 나노시트 중 상기 기판에 가장 가까운 나노시트의 상면의 레벨보다 낮게 위치하는 것을 특징으로 하는 집적회로 소자.
  6. 제1 항에 있어서,
    상기 반도체 계면은, 상기 기판의 주면에 대하여 평행한 면을 따라서 위치하는 것을 특징으로 하는 집적회로 소자.
  7. 제1 항에 있어서,
    상기 반도체 계면은, 상기 기판의 주면에 대하여 기울기를 가지는 것을 특징으로 하는 집적회로 소자.
  8. 제1 항에 있어서,
    상기 반도체 계면은, 서로 다른 기울기를 가지는 복수의 면으로 이루어지는 것을 특징으로 하는 집적회로 소자.
  9. 제8 항에 있어서,
    상기 반도체 계면은, 상기 기판의 주면에 대하여 평행한 면 및 상기 기판의 주면에 대하여 기울기를 가지는 적어도 하나의 면으로 이루어지는 것을 특징으로 하는 집적회로 소자.
  10. 제1 항에 있어서,
    상기 반도체층은, 상기 복수의 핀형 활성 영역 중 상기 제2 수평 방향을 따라서 일정한 피치로 배열되는 적어도 3개의 핀형 활성 영역 상에 각각 배치되는 적어도 3개이고,
    상기 적어도 3개의 반도체층 중, 외측에 배치되는 적어도 하나의 반도체층이 가지는 반도체 계면 중 적어도 일부분은 상기 기판의 주면에 대하여 기울기를 가지고, 내측에 배치되는 적어도 하나의 반도체층이 가지는 반도체 계면은 상기 기판의 주면에 대하여 평행한 면을 따라서 위치하는 것을 특징으로 하는 집적회로 소자.
  11. 제10 항에 있어서,
    상기 적어도 3개의 반도체층 중, 외측에 배치되는 적어도 하나의 반도체층이 가지는 반도체 계면은 상기 기판의 주면에 대하여 평행한 면 및 상기 기판의 주면에 대하여 기울기를 가지는 적어도 하나의 면으로 이루어지는 것을 특징으로 하는 집적회로 소자.
  12. 제1 주변 회로 영역 및 제2 주변 회로 영역 각각에서 기판의 주면으로부터 돌출되어 제1 수평 방향으로 연장되는 복수의 제1 핀형 활성 영역 및 복수의 제2 핀형 활성 영역;
    상기 제1 복수의 핀형 활성 영역 상에 순차적으로 적층되는 제1 하부 반도체층 및 제1 상부 반도체층으로 각각 이루어지며 상기 제1 하부 반도체층과 상기 제1 상부 반도체층 사이에 적어도 하나의 면으로 이루어지는 제1 반도체 계면을 가지는 복수의 제1 반도체층;
    상기 제2 복수의 핀형 활성 영역 상에 순차적으로 적층되는 제2 하부 반도체층 및 제2 상부 반도체층으로 각각 이루어지며 상기 제2 하부 반도체층과 상기 제2 상부 반도체층 사이에 적어도 하나의 면으로 이루어지는 제2 반도체 계면을 가지는 복수의 제2 반도체층; 및
    상기 기판 상에서 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 복수의 게이트 전극;을 포함하며,
    상기 기판으로부터 수직 방향으로 상기 제1 반도체 계면의 최상 레벨은, 상기 제2 반도체 계면의 최상 레벨보다 높게 위치하는 집적회로 소자.
  13. 제12 항에 있어서,
    상기 제2 수평 방향으로, 상기 제1 주변 회로 영역의 제1 폭은 상기 제2 주변 회로 영역의 제2 폭보다 작은 값을 가지는 것을 특징으로 하는 집적회로 소자.
  14. 제12 항에 있어서,
    상기 제2 수평 방향으로, 상기 복수의 제1 반도체층 각각의 제3 폭은 상기 복수의 제2 반도체층 각각의 제4 폭보다 작은 값을 가지는 것을 특징으로 하는 집적회로 소자.
  15. 제12 항에 있어서,
    상기 제1 반도체층 각각의 상단의 레벨은, 상기 제2 반도체층 각각의 상단의 레벨보다 높게 위치하는 것을 특징으로 하는 집적회로 소자.
  16. 제12 항에 있어서,
    상기 복수의 제1 반도체층 중 상기 제1 주변 회로 영역의 외측에 배치되는 적어도 하나의 제1 반도체층이 가지는 제1 반도체 계면은 상기 기판의 주면에 대하여 기울기를 가지고, 내측에 배치되는 적어도 하나의 제1 반도체층이 가지는 제1 반도체 계면은 상기 기판의 주면에 대하여 평행한 면을 따라서 위치하는 것을 특징으로 하는 집적회로 소자.
  17. 제12 항에 있어서,
    상기 복수의 제2 반도체층 중 상기 제2 주변 회로 영역의 외측에 배치되는 적어도 하나의 제2 반도체층이 가지는 제2 반도체 계면은 상기 기판의 주면에 대하여 평행한 면 및 상기 기판의 주면에 대하여 기울기를 가지는 적어도 하나의 면으로 이루어지고, 내측에 배치되는 적어도 하나의 제2 반도체층이 가지는 제2 반도체 계면은 상기 기판의 주면에 대하여 평행한 면을 따라서 위치하는 것을 특징으로 하는 집적회로 소자.
  18. 셀 영역과 주변 회로 영역을 가지는 기판의 주면으로부터 돌출되어 제1 수평 방향으로 연장되는 복수의 핀형 활성 영역;
    상기 셀 영역의 상기 핀형 활성 영역 상에서 상기 핀형 활성 영역의 상면으로부터 이격된 위치에서 상기 핀형 활성 영역의 상면과 평행하게 연장되고 각각 채널 영역을 가지는 복수의 나노시트를 포함하는 나노시트 적층 구조;
    상기 주변 회로 영역의 상기 핀형 활성 영역 상에 순차적으로 적층되는 하부 반도체층 및 상부 반도체층으로 이루어지며 상기 하부 반도체층과 상기 상부 반도체층 사이에 적어도 하나의 면으로 이루어지는 반도체 계면을 가지는 반도체층; 및
    상기 복수의 핀형 활성 영역 상에서 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 복수의 게이트 전극;을 포함하는 집적회로 소자.
  19. 제18 항에 있어서,
    상기 기판으로부터 수직 방향으로 상기 반도체 계면의 최상 레벨은, 상기 복수의 나노시트 중 상기 기판에 가장 가까운 나노시트의 상면의 레벨보다 낮게 위치하는 것을 특징으로 하는 집적회로 소자.
  20. 제18 항에 있어서,
    상기 주변 회로 영역의 상기 핀형 활성 영역, 상기 하부 반도체층 및 상기 상부 반도체층은 동일한 결정성을 가지는 것을 특징으로 하는 집적회로 소자.
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