JPH01161826A - 気相エピタキシャル成長法 - Google Patents

気相エピタキシャル成長法

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JPH01161826A
JPH01161826A JP62320431A JP32043187A JPH01161826A JP H01161826 A JPH01161826 A JP H01161826A JP 62320431 A JP62320431 A JP 62320431A JP 32043187 A JP32043187 A JP 32043187A JP H01161826 A JPH01161826 A JP H01161826A
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芳彦 斉藤
Yoshiaki Matsushita
松下 嘉明
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [発明の目的] (産業上の利用分野) 本発明は高速バイポーラ集積回路、B1−CMOS(パ
イポーラ・相補性絶縁ダート型)集積回路用などのウェ
ハの生産に使用され、特に埋込み層を有するシリコンウ
ェハに気相エピタキシャル成長を行う方法に関する。
(従来の技術) 高速パイポーラ、ni−CMOSなどの素子は、高性能
化されるにつれて半導体基板の不純物ドー・fントの精
密制岬、不純物ドーパントの高濃度化が要求されている
。また、寄生容量低減のため、素子の微細化も考えられ
ており、トレンチ・アイソレーシヲンなどが考えられて
いる。
一方、高速/Jイポーラ集積回路、Bi−CMO8集積
回路などのシリコンウェハは高濃度の不純物の埋込み層
を有しておシ、たとえばN+埋込み層のドーノクントと
して、従来はsbが使用されている。
しかし、ドーパントとしてsbを使用していると、次の
ような問題がある。←)シリコン中の固溶限がsb+o
場合には〜6 X 10”7cm3(1200’CO条
件)であり、A3の〜10”7cm3に比べて小さいの
で、高濃度化が制限される。伽)原子半径がStは1.
17X。
sbは1.361%A3は1.17Xであり、シリコン
ウェハにsbを高濃度にドーピングした場合、原子半径
のミスマツチによるエピタキシャル成長膜の歪場などの
問題点がある。
そこで、シリコンウェハに対して原子半径がマツチして
おシ、高濃度化が可能なAsあるいはBをイオン注入し
て埋込み層を形成してなるAsするいはBイオン注入基
板が用いられようとしている。
しかし、このAsあるhはBイオン注入基板にエピタキ
シャル成長を行わせた場合、埋込み層からのオートドー
ピングが問題となる。このオートドーピングを抑制する
ためには、次のような方法があるが、それぞれ問題点が
ある。伽)減圧エピタキシャル成長法。これは、〜10
50℃以上の高温で減圧下でエピタキシャル成長を行わ
せる方法であるが、高温プロセスを通すので、埋込み層
の深さxjが拡がる、ドーパントのAsが蒸発して埋込
み濃度が減少するなどの問題がある。(b)光エピタキ
シャル成長法などを用いて全プロセスを低温化する方法
は、現段階では研究段階であり、生産性などの問題があ
る。(c)二段階エピタキシャル成長法。これは、1回
目のエピタキシャルプロセスでノンドープのエピタキシ
ャル膜を成長させ、続いて2回目のエピタキシャルプロ
セスで所望の1度のドーピングエピタキシャル膜を成長
させる方法であるが、やはり高温プロセスを通すので、
埋込み層の深さXjの拡がシ、ドー・やン) (As)
の蒸発による埋込み濃度の減少などが問題となる。
(発明が解決しようとする問題点) 本発明は、上記したようにAshるいはBを高濃度に含
む埋込み層を有するシリコンウェハ・に気相工ぎタキシ
ャル成長を行わせる場合、埋込み層からのオートドーピ
ングを抑制しようとすると、埋込み層の深さXjの拡が
り、ドーパントの蒸発による埋込み濃度の減少、生産性
の低下などの問題点が生じることを解決すべくなされた
もので、上記高濃度埋込み層の深さXj、ドーパント濃
度の変化を極力抑制でき、オートドーピングが抑制され
たエピタキシャル成長層を°高い生産性で形成し得る気
相エピタキシャル成長法を提供することを目的とする。
[発明の構成] (問題点を解決するための手段) 本発明の気相エピタキシャル成長法は、高濃度埋込み層
のドーパントとしてAsまたはBを用いたシリコンウェ
ハ上に気相エピタキシャル成長を行わせる際、第1回目
のエピタキシャルプロセスとして、弗化シランおよびま
たは弗化ジシランとシランおよびまたはジシランとの混
合物を原料とする反応ガスを用い、600℃〜900℃
下で薄い第1のエピタキシャル成長層を形成し、引き続
き第2回目のエピタキシャルプロセスとして、シランお
よびまたはジシラン、または前記第1回目のエピタキシ
ャルプロセスと同じ混合物を原料とする反応ガスを用い
、成長速度の大きい条件下で所望の膜厚の第2のエピタ
キシャル成長層を形成することを特徴とする。
(作用) 第1のエピタキシャルプロセスでは、低温成長可能な反
応ガスを用いて不純物濃度の深さ方向分布の精密制御と
ドーパント濃度の制御が可能である。第2のエピタキシ
ャルプロセスでは、生産性良く成長を行わせることがで
きる。したがって、高濃度埋込み層の深さxj、ドー・
ぐント濃度の変化を極力抑制でき、オートドーピングが
抑制されたエピタキシャル成長層を高い生産性で形成す
ることができる。なお、第1のエピタキシャルプロセス
を100 torr以下の低い圧力下で行うようにすれ
ば、成長温度の低温化が容易になる。大口径化の場合、
低温化はスリップ発生に対しても有利である。
(実施例) 以下、同語を参照して本発明の一実施例を詳細に説明す
る。
第1図は本発明方法に使用される気相エピタキシャル成
長装置の一例として縦型反応装置を概略的に示している
。即ち、1は石英製のベルジャであり、このベルジャ1
の内部には回転可能なサセプタ2と、サセプタ2上に搭
載されたシリコンウェハ3と、ウェハ3を加熱するため
の加熱コイル4と、外部のガス制御装置5から供給され
る反応がスを先端のノズルからベルジャ1の内部上方へ
流入するガスバイブロが設けられておシ、7はベルジャ
1の底部に設けられたがス排出口である。
上記加熱コイル4は、高周波加熱方式によってウェハ3
を加熱するものであるが、つ□エバ加熱方式はウェハ温
度を所望通シ制御できれば、特に限定されるものではな
い。また、反応装置の型式も上記縦型炉に限定されるも
のではない。
次に、上記反応装置を用いて、Asが高濃度にドープさ
れた埋込み層を有するウェハ3に対して気相エピタキシ
ャル成長を行わせる方法の一実施例を第2図を参照しな
がら説明する。第1回目のエピタキシャルプロセスでは
、51H2F2(弗化シラン)ガスと512H6(ジシ
ラン)ガスとを混合した原料ガスおよびキャリアがス(
たとえばH2ガス)を供給し、600℃〜900℃の温
度範囲内、100 torr以下の圧力で〜0.1μm
程度の薄い第1のエピタキシャル成長層を形成させる。
このプロセスは、昇温中または定温中のいずれでもよい
が、生産性の点からは昇温中が望ましい。また、S I
I(2F2と812H6との混合比は、エピタキシャル
層として良質な単結晶が成長するように5〜30対1種
度が望ましい。引き続いて、第2のエピタキシャルプロ
セスでは、原料ガスとして5t2H6およびまたは5I
H2F2を用い、温度条件としてはたとえば85℃の一
定温度で、生産性を考慮した適当な成長速度(〜0.1
μm以上)で第2のエピタキシャル成長層を形成する。
なお、上記第1の工、ピタキシャルゾロセス、第2のエ
ピタキシャルプロセスのいずれでも、ドーピングを実行
可能である。
上記実施例の気相エピタキシャル成長法においては、1
回目のエピタキシャルプロセスでは低温成長可能な反応
ガスを用いて低温成長を行わせるので、従来の高温プロ
セスに比べて不純物濃度の深さ方向分布を高精度で制御
することができ、埋込み層の深さXjの拡がシ、As濃
度の変化を抑制することができる。また、2回目のエピ
タキシャルプロセスでは成長速度が大きい条件下で成長
を行わせ、高い生産性を持之せているので、全工程を1
時間以内で終了することができる。
ここで、第3図に成長温度と埋込み層の深さXj、不純
物濃度の遷移領域幅との関係を実測したデータを示して
いる。成長温度Tが低い方が上記Xj、遷移領域幅が小
さくなることが分る。
また、本実施例のプロセスにより得られたシリコンウェ
ハの基板深さ方向における不純物濃度分布の実測データ
を第4図中に太線で示しており、比較のため、従来のプ
ロセス(1100℃でのアニールff1K850℃でエ
ピタキシャル成長を行う場合)による不純物濃度分布デ
ータを細線で示している。このデータから、本実施例で
は高濃度のAs埋込み層の深さxjの拡がりが少なく、
不純物濃度の深さ方向分布が高精度で制御されているこ
とが分る。
また、高濃度の埋込み層の形成のためにA8イオンをド
ーズ量5X10 Lyn 、加速電圧50 keVの条
件下で注入した後、ドライブインを行わないでエピタキ
シャルプロセスを行う場合、本実施例のように900℃
以下の工程を通した場合のAs濃度のピーク直は二10
2’/cm’であシ、従来のように1100℃を含む工
程を通した場合のAs濃度値のピーク値(〜6 X 1
019α3)に比べて大きい。したがって、上記イオン
注入後のドライブインを必要としなくなる。
なお、第1回目のエピタキシャルプロセスで用いる反応
ガスとして、上記実施例では弗化シランゴスとジシラン
がスとの混合ガスを用い念が、これに限らず、弗化シラ
ンおよびまたは弗化ジンランとシランおよびまたはジシ
ランとの混合物を原料とするガスを用いても上記実施例
と同様な効果が得られる。また、第2回目のエピタキシ
ャルプロセスとして、上記実施例ではジシランガスおよ
びまたは弗化シランガスを用いたが、これに限らず、シ
ランおよびまたはジシラン、または第1回目のエピタキ
シャルプロセスと同じガスを用いても上記実施例と同様
な効果が得られる。
[発明の効果] 上述したように本発明の気相エピタキシャル成長法によ
れば、AsあるいはBを高濃度に含む埋込み層を有する
シリコンウェハに気相工♂タキシャル成長を行わせる場
合、上記高濃度埋込み層の深さXj、ドーパント濃度の
変化を極力抑制でき、オートドーピングが抑制されたエ
ピタキシャル成長層を高い生産性で形成することができ
る。
【図面の簡単な説明】
第1図は本発明の気相エピタキシャル成長法で使用され
るエピタキシャル装置の一例を示す構成説明図、第2図
は本発明方法の一実施例を示すプロセスフローチャート
、第3図は気相エピタキシャルプロセスにおける埋込み
層深さ、遷移領域幅の成長温度依存性を示す特性図、第
4図は本発明方法の一実施例によシ形成されたシリコン
ウェハにおける不純物濃度の基板深さ方向分布を従来例
方法による分布と対比して示すデータである。 1・・・ペルツヤ、2・・・サセプタ、3・・・シ+)
 :y y ’)エバ、4・・・加熱コイル、5・・・
ガス制御装置。 出願人代理人 弁理士 鈴 江 武 産業1図 第2図 エヒOグヘシャノLi\°長門  ンT′m3図

Claims (3)

    【特許請求の範囲】
  1. (1)高濃度埋込み層のドーパントとしてAsまたはB
    を用いたシリコンウェハ上に気相エピタキシャル成長を
    行わせる際、第1回目のエピタキシャルプロセスとして
    、弗化シランおよびまたは弗化ジシランとシランおよび
    またはジシランとの混合物を原料とする反応ガスを用い
    、600℃〜900℃下で薄い第1のエピタキシャル成
    長層を形成し、引き続き第2回目のエピタキシャルプロ
    セスとして、シランおよびまたはジシラン、または前記
    第1回目のエピタキシャルプロセスと同じ混合物を原料
    とする反応ガスを用い、成長速度の大きい条件下で所望
    の膜厚の第2のエピタキシャル成長層を形成することを
    特徴とする気相エピタキシャル成長法。
  2. (2)前記第1回目のエピタキシャルプロセスは、前記
    シリコンウェハの昇温中に、または一定温度状態で行う
    ことを特徴とする前記特許請求の範囲第1項記載の気相
    エピタキシャル成長法。
  3. (3)前記第1回目のエピタキシャルプロセスは圧力1
    00torr以下で行うことを特徴とする前記特許請求
    の範囲第1項または第2項記載の気相エピタキシャル成
    長法。
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US07/284,512 US4894349A (en) 1987-12-18 1988-12-15 Two step vapor-phase epitaxial growth process for control of autodoping
EP88121113A EP0320970B1 (en) 1987-12-18 1988-12-16 Vapour-phase epitaxial growth process
DE3851417T DE3851417T2 (de) 1987-12-18 1988-12-16 Epitaxiales Wachstumsverfahren aus der Gasphase.
KR1019880016873A KR930000609B1 (ko) 1987-12-18 1988-12-17 기상 에피택셜 성장법

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100249163B1 (ko) * 1996-12-20 2000-03-15 김영환 에피막형성방법
JP2005150364A (ja) * 2003-11-14 2005-06-09 Shin Etsu Handotai Co Ltd シリコンエピタキシャルウェーハの製造方法
JP2009135230A (ja) * 2007-11-29 2009-06-18 Nuflare Technology Inc 気相成長膜形成装置および気相成長膜形成方法
JP2009302230A (ja) * 2008-06-12 2009-12-24 Sumco Techxiv株式会社 エピタキシャルウェーハの製造方法
JP2010003735A (ja) * 2008-06-18 2010-01-07 Sumco Techxiv株式会社 エピタキシャルウェーハの製造方法及びエピタキシャルウェーハ

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0714840B2 (ja) * 1988-10-18 1995-02-22 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン エピタキシャル膜成長方法
US5024972A (en) * 1990-01-29 1991-06-18 Motorola, Inc. Deposition of a conductive layer for contacts
US5385850A (en) * 1991-02-07 1995-01-31 International Business Machines Corporation Method of forming a doped region in a semiconductor substrate utilizing a sacrificial epitaxial silicon layer
KR970009976B1 (ko) * 1991-08-26 1997-06-19 아메리칸 텔리폰 앤드 텔레그라프 캄파니 증착된 반도체상에 형성된 개선된 유전체
US5279987A (en) * 1991-10-31 1994-01-18 International Business Machines Corporation Fabricating planar complementary patterned subcollectors with silicon epitaxial layer
KR0130955B1 (ko) * 1992-10-07 1998-04-14 쓰지 하루오 박막 트랜지스터의 제조방법 및 액정표시장치의 제조방법
US5674766A (en) * 1994-12-30 1997-10-07 Siliconix Incorporated Method of making a trench MOSFET with multi-resistivity drain to provide low on-resistance by varying dopant concentration in epitaxial layer
EP0762484B1 (en) * 1995-08-31 2004-04-14 Texas Instruments Incorporated Method of forming an epitaxial layer with minimal autodoping
US6010937A (en) * 1995-09-05 2000-01-04 Spire Corporation Reduction of dislocations in a heteroepitaxial semiconductor structure
JPH1116838A (ja) * 1997-06-24 1999-01-22 Nec Corp 多結晶シリコン膜の成長方法およびcvd装置
US6033950A (en) * 1998-04-10 2000-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Dual layer poly deposition to prevent auto-doping in mixed-mode product fabrication
US6232172B1 (en) 1999-07-16 2001-05-15 Taiwan Semiconductor Manufacturing Company Method to prevent auto-doping induced threshold voltage shift
IT1306181B1 (it) * 1999-08-02 2001-05-30 Shine Spa Procedimento per la formazione di strutture di diversa conduttivita'presentanti una regione di transizione iperfina, ai fini della
KR20030007758A (ko) * 2001-03-30 2003-01-23 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 낮은 온도 Si 및 SiGe 에피택시에서 n-타입오토도핑의 억제
US6635556B1 (en) * 2001-05-17 2003-10-21 Matrix Semiconductor, Inc. Method of preventing autodoping
CN101783289B (zh) * 2010-03-05 2011-11-30 河北普兴电子科技股份有限公司 反型外延片制备方法
JP6142496B2 (ja) * 2012-10-12 2017-06-07 富士電機株式会社 半導体装置の製造方法
KR20200137259A (ko) 2019-05-29 2020-12-09 삼성전자주식회사 집적회로 소자

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3189494A (en) * 1963-08-22 1965-06-15 Texas Instruments Inc Epitaxial crystal growth onto a stabilizing layer which prevents diffusion from the substrate
US3660180A (en) * 1969-02-27 1972-05-02 Ibm Constrainment of autodoping in epitaxial deposition
US3716422A (en) * 1970-03-30 1973-02-13 Ibm Method of growing an epitaxial layer by controlling autodoping
US3853974A (en) * 1970-04-06 1974-12-10 Siemens Ag Method of producing a hollow body of semiconductor material
US3847686A (en) * 1970-05-27 1974-11-12 Gen Electric Method of forming silicon epitaxial layers
US3669769A (en) * 1970-09-29 1972-06-13 Ibm Method for minimizing autodoping in epitaxial deposition
US3765960A (en) * 1970-11-02 1973-10-16 Ibm Method for minimizing autodoping in epitaxial deposition
US3941647A (en) * 1973-03-08 1976-03-02 Siemens Aktiengesellschaft Method of producing epitaxially semiconductor layers
US3885061A (en) * 1973-08-17 1975-05-20 Rca Corp Dual growth rate method of depositing epitaxial crystalline layers
JPS5322029B2 (ja) * 1973-12-26 1978-07-06
JPS5361273A (en) * 1976-11-12 1978-06-01 Nec Home Electronics Ltd Production of semiconductor device
JPS53135571A (en) * 1977-05-02 1978-11-27 Hitachi Ltd Vapor phase growth method for semiconductor
US4497683A (en) * 1982-05-03 1985-02-05 At&T Bell Laboratories Process for producing dielectrically isolated silicon devices
US4504330A (en) * 1983-10-19 1985-03-12 International Business Machines Corporation Optimum reduced pressure epitaxial growth process to prevent autodoping
US4579609A (en) * 1984-06-08 1986-04-01 Massachusetts Institute Of Technology Growth of epitaxial films by chemical vapor deposition utilizing a surface cleaning step immediately before deposition

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100249163B1 (ko) * 1996-12-20 2000-03-15 김영환 에피막형성방법
JP2005150364A (ja) * 2003-11-14 2005-06-09 Shin Etsu Handotai Co Ltd シリコンエピタキシャルウェーハの製造方法
JP4682508B2 (ja) * 2003-11-14 2011-05-11 信越半導体株式会社 シリコンエピタキシャルウェーハの製造方法
JP2009135230A (ja) * 2007-11-29 2009-06-18 Nuflare Technology Inc 気相成長膜形成装置および気相成長膜形成方法
JP2009302230A (ja) * 2008-06-12 2009-12-24 Sumco Techxiv株式会社 エピタキシャルウェーハの製造方法
JP2010003735A (ja) * 2008-06-18 2010-01-07 Sumco Techxiv株式会社 エピタキシャルウェーハの製造方法及びエピタキシャルウェーハ

Also Published As

Publication number Publication date
DE3851417D1 (de) 1994-10-13
KR930000609B1 (ko) 1993-01-25
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DE3851417T2 (de) 1995-01-19
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EP0320970A3 (en) 1990-09-12

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