JP4117914B2 - 半導体層中のドーパント拡散制御プロセス及びそれにより形成された半導体層 - Google Patents

半導体層中のドーパント拡散制御プロセス及びそれにより形成された半導体層 Download PDF

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Description

【０００１】
技術分野
本発明は半導体層中でのイオン注入ドーパント原子の拡散制御プロセス及びそれにより形成された半導体層に係る。
【０００２】
本発明の背景
半導体材料が原子デバイスに有用である１つの特徴は、それらの電気伝導特性が、材料中に少量のドーパント原子を導入することにより、制御できることである。制御可能で、再現性が良く、最も好ましくない副作用のないドーパント原子導入の有用な方法は、イオン注入である。イオン注入中、ドーパント原子はイオン化し、加速され、シリコン基板に向けられる。それらはシリコン基板の結晶格子に入り、シリコン原子と衝突し、徐々にエネルギーを失い、最後に格子内のある深さで静止する。平均の深さは、加速エネルギーを調整することにより、制御できる。ドーパントドーズは注入中、イオン電流をモニターすることにより、制御できる。主要な副作用であるイオンの衝突により生じるシリコン格子の崩壊は、その後の熱処理、すなわちアニーリングにより、除去される。アニーリングは格子損傷を回復し、ドーパント原子を、電気的に活性になるシリコン基板内の置換位置に置くために、必要である。
【０００３】
デバイスの寸法がサブミクロンの範囲に減少するとともに、ドーパント原子の拡散は、シリコン基板内の垂直及び横方向の両方に、精密に制御しなければならない。ドーパントの拡散を制御する１つの方法は、急速熱アニーリングである。急速熱アニーリングは、たとえば１００秒といった短時間でウエハを加熱し、あらかじめ許容限界とみなされていた範囲内で、ドーパント原子を拡散させ、ほとんど完全に電気的に活性化させられる各種の方法をさす用語である。
【０００４】
しかし、急速熱アニーリング技術を用いても、過渡促進拡散（ＴＥＤ）として知られる現象が起ることが、観察されている。過渡促進拡散は注入後のアニーリング中に起り、ドーパント原子、特にホウ素（Ｂ）及びリン（Ｐ）の拡散が、注入により生じた自己格子間過剰シリコン（Ｓｉ）により、好ましくないほど促進されるという事実から生じる。注入により過剰の格子間Ｓｉが生じることにより、動的クラスタ形成とここで呼ぶ現象も起る。それにより、注入されたドーパント原子は半導体層中に、クラスタ又は集団を形成する。これらのクラスタ又は集団は、動かず、電気的に不活性である。以前は、ＴＥＤ及び動的クラスタ形成は、デバイス作製上の関心事ではなかったが、ＴＥＤ及び動的クラスタ形成は今や、将来のシリコンデバイス技術で達成できる最小デバイス寸法に対する重大な限界を与える恐れが出てきた。
【０００５】
最近の研究は、デバイスプロセス中のドーパント原子の拡散を予測するために設計されたシミュレーションプログラムの十分な基礎を作るため、ドーパントの拡散機構を解明することに、向けられてきた。つけ加えるべき挑戦は、ドーパント原子の拡散を制御するプロセスと両立する方法の開発である。
【０００６】
ドーパントの拡散を著しく低下させることは、ドーパント注入及びアニーリングの前に、結晶Ｓｉ基板をアモルファス化することにより、実現できる。しかし、接合漏れを増加させうる最初のアモルファスＳｉ／結晶Ｓｉ界面近くに存在する欠陥帯を制御することは、困難であることが、わかっている。更に、その後の熱処理中、欠陥帯から格子間原子が注入され、つけ加わり、それによってＴＥＤが接続する。最近、エス・ニシカワ（Ｓ．Ｎｉｓｈｉｋａｗａ）、エイ・タナカ（Ａ．Ｔａｎａｋａ）及びティー・ヤマジ（Ｔ．Ｙａｍａｊｉ）、アプライド・フィジックス・レターズ（Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ）、６０，２２７０（１９９２）は、ドーパント拡散は炭素（Ｃ）をホウ素と同時に、シリコン基板中に注入した時、低下させられることを報告した。この低下は注入された炭素がアニーリング中過剰の格子間原子の吹い口となるという事実が原因とされてきた。ドーパント拡散を抑える上で、炭素を同時注入する効率は、炭素原子はドーパント及び注入炭素の両方から、イオンで生成した格子間原子を捕獲しなければならないという事実によって、制限される。
【０００７】
本発明の要約
堆積させた半導体層中での、たとえばホウ素、リン、Ａｓ等のイオン注入ドーパント原子の拡散は、拡散抑制量の電気的に不活性な不純物を、結晶成長技術により、半導体層中に導入することを含むプロセスによって、制御される。置換炭素のような電気的に不活性な不純物は、化学気相堆積及び分子線エピタキシーといった従来の結晶成長技術の間、結晶成長流中に不純物を含む少くとも１つの物質を加えることにより、半導体層中に導入するのが好ましい。たとえば、炭素を含む気体を、エピタキシャルシリコン層の化学気相堆積中、結晶成長流中に、添加することができる。
【０００８】
本発明の一実施例において、電気的に不活性な不純物は、半導体層全体に渡って、半導体層内で垂直又は水平方向にイオン注入ドーパントの拡散を制御するよう調整できる濃度に、導入される。
【０００９】
本発明の第２の実施例において、少くとも２つの独立の領域又は層が内部に形成され、１つの領域又は層は電気的に不活性な不純物を有し、他方の領域又は層は、電気的に不活性な不純物を含まない半導体層を形成する。この構造において、電気的に不活性な不純物を含む領域又は層は、電気的に不活性な不純物を本質的に含まない領域又は層中に注入されたドーパント原子の拡散を阻止する。
【００１０】
“半導体層”という用語は、結晶成長技術により基板上に選択的又は一様に成長できる任意の層をさすと、ここでは理解することとする。そのような半導体層の例には、エピタキシャルシリコン、多結晶シリコン及びシリコン−ゲルマニウムが含まれる。
【００１１】
“拡散”という用語は、過渡促進拡散（ＴＥＤ）及び動的クラスタ形成の両方を含むと、ここでは理解することとする。
【００１２】
“結晶成長技術”という用語は、ここではその広い意味で用い、従って基板上に材料を成長させるのに用いることのできるすべての技術を含むものと、理解することにする。従って、ここで用いることのできる技術には、化学気相堆積（ＣＶＤ）、分子線エピタキシー、反応性マグネトロンスパッタリング及び同様のものが含まれる。“電気的に不活性な不純物”という用語は、やはり広い意味で用いられ、ここで定義されるように、半導体中に導入された時、半導体の電気的特性に影響を与えない任意の原子又は分子を含む。
【００１３】
好ましい実施例の詳細な記述
本発明に従い導入された電気的に不活性な不純物を含む半導体層は、ビー・ジャヤント・バリガ（Ｂ．Ｊａｙａｎｔ Ｂａｌｉｇａ）編、“エピタキシャルシリコン技術”アカデミックプレス（１９８６）に述べられているような、化学気相堆積（ＣＶＤ）により形成されたエピタキシャルシリコン層が、好ましい。
【００１４】
化学気相堆積は典型的な場合、シリコンを含む気体又は複数の気体を、通常約１００ないし約１３００℃、好ましくは約８００ないし約１２００℃の温度の基板上で、通常大気ないし約１０ｍＴｏｒｒの範囲の圧力で、分解させることを含む。上に半導体層を成長できる基板は、典型的な場合、チョクラルスキ技術により作成したシリコンウエハでよい。ウエハは（１００）、（１１０）又は（１１１）といった任意の適当な面方位を持ってよく、当業者には周知のように、高濃度又は低濃度に不純物をドープしてよい。半導体層のバックグランドの電気的ドーピングは、たとえばジボラン（Ｂ2 Ｈ6 ）又はホスフィン（ＰＨ3 ）といった適当なドーパント原子を含むわずかの気体を、気体混合物に添加することにより、実現できる。ＣＶＤ中シラン（ＳｉＨ4 ）、ジシラン（Ｓｉ2 Ｈ6 ）、ジクロロシラン（ＳｉＨ2 Ｃｌ2 ）、トリクロロシラン（ＳｉＨＣｌ3 ）、四塩化シリコン（ＳｉＣｌ4 ）及び類似のものといった任意の適当なシリコンを含む気体又はそれらの混合物を、用いることができる。
【００１５】
本発明に従うと、たとえばシリコンを含む気体を、ホットウォール又はコールドウォールＣＶＤ容器中に導入し、結晶成長流を供給することにより、エピタキシャル成長プロセスが始った後、シリコンのエピタキシャル成長層中に導入すべき物質、すなわち電気的に不活性な不純物を、ＣＶＤ容器中の結晶成長流に添加する。“結晶成長流”という用語は、ここでは結晶成長を起すために、シリコン基板に供給される物質をさすと、理解することとする。電気的に不活性となる物質の例には、炭素、フッ素、窒素、酸素及びゲルマニウムが含まれる。エピタキシャルシリコン層内の結晶格子構造中の置換位置を占める炭素は好ましい。従って、本発明の好ましい実施例において、炭素を含む気体又は炭素を含む気体の混合物を、エピタキシャルシリコン層の化学気相堆積中、結晶成長流中に加え、それにより堆積させるエピタキシャルシリコン層内に、置換炭素を導入する。そのようなエピタキシャルシリコン層内に置換シリコンが存在することは、拡散すなわちその後イオン注入されるドーパント原子の過渡促進拡散及び動的クラスタ形成を制御する有効な手段であることが、示されている。
【００１６】
電気的に不活性な不純物が置換炭素の場合、メタン（ＣＨ4 ）、エチレン（Ｃ2 Ｈ4 ）、アセチレン（Ｃ2 Ｈ2 ）及びシラシクロブタン（Ｃ3 Ｈ6 ＳｉＨ2 ）といった炭化水素を含む炭素を含む気体又はそれらの混合物を、このプロセスに用いることができる。ここで用いる炭化水素は、高純度すなわちＵＬＳＩ級である必要がある。
【００１７】
エピタキシャル成長プロセス中、結晶成長流に炭素を含む気体を添加することは、ＣＶＤ容器に入る気体流に、炭素を含む気体を添加することにより、実現される。炭素を含む気体を含め、ＣＶＤ容器に入る気体の流量は、約１ｓｃｃｍ（標準立方センチメータ／分）ないし約１０ｓｌｐｍ（標準リッター／分）と、広範囲にできる。置換炭素は堆積するエピタキシャルシリコン層中に、濃度で表わすと約１×１０20Ｃ／ｃｍ3 以下の水準で、導入するのが好ましい。約４×１０18ないし約１×１０20Ｃ／ｃｍ3 、より好ましくは約１×１０19ないし約３×１０19Ｃ／ｃｍ3 の範囲の濃度で、エピタキシャルシリコン層内に導入するのが、好ましい。もちろん、エピタキシャルシリコン層中に導入される置換炭素は、エピタキシャル成長プロセス中、気体流に添加される炭素を含む気体の量を制御することにより、制御できる。ＣＶＤ中気体流に添加される炭素を含む気体又は複数の気体の量は、用いる炭素を含む具体的な気体の反応性に、大きく依存する。たとえば、アセチレンはエチレンより、ＭＢＥ条件下では、より反応性であることが、わかっている。従って、エチレンはアセチレンに比べ、多量に用いることになる。用いる適切な気体と量は、日常的な実験により、容易に決めることができる。通常、シリコンを含む気体に対する炭素を含む気体の比は、約１：１ないし約１：１０，０００で、約１：１００ないし約１：１０００が一般的である。このように、半導体層中に導入される置換炭素の量は、精密に制御できる。
【００１８】
従って、本発明の一実施例において、結晶成長技術を用いてシリコンウエハ上に成長させる半導体層の本質的に全体に、電気的に不活性な不純物を導入するプロセスが実現される。その後、Ｂ、Ｐ、Ａｓ及び同様のものといったドーパントが、半導体層中の制御できる深さに、注入できる。約２０，０００Å、好ましくは約２，０００Åを越えない深さ、最も好ましくは約５００Åを越えない深さが得られる。周知の方法に従い、各種の微細電子デバイスが、半導体層中に作製できる。そのようなデバイスの例には、たとえばｎ−ＭＯＳ、ｐ−ＭＯＳ及びＣＭＯＳのようなＭＯＳ形デバイス、バイポーラデバイス、ＢｉＣＭＯＳ、薄膜トランジスタ、ヘテロ接合デバイス及び同様のものが含まれる。
【００１９】
電気的に不活性な不純物を、半導体層の選択された領域にのみ、導入することが望ましい場合は、電気的に不活性な不純物を含む物質は、限られた時間だけ、ＣＶＤ容器に導入される。従って、本発明の第２の実施例においては、エピタキシャルシリコン層の化学気相堆積中の炭素を含む気体の流れは、成長プロセスが完了する前に、停止される。具体的に考える１つの構造は、炭素を含む気体をエピタキシャル成長プロセスの第１の部分で流し、次に成長プロセスの完了前に止め、それによってエピタキシャルシリコンの置換炭素のない層を、エピタキシャルシリコンの置換炭素を含む層の最上部上に成長させた構造である。続いてドーパント原子を炭素を含まない領域又は２つのそのような別々の領域又は層を有するエピタキシャルシリコンの層に注入した時、置換炭素を含む底部層は、本質的に置換炭素を含まない最上部層中に注入されたドーパント原子の拡散を阻止する働きをする。その後、Ｂ、Ｐ、Ａｓ及び同様のものといったドーパントを、本実施例に従って生成したエピタキシャルシリコン層中の制御しうる深さに、注入できる。約２０，０００Åを越えない深さ、好ましくは約２，０００Åを越えない深さ、最も好ましくは約５００Åを越えない深さが得られる。このように、１ないし複数の上述のような領域又は層を含むエピタキシャルシリコン層に、各種の微細電子デバイスが形成できる。
【００２０】
以下の例は本発明の利点を示す。
実施例１
置換炭素が存在する場合ドーパント拡散、すなわち過渡促進拡散を調べるため、以下のホウ素拡散マーカを準備した。ホウ素ドープ結晶Ｓｉ（ｃ−Ｓｉ）超格子を、分子線エピタキシー（ＭＢＥ）により、６００℃で浮遊帯（ＦＺ）Ｓｉ（１００）基板上に、成長させた。これにより、１０００Åのｃ−Ｓｉキャップ層下に、８００Åで分離された１．５×１０13Ｂ／ｃｍ2 の〜１００Å幅のドーピングスパイクが生じた。そのような構造は、過渡促進拡散の機構を同定する上での拡散マーカとして、非常に有効であることが、明らかになっている。
【００２１】
置換炭素はリークバルブを通し、ＭＢＥ容器中にアセチレンガスを導入することにより、エピタキシャルシリコンの成長中、０．６Å／Ｓの成長速度で導入した。堆積中に基板温度は、６００℃であった。標準的な成長条件、すなわちＭＢＥ容器にアセチレンガスを導入しない条件下でのバックグランドの置換炭素レベルは、１×１０18Ｃ／ｃｍ3 であった。そのような置換炭素のバックグランド濃度は典型的な場合、エピタキシャル層を成長させるのに用いられる装置中に、わずかな濃度の不純物が存在するために、ＭＢＥにより成長させるすべてのエピタキシャル層中に、存在する。このバックグランドは従来から、望ましくないとみなされてきた。１０-7Ｔｏｒｒのアセトンのバックグランド圧下での成長では、置換炭素レベルは、２×１０19Ｃ／ｃｍ3 に増加した。ホウ素ドーピングスパイクにおける置換炭素の導入は、成長の中断により３倍増加する。透過電子顕微鏡写真（ＴＥＭ）は、１０００℃、１時間の置換炭素を多く含むシリコン層のアニーリングで、カーバイドの析出はないことを示している。このことは、導入された炭素を高温まで、溶液として留ることを、示している。成長させた超格子にはその後、４０ｋｅＶのエネルギー、５×１０13／ｃｍ2 のドーズで、室温においてシリコンを注入した。この非アモルファス化注入により、０．１μｍＣ−Ｓｉ表面層中に結晶損傷が生じ、デバイスプロセスに用いられる典型的なドーパント注入の代表である。試料は化学的に清浄化し、真空中で７９０℃において１０分間アニールし、拡散を起させた。ホウ素拡散プロフィルは２ｋｅＶＯ2 + を用いて、４Å／Ｓのスパッタリング速度で、二次イオン質量分析（ＳＩＭＳ）を使用して測定し、３ｋｅＶＣｓ+ を用いた時、１２Å／Ｓで炭素分布が得られた。
【００２２】
図１はアニーリング後のホウ素分布のＳＩＭＳ測定結果を示す。特に図１Ａを参照すると、バックグランド濃度の置換炭素、すなわち１×１０18Ｃ／ｃｍ3 の炭素を含む超格子の場合、イオン注入試料中のホウ素マーカの拡散は、注入により生じる損傷が無い場合の熱拡散に比べ、著しく促進（〜１００×）された。拡散が促進されたことは、イオン注入種から、過剰の格子間原子が注入されたことによる。注入損傷に最も近いホウ素スパイクの部分は、不動のままで、それは格子間原子の影響により、Ｂのクラスタが形成されたことによる。
【００２３】
次に、図１Ｂを参照すると、本発明に従い２×１０19Ｃ／ｃｍ3 の濃度で置換炭素を含むイオン損傷超格子中のホウ素拡散は、熱拡散に比べ著しい過渡促進拡散を示さず、イオン損傷領域からの格子間原子の注入が抑えられることを、示している。
【００２４】
上の例は置換炭素はイオン生成格子間原子の効果的な吹い口として働くことを、示している。理論により限定する意図はないが、炭素と格子間原子は結合し、可動性の炭素格子間原子対を形成し、続いてより大きな炭素−格子間原子の集合体の核生成と成長が起ると確信される。
【００２５】
実施例２
Ｃ過剰ｃ−Ｓｉ中のイオン注入Ｂ分布の拡散の振舞い及び電気的特性を、以下のように調べた。この目的のために、ｐ−及びｎ−ドープ浮遊帯Ｓｉ（１００）ウエハを、０．５、１及び２ＭｅＶＳｉ注入種を用い、全ドーズ１．５×１０16／ｃｍ2 で〜７７Ｋにおいて、２μｍの深さまで、アモルファス化した。ウエハの一部に、１０、２８、６５、１３０、２３０及び４００ｋｅＶのエネルギーで、それぞれ１．３、３．２、６．０、８．７、１１．３及び１３．３×１０13／ｃｍ3 のドーズにＣを注入した。固相エピタキシー（ＳＰＥ）によりアモルファスＳｉ（ａ−Ｓｉ）層を再成長し、注入されたＣをｃ−Ｓｉ格子中に入れるため、試料を真空中５００℃において１時間、６００℃において２時間、９００℃で１５分間アニールした。ａ−ＳｉのＳＰＥ中、炭素は置換位置に再成長する。得られた置換炭素レベルは、ＳＩＭＳにより調べたところ、試料の表面１μｍで、約４×１０18ないし約６×１０18Ｃ／ｃｍ3 に変化した。Ｃを多く含む試料（ＣＳＰＥ）及び基準試料（ＳＰＥ）に、室温で１．５×１０14／ｃｍ2 、３０ｋｅＶのＢを注入した。試料はチャネリングを最小にするため、イオンビームに対して７°傾けた。拡散アニールは真空中で、８００℃で３５分及び９５０℃で１５分間行った。
【００２６】
図２はＳＩＭＳにより測定したホウ素拡散前及び後のホウ素分布を示す。図２Ａを参照すると、８００℃、３５分間のアニール後の基準試料中のホウ素の拡散分布は、ＴＥＤのすべての特徴を示している。すなわち、注入された分布の尾の部分のホウ素は、〜７００Å拡散したが、このアニールの平衡拡散長Ｌｅｑは、わずか〜２５Åである。加えて、１×１０18／ｃｍ3 以上の分布のピーク位置は、過剰の格子間原子により促進されたホウ素のクラスタ形成により、不動のままであった。
【００２７】
次に、図２Ｂを参照すると、Ｃ過剰基板ＣＳＰＥの拡散の振舞いは、非常に異っている。第１に、ホウ素分布の尾の部分におけるホウ素の拡散は、８００及び９５０℃の両方で、著しく減少している。加えて、ホウ素分布のピークにおける不動ホウ素クラスタの顕著な信号は無い。このことは、置換炭素は格子間原子を捕獲する働きをし、それによって過渡促進ホウ素拡散とホウ素の格子間原子によって促進されるクラスタ形成の両方が、抑えられることを示している。
【００２８】
図３の広がり抵抗測定は、ホウ素分布の主要部分（〜８０％）は、９５０℃のアニーリング工程後、電気的に活性であることを、示している。加えて、ｎ形、Ｃ過剰基板中のホウ素分布のホール測定は、８００℃における拡散後に電気的に活性な割合は約６０％で、９５０℃におけるアニールで更に〜８５％に増加することを、示している。ＦＺ基板中に注入し、同じ条件下でアニールしたホウ素分布でも、同程度の活性化率が見い出されている。これらの電気的データは、Ｃ又はＣ−格子間原子集合体の存在は、許容できない水準で、ドーピング効率に悪影響を及ぼさないことを、示している。
【００２９】
本発明について、各種の実施例を具体的に示し、述べてきたが、当業者には、特許請求の範囲で規定される本発明の精神及び視野を離れることなく、本発明の修正及び変更ができることは、明らかであろう。
【図面の簡単な説明】
【図１】Ａは、エピタキシャルシリコン中のホウ素拡散の深さ方向の分布を、二次イオン質量分析で測定した結果を、グラフで示す図である。Ｂは、エピタキシャルシリコン中のホウ素拡散の深さ方向の分布を、二次イオン質量分析で測定した結果を、グラフで示す図である。
【図２】Ａは、エピタキシャルシリコン中のホウ素拡散の深さ方向の分布を、二次イオン質量分析で測定した結果を、グラフで示す図である。Ｂは、エピタキシャルシリコン中のホウ素拡散の深さ方向の分布を、二次イオン質量分析で測定した結果を、グラフで示す図である。
【図３】エピタキシャルシリコン中の原子状及び電気的ホウ素の深さ分布を、グラフで示す図である。

Claims (14)

  1. 結晶性の半導体基板上に形成した第１及び第２の結晶シリコン半導体層を備えた半導体デバイスを製造する方法であって、
    （ａ）炭素を含む気体とシリコンを含む気体とを結晶成長流内に導入するステップと、
    （ｂ）化学気相堆積（ＣＶＤ）及び分子線エピタキシーからなる群から選択された１つの結晶成長技術を用いて前記第１の結晶シリコン半導体層を形成する間、該結晶成長流を使用して前記結晶性の半導体基板上に電気的に活性なドーパントの拡散を抑制する量の置換炭素を含む前記第１の結晶シリコン半導体層を堆積させるステップと、
    （ｃ）該選択された１つの結晶成長技術により前記第１の結晶シリコン半導体層の上に接して前記第２の結晶シリコン半導体層を形成するステップと、
    （ｄ）前記電気的に活性なドーパントを、イオン注入により前記第２の結晶シリコン半導体層に導入するステップとを含み、
    （ｅ）前記第１の結晶シリコン半導体層を堆積させるステップにおいては、前記第１の結晶シリコン半導体層に導入された前記電気的に活性なドーパントが急速熱アニール中での拡散を抑制する量の置換炭素が前記第１の結晶シリコン半導体層に導入されており、
    （ｆ）前記第２の結晶シリコン半導体層を形成するステップにおいては、炭素を含む気体を結晶成長流内に導入しない、ことを特徴とする方法。
  2. 請求項１に記載の方法において、該第１の結晶シリコン半導体層内に導入された置換炭素の量は、概ね１×１０２０Ｃ／ｃｍ３より小さい方法。
  3. 請求項２に記載の方法において、該第１の結晶シリコン半導体層内に導入された置換炭素の量は、概ね４×１０１８乃至１×１０２０Ｃ／ｃｍ３の範囲にある方法。
  4. 請求項２に記載の方法において、該第１の結晶シリコン半導体層内に導入された置換炭素の量は、概ね４×１０１９乃至１×１０１９Ｃ／ｃｍ３の範囲にある方法。
  5. 請求項１に記載の方法において、該第１の結晶シリコン半導体層と該第２の結晶シリコン半導体層は、エピタキシャルシリコン及び多結晶シリコンから成る類から選択される方法。
  6. 結晶性の半導体基板上に形成した結晶シリコン半導体層を備えた半導体デバイスを製造する方法であって、
    （ａ）化学気相堆積（ＣＶＤ）及び分子線エピタキシーからなる群から選択された１つの結晶成長技術を用いて前記結晶シリコン半導体層を形成する間、炭素を含む気体とシリコンを含む気体とを含む結晶成長流を導入することによって、該１つの結晶成長技術により前記結晶性の半導体基板上に置換炭素を含む前記結晶シリコン半導体層を形成するステップであって、該結晶成長流は、該基板上に形成された結晶シリコン半導体層の全体に、前記結晶シリコン半導体層に導入された電気的に活性なドーパントが急速熱アニール中での拡散を抑制する量の置換炭素を導入するように導入されるステップと、
    （ｂ）該基板の上の該結晶シリコン半導体層内にイオン注入プロセスにより前記電気的に活性なドーパントを導入し、該結晶シリコン半導体層内に該電気的に活性なドーパントを含む領域を形成するステップを含む、
    ことを特徴とする方法。
  7. 請求項６に記載の方法において、該デバイスを形成するステップは、該結晶性シリコン半導体層内にドーパントをイオン注入するステップを含む方法。
  8. 請求項６に記載の方法において、該イオン注入されたドーパントは、ホウ素、リン及びヒ素から成る類から選択される方法。
  9. 請求項６に記載の方法において、該ドーパントは、該結晶性シリコン半導体層内の概ね２０，０００Åを越えない深さまで注入される方法。
  10. 請求項６に記載の方法において、該ドーパントは、該結晶性シリコン半導体層内の概ね２，０００Åを越えない深さまで注入される方法。
  11. 請求項６に記載の方法において、ドーパントは、該結晶性シリコン半導体層内の概ね５００Åを越えない深さまで注入される方法。
  12. 半導体デバイスであって、該デバイスを構成する半導体層が、結晶性の半導体基板上に形成した第１及び第２の結晶シリコン半導体層であって、
    化学気相堆積（ＣＶＤ）及び分子線エピタキシーからなる群から選択された１つの結晶成長技術を用いて前記第１の結晶シリコン半導体層を形成する間、炭素を含む気体とシリコンを含む気体とを含む結晶成長流を導入することにより、形成された置換炭素を含む第１の結晶シリコン半導体層と、
    該１つの結晶成長技術によって、シリコンを含む気体を含む結晶成長流を導入することにより、該第１の結晶シリコン半導体層の上に接して形成された第２の結晶シリコン半導体層とを含み、該第２の結晶シリコン半導体層は、前記置換炭素を実質的に含んでおらず、該形成された第２の結晶シリコン半導体層の最上部からイオン注入プロセスにより概ね２０，０００Åを超えない深さまで導入された電気的に活性なドーパント原子を含み、
    前記第２の結晶シリコン半導体層に導入された前記電気的に活性なドーパントが急速熱アニール中での拡散を抑制する量の置換炭素が前記第１の結晶シリコン半導体層に導入されており、
    該第１の結晶シリコン半導体層の前記置換炭素は、該第２の結晶シリコン半導体層から該第１の結晶シリコン半導体層への急速熱アニール中での該ドーパント原子の拡散をブロックするように動作する半導体デバイス。
  13. 請求項１２に記載の半導体デバイスにおいて、該ドーパント原子は、該半導体層内の概ね２，０００Åを超えない深さにまで拡散される半導体デバイス。
  14. 請求項１２に記載の半導体デバイスにおいて、実質的に置換炭素を含まない層を含む半導体デバイス。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7456411B2 (ja) 2021-03-29 2024-03-27 日本精工株式会社 直動案内装置

Families Citing this family (105)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6153920A (en) * 1994-12-01 2000-11-28 Lucent Technologies Inc. Process for controlling dopant diffusion in a semiconductor layer and semiconductor device formed thereby
US6750484B2 (en) 1996-12-09 2004-06-15 Nokia Corporation Silicon germanium hetero bipolar transistor
DE19652417A1 (de) * 1996-12-09 1998-06-10 Inst Halbleiterphysik Gmbh MOSFET und Verfahren zur Herstellung der Schichten für einen derartigen Transistor
DE19755979A1 (de) 1996-12-09 1999-06-10 Inst Halbleiterphysik Gmbh Silizium-Germanium-Heterobipolartransistor
JPH10242153A (ja) * 1997-02-26 1998-09-11 Hitachi Ltd 半導体ウエハ、半導体ウエハの製造方法、半導体装置および半導体装置の製造方法
US6181723B1 (en) * 1997-05-07 2001-01-30 Sharp Kabushiki Kaisha Semiconductor light emitting device with both carbon and group II element atoms as p-type dopants and method for producing the same
US6136673A (en) * 1998-02-12 2000-10-24 Lucent Technologies Inc. Process utilizing selective TED effect when forming devices with shallow junctions
US6828690B1 (en) * 1998-08-05 2004-12-07 Memc Electronic Materials, Inc. Non-uniform minority carrier lifetime distributions in high performance silicon power devices
US6358807B1 (en) 2000-02-15 2002-03-19 Agere Systems Guardian Corp. Bipolar semiconductor device and method of forming same having reduced transient enhanced diffusion
US6358823B1 (en) * 2000-04-12 2002-03-19 Institut Fuer Halbleiterphysik Frankfurt (Oder) Gmbh. Method of fabricating ion implanted doping layers in semiconductor materials and integrated circuits made therefrom
JP2001297995A (ja) * 2000-04-13 2001-10-26 Nec Corp 回路製造方法および装置
DE10033940A1 (de) * 2000-07-05 2002-01-24 Ihp Gmbh Verfahren und Vorrichtung zur Herstellung diffusionshemmender epitaktischer Halbleiterschichten
US6544655B1 (en) * 2000-08-08 2003-04-08 Honeywell International Inc. Methods for reducing the curvature in boron-doped silicon micromachined structures
US7064399B2 (en) * 2000-09-15 2006-06-20 Texas Instruments Incorporated Advanced CMOS using super steep retrograde wells
US6680497B1 (en) * 2000-09-22 2004-01-20 Trw Inc. Interstitial diffusion barrier
US6576535B2 (en) * 2001-04-11 2003-06-10 Texas Instruments Incorporated Carbon doped epitaxial layer for high speed CB-CMOS
US6534371B2 (en) 2001-06-11 2003-03-18 International Business Machines Corporation C implants for improved SiGe bipolar yield
EP1415332B1 (de) 2001-07-27 2012-01-25 IHP GmbH-Innovations for High Performance Microelectronics / Leibniz-Institut für innovative Mikroelektronik Verfahren und Vorrichtung zum Herstellen dünner epitaktischer Halbleiterschichten
US20030096490A1 (en) 2001-11-16 2003-05-22 John Borland Method of forming ultra shallow junctions
US6670654B2 (en) 2002-01-09 2003-12-30 International Business Machines Corporation Silicon germanium heterojunction bipolar transistor with carbon incorporation
US6762469B2 (en) * 2002-04-19 2004-07-13 International Business Machines Corporation High performance CMOS device structure with mid-gap metal gate
US7679398B2 (en) * 2002-07-17 2010-03-16 Osann Jr Robert Reprogrammable instruction DSP
US7093225B2 (en) * 2002-07-17 2006-08-15 Osann Robert Jr FPGA with hybrid interconnect
US6835626B2 (en) * 2002-07-22 2004-12-28 University Of Houston Method to overcome instability of ultra-shallow semiconductor junctions
US6797596B2 (en) 2002-08-29 2004-09-28 Micron Technology, Inc. Sacrificial deposition layer as screening material for implants into a wafer during the manufacture of a semiconductor device
US7652326B2 (en) 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
DE10351100B4 (de) * 2003-10-31 2007-02-08 Texas Instruments Deutschland Gmbh Verfahren zur Herstellung eines vertikalen PNP-Transistors aus einem Halbleiterwerkstoff und vertikaler bipolarer PNP-Transitor
US7169675B2 (en) * 2004-07-07 2007-01-30 Chartered Semiconductor Manufacturing, Ltd Material architecture for the fabrication of low temperature transistor
US7846822B2 (en) * 2004-07-30 2010-12-07 The Board Of Trustees Of The University Of Illinois Methods for controlling dopant concentration and activation in semiconductor structures
US7071103B2 (en) * 2004-07-30 2006-07-04 International Business Machines Corporation Chemical treatment to retard diffusion in a semiconductor overlayer
US7482255B2 (en) 2004-12-17 2009-01-27 Houda Graoui Method of ion implantation to reduce transient enhanced diffusion
KR100628246B1 (ko) * 2005-08-11 2006-09-27 동부일렉트로닉스 주식회사 이에스디(ｅｓｄ) 보호 회로 및 그 제조 방법
EP1958245B1 (en) 2005-12-09 2013-10-16 Semequip, Inc. Method for the manufacture of semiconductor devices by the implantation of carbon clusters
US7566951B2 (en) * 2006-04-21 2009-07-28 Memc Electronic Materials, Inc. Silicon structures with improved resistance to radiation events
KR101170210B1 (ko) * 2006-05-01 2012-08-01 어플라이드 머티어리얼스, 인코포레이티드 탄소 합금된 ｓｉ 필름을 사용한 초박형 접합 형성 방법
JP5155536B2 (ja) * 2006-07-28 2013-03-06 一般財団法人電力中央研究所 ＳｉＣ結晶の質を向上させる方法およびＳｉＣ半導体素子の製造方法
US7582547B2 (en) 2006-08-04 2009-09-01 Interuniversitair Microelektronica Centrum Vzw (Imec) Method for junction formation in a semiconductor device and the semiconductor device made thereof
EP1884985A1 (en) * 2006-08-04 2008-02-06 Interuniversitair Microelektronica Centrum Method for junction formation in a semiconductor device and the semiconductor device thereof
US7919402B2 (en) * 2006-12-06 2011-04-05 Semequip, Inc. Cluster ion implantation for defect engineering
US7700488B2 (en) * 2007-01-16 2010-04-20 International Business Machines Corporation Recycling of ion implantation monitor wafers
KR101630734B1 (ko) 2007-09-21 2016-06-16 페어차일드 세미컨덕터 코포레이션 전력 소자
US7897496B2 (en) * 2007-11-16 2011-03-01 Texas Instruments Incorporated Semiconductor doping with reduced gate edge diode leakage
JP2009130229A (ja) * 2007-11-27 2009-06-11 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US7968440B2 (en) * 2008-03-19 2011-06-28 The Board Of Trustees Of The University Of Illinois Preparation of ultra-shallow semiconductor junctions using intermediate temperature ramp rates and solid interfaces for defect engineering
US8253194B2 (en) * 2008-09-17 2012-08-28 Fairchild Semiconductor Corporation Structures for reducing dopant out-diffusion from implant regions in power devices
US8174067B2 (en) 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
JP5505609B2 (ja) * 2009-09-15 2014-05-28 一般財団法人ファインセラミックスセンター ゼオライト及びその製造方法
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US8530286B2 (en) 2010-04-12 2013-09-10 Suvolta, Inc. Low power semiconductor transistor structure and method of fabrication thereof
TWI512981B (zh) 2010-04-27 2015-12-11 Semiconductor Energy Lab 微晶半導體膜的製造方法及半導體裝置的製造方法
US8319290B2 (en) 2010-06-18 2012-11-27 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
US8569128B2 (en) 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
US8962417B2 (en) 2010-10-15 2015-02-24 International Business Machines Corporation Method and structure for pFET junction profile with SiGe channel
US8659054B2 (en) * 2010-10-15 2014-02-25 International Business Machines Corporation Method and structure for pFET junction profile with SiGe channel
US8404551B2 (en) 2010-12-03 2013-03-26 Suvolta, Inc. Source/drain extension control for advanced transistors
US8871670B2 (en) 2011-01-05 2014-10-28 The Board Of Trustees Of The University Of Illinois Defect engineering in metal oxides via surfaces
KR101821707B1 (ko) 2011-02-08 2018-01-24 어플라이드 머티어리얼스, 인코포레이티드 인장 변형 적용들을 위한 고인장 실리콘 합금의 에피택시
US8461875B1 (en) 2011-02-18 2013-06-11 Suvolta, Inc. Digital circuits having improved transistors, and methods therefor
US8525271B2 (en) 2011-03-03 2013-09-03 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof
US8748270B1 (en) 2011-03-30 2014-06-10 Suvolta, Inc. Process for manufacturing an improved analog transistor
US8999861B1 (en) 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
US8796048B1 (en) 2011-05-11 2014-08-05 Suvolta, Inc. Monitoring and measurement of thin film layers
US8811068B1 (en) 2011-05-13 2014-08-19 Suvolta, Inc. Integrated circuit devices and methods
US8569156B1 (en) 2011-05-16 2013-10-29 Suvolta, Inc. Reducing or eliminating pre-amorphization in transistor manufacture
US8735987B1 (en) 2011-06-06 2014-05-27 Suvolta, Inc. CMOS gate stack structures and processes
US8995204B2 (en) 2011-06-23 2015-03-31 Suvolta, Inc. Circuit devices and methods having adjustable transistor body bias
US8629016B1 (en) 2011-07-26 2014-01-14 Suvolta, Inc. Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer
KR101891373B1 (ko) 2011-08-05 2018-08-24 엠아이이 후지쯔 세미컨덕터 리미티드 핀 구조물을 갖는 반도체 디바이스 및 그 제조 방법
US8748986B1 (en) 2011-08-05 2014-06-10 Suvolta, Inc. Electronic device with controlled threshold voltage
US8614128B1 (en) 2011-08-23 2013-12-24 Suvolta, Inc. CMOS structures and processes based on selective thinning
US8645878B1 (en) 2011-08-23 2014-02-04 Suvolta, Inc. Porting a circuit design from a first semiconductor process to a second semiconductor process
JP2013055213A (ja) * 2011-09-05 2013-03-21 Elpida Memory Inc 半導体装置及びその製造方法
US8713511B1 (en) 2011-09-16 2014-04-29 Suvolta, Inc. Tools and methods for yield-aware semiconductor manufacturing process target generation
US8729637B2 (en) 2011-10-05 2014-05-20 International Business Machines Corporation Work function adjustment by carbon implant in semiconductor devices including gate structure
US9236466B1 (en) 2011-10-07 2016-01-12 Mie Fujitsu Semiconductor Limited Analog circuits having improved insulated gate transistors, and methods therefor
US8895327B1 (en) 2011-12-09 2014-11-25 Suvolta, Inc. Tipless transistors, short-tip transistors, and methods and circuits therefor
US8819603B1 (en) 2011-12-15 2014-08-26 Suvolta, Inc. Memory circuits and methods of making and designing the same
US8883600B1 (en) 2011-12-22 2014-11-11 Suvolta, Inc. Transistor having reduced junction leakage and methods of forming thereof
US8599623B1 (en) 2011-12-23 2013-12-03 Suvolta, Inc. Circuits and methods for measuring circuit elements in an integrated circuit device
US8877619B1 (en) 2012-01-23 2014-11-04 Suvolta, Inc. Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom
US8970289B1 (en) 2012-01-23 2015-03-03 Suvolta, Inc. Circuits and devices for generating bi-directional body bias voltages, and methods therefor
US9093550B1 (en) 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US9406567B1 (en) 2012-02-28 2016-08-02 Mie Fujitsu Semiconductor Limited Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
US8863064B1 (en) 2012-03-23 2014-10-14 Suvolta, Inc. SRAM cell layout structure and devices therefrom
US9299698B2 (en) 2012-06-27 2016-03-29 Mie Fujitsu Semiconductor Limited Semiconductor structure with multiple transistors having various threshold voltages
US8637955B1 (en) 2012-08-31 2014-01-28 Suvolta, Inc. Semiconductor structure with reduced junction leakage and method of fabrication thereof
US9112057B1 (en) * 2012-09-18 2015-08-18 Mie Fujitsu Semiconductor Limited Semiconductor devices with dopant migration suppression and method of fabrication thereof
US9041126B2 (en) 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
CN104854698A (zh) 2012-10-31 2015-08-19 三重富士通半导体有限责任公司 具有低变化晶体管外围电路的dram型器件以及相关方法
US8816754B1 (en) 2012-11-02 2014-08-26 Suvolta, Inc. Body bias circuits and methods
US9093997B1 (en) 2012-11-15 2015-07-28 Mie Fujitsu Semiconductor Limited Slew based process and bias monitors and related methods
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US9112484B1 (en) 2012-12-20 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit process and bias monitors and related methods
US9268885B1 (en) 2013-02-28 2016-02-23 Mie Fujitsu Semiconductor Limited Integrated circuit device methods and models with predicted device metric variations
US9299801B1 (en) 2013-03-14 2016-03-29 Mie Fujitsu Semiconductor Limited Method for fabricating a transistor device with a tuned dopant profile
US9478571B1 (en) 2013-05-24 2016-10-25 Mie Fujitsu Semiconductor Limited Buried channel deeply depleted channel transistor
US9710006B2 (en) 2014-07-25 2017-07-18 Mie Fujitsu Semiconductor Limited Power up body bias circuits and methods
US9319013B2 (en) 2014-08-19 2016-04-19 Mie Fujitsu Semiconductor Limited Operational amplifier input offset correction with transistor threshold voltage adjustment
KR102534730B1 (ko) 2015-04-10 2023-05-26 어플라이드 머티어리얼스, 인코포레이티드 선택적 에피택셜 성장을 위한 성장률을 증강시키기 위한 방법
US10490732B2 (en) 2016-03-11 2019-11-26 Toshiba Memory Corporation Magnetic memory device with sidewall layer containing boron and manufacturing method thereof
TWI688001B (zh) 2016-09-14 2020-03-11 東芝記憶體股份有限公司 半導體裝置及其製造方法
JP7457486B2 (ja) * 2019-11-15 2024-03-28 信越半導体株式会社 エピタキシャルウェーハの製造方法
KR102372280B1 (ko) * 2020-11-18 2022-03-07 한국세라믹기술원 금속과 세라믹 복합체의 계면에서의 불순물 이동 현상 예측 장치 및 방법 그리고 이를 구현하기 위한 프로그램을 기록한 기록매체

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5734332A (en) * 1980-08-11 1982-02-24 Toshiba Corp Semiconductor device and manufacture therefor
JPH07112224B2 (ja) * 1986-07-04 1995-11-29 株式会社東芝 電子会議システム用図形表示装置
JPS63136567A (ja) * 1986-11-27 1988-06-08 Fujitsu Ltd 半導体装置
JPH01143355A (ja) * 1987-11-30 1989-06-05 Komatsu Ltd ヘテロ接合バイポーラトランジスタの製造方法
JP2773957B2 (ja) * 1989-09-08 1998-07-09 富士通株式会社 半導体装置の製造方法
US5134447A (en) * 1989-09-22 1992-07-28 At&T Bell Laboratories Neutral impurities to increase lifetime of operation of semiconductor devices
US5095358A (en) * 1990-04-18 1992-03-10 National Semiconductor Corporation Application of electronic properties of germanium to inhibit n-type or p-type diffusion in silicon
US5116455A (en) * 1991-01-24 1992-05-26 Spire Corporation Process of making strain-free, carbon-doped epitaxial layers and products so made
JP2727795B2 (ja) * 1991-06-21 1998-03-18 日本電気株式会社 多結晶シリコンの選択成長方法
US5177025A (en) * 1992-01-24 1993-01-05 Hewlett-Packard Company Method of fabricating an ultra-thin active region for high speed semiconductor devices
US5192712A (en) * 1992-04-15 1993-03-09 National Semiconductor Corporation Control and moderation of aluminum in silicon using germanium and germanium with boron
US5322802A (en) * 1993-01-25 1994-06-21 North Carolina State University At Raleigh Method of fabricating silicon carbide field effect transistor
JPH07115061A (ja) * 1993-10-19 1995-05-02 Sumitomo Metal Ind Ltd ＧａＡｓ基板

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7456411B2 (ja) 2021-03-29 2024-03-27 日本精工株式会社 直動案内装置

Also Published As

Publication number Publication date
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