KR100628246B1 - 이에스디(ｅｓｄ) 보호 회로 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 필드 트랜지스터(Field Transistor)가 가지고 있는 높은 블랙다운 전압(Breakdown voltage)를 추가적인 이온주입 공정을 추가하여 낮은 항복 전압을 갖도록 하여 아날로그 입/출력 소자에 적합한 ESD 보호회로 및 그의 제조 방법에 관한 것으로, 제 1 도전형 반도체 기판의 필드 영역에 형성되는 소자분리막; 상기 소자 분리막에 의해 격리되어 상기 제 1 도전형 반도체 기판에 형성되는 제 1, 제 2 고농도 제 2 도전형 불순물 영역; 상기 소자 분리막에 의해 격리되어 상기 제 2 고농도 제 2 도전형 불순물 영역 일측의 상기 제 1 도전형 반도체 기판에 형성되는 고농도 제 1 도전형 불순물 영역; 그리고 항복 전압을 낮추기 위해 상기 제 1 고농도 제 2 도전형 불순물 영역 하부의 상기 반도체 기판에 형성되는 제 1 도전형 불순물 영역을 포함하여 구성된 것이다.
ESD, 필드 트랜지스터, GGNMOS
Description
도 1은 종래의 ESD 보호회로의 단면도
도 2는 본 발명에 따른 ESD 보호회로의 단면도
도 3a 내지 3f는 본 발명에 따른 ESD 보호회로의 공정 단면도
*도면의 주요 부분에 대한 부호 설명*
30: 반도체 기판 31: P형 불순물 영역
32: 소자 분리막 36a, 46b: 고농도 N형 불순물 영역
37: 고농도 P형 불순물 영역 38: 층간 절연막
39: 플러그 40: 실리사이드층
41: 금속 배선 42, 43, 44: 감광막
본 발명은 ESD(Electro-Static Discharge) 보호회로에 관한 것으로, 특히 필드 트랜지스터(Field Transistor)가 가지고 있는 높은 블랙다운 전압(Breakdown voltage)를 추가적인 이온주입 공정을 추가하여 낮은 항복 전압을 갖도록 하여 아 날로그 입/출력 소자에 적합한 ESD 보호회로 및 그의 제조 방법에 관한 것이다.
일반적으로 사용자가 마찰 또는 유도(Induction)에 의해 정전기적으로 충전될 때 ESD가 발생한다. 집적회로(IC), 특히 MOS 트랜지스터로 형성된 IC는 이러한 ESD 손상에 취약하다. 상기 ESD는 입/출력 패드, 전력 핀, 또는 다른 IC패드에 전달될 수 있으며, 이와 같이 전달되는 ESD는 반도체 접합부, 유전체, 상호 접속부 또는 IC의 구성요소들에 치명적인 손상을 줄 수 있다.
최근, 반도체 소자의 크기가 축소되고 그 집적도가 높아짐에 따라 MOS 트랜지스터의 측면 기생 바이폴라(lateral parasitic bipolar) 특성을 이용한 GGNMOS(Gate Grounded NMOS)를 이용하여 ESD를 보호하는 ESD 보호회로를 사용하고 있다.
상기 GGNMOS를 이용한 종래의 ESD 보호회로를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 종래의 GGNMOS를 이용한 ESD 보호회로의 단면도이다.
즉, P형 반도체 기판(1)에 활성 영역과 필드 영역이 정의되어 상기 필드 영역에 소자분리막(2)이 형성된다. 상기 소자 분리막(2)은 필드 영역의 상기 P형 반도체 기판(1)에 얇은 트렌치(sallow trench)가 형성되고, 상기 트렌치내에 절연물질을 채워 셀로우 트렌치 격리막(sallow trench insolation)을 형성한 것이다.
그리고, 상기 활성 영역 상부에 게이트 절연막(3) 및 게이트 전극(4)이 적층된 구조를 갖고 상기 게이트 전극(4) 양측에 측벽 절연막(5)이 형성된다. 상기 게이트 전극(4) 양측의 상기 P형 반도체 기판(1)에 저농도 N형 불순물 영역(LDD, lightly doped dopping)(12)이 형성되고, 상기 측벽 절연막(5) 양측의 P형 반도체 기판(1)에 고농도 N형 불순물 이온 주입에 의해 소오스/드레인 불순물 영역(6a, 6b)이 형성되고, 상기 드레인 불순물 영역(6b) 일측에는 상기 소자 격리막(2)에 의해 격리되어 P형 불순물 영역(7)이 형성된다.
상기와 같이 구성된 상기 N형 소오스/드레인 불순물 영역(6a, 6b) 및 P형 불순물 영역(7)의 표면에는 각각 실리사이드층(10)이 형성되고, 상기와 같은 구조의 기판 전면에 층간 절연막(8)이 형성되고, 상기 N형 소오스/드레인 불순물 영역(6a, 6b) 및 P형 불순물 영역(7)상의 상기 실리사이드층(10)이 노출되도록 상기 층간 절연막(8)에는 콘택 홀이 형성된다.
상기 각 콘택홀을 통해 상기 N형 소오스/드레인 불순물 영역(6a, 6b) 및 P형 불순물 영역(7)의 실리사이드층(10)에 전기적으로 연결되도록 다수개의 플러그(9)가 형성되고, 상기 플러그(9)에 연결되도록 다수개의 금속 배선(11)이 형성된다.
이와 같이 구성된 종래의 GGNMOS구조의 ESD 보호회로는 MOS 트랜지스터의 측면 기생 바이폴라 특성을 이용하여 정전기를 바이-패스(by-pass) 해주는 역할을 한다.
그러나, 종래의 GGNMOS 구조의 ESD 보호회로는 누설 전류(leakage current)에 민감하지 않는 디지털 입출력(I/O) 소자에서는 그 효과가 충분히 뛰어나지만, 아날로그 입/출력 소자에서는 상대적으로 높은 누설 전류를 가지고 있기 때문에 회 로 설계(circuit design)에 많은 제약을 가지고 있다.
즉, GGNMOS의 구조는 소자의 미세화에 따라 게이트 절연막의 두께가 감소하고, P형 반도체 기판의 P형 불순물 농도가 증가하며, LDD(Light-Doped Doping) 농도가 증가하는 등에 의해 점점 누설전류가 증가하게 된다. 그러므로 전류의 미세 변화에도 민감함 아날로그 입/출력 소자에서는 ESD를 보호하는데 한계가 있다.
또한, 필드 트랜지스터(Field transistor)는 게이트 전극을 가지고 있지 않기 때문에 GIBL(gate induced barrier lowering) 효과가 나타나지 않아 상대적으로 ESD 트리거 전압(Trigger boltage)를 가지고 있으나, 높은 항복 전압(breakdown voltage)을 가지고 있기 때문에 ESD 발생 시 내부의 회로를 보호 하지 못하므로 ESD 보호회로 사용하기 어려웠다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 필드 트랜지스터가 가지고 있는 높은 항복 전압을 추가적인 불순물 이온 주입 공정을 적용하여 낮은 항복 전압을 갖도록 하고, GGNMOS 구조가 아닌 필드 트랜지스터 구조이므로 게이트 전극이 형성되지 않아 누설 전류를 감소시켜 내부회로를 보호 할 수 있는 ESD 보호회로 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 ESD 보호회로는, 제 1 도전형 반도체 기판의 필드 영역에 형성되는 소자분리막; 상기 소자 분리막에 의해 격리되어 상기 제 1 도전형 반도체 기판에 형성되는 제 1, 제 2 고농도 제 2 도전형 불순물 영역; 상기 소자 분리막에 의해 격리되어 상기 제 2 고농도 제 2 도전형 불순물 영역 일측의 상기 제 1 도전형 반도체 기판에 형성되는 고농도 제 1 도전형 불순물 영역; 그리고 항복 전압을 낮추기 위해 상기 제 1 고농도 제 2 도전형 불순물 영역 하부의 상기 반도체 기판에 형성되는 제 1 도전형 불순물 영역을 포함하여 구성됨에 그 특징이 있다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 ESD 보호회로의 제조 방법은, 제 1 도전형 반도체 기판의 필드 영역에 소자 분리막을 형성하는 단계; 상기 소자 분리막에 의해 격리되도록 상기 제 1 도전형 반도체 기판에 제 1, 제 2 고농도 제 2 도전형 불순물 영역을 형성하는 단계; 상기 소자 분리막에 의해 격리되도록 상기 제 2 고농도 제 2 도전형 불순물 영역 일측의 상기 제 1 도전형 반도체 기판에 고농도 제 1 도전형 불순물 영역을 형성하는 단계; 그리고 항복 전압을 낮추기 위해 상기 제 1 고농도 제 2 도전형 불순물 영역 하부의 상기 반도체 기판에 제 1 도전형 불순물 영역을 형성하는 단계를 포함하여 이루어짐에 그 특징이 있다.
상기와 같은 특징을 갖는 본 발명에 따른 ESD 보호회로 및 그 제조 방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 2는 본 발명에 따른 ESD 보호회로의 단면도이다.
본 발명에 따른 ESD 보호회로는, 도 2에 도시한 바와 같이, P형 반도체 기판(30)에 활성 영역과 필드 영역이 정의되어 상기 필드 영역에 소자분리막(32)이 형성된다. 상기 소자 분리막(32)은 필드 영역의 상기 P형 반도체 기판(30)에 얇은 트렌치(sallow trench)가 형성되고, 상기 트렌치내에 절연물질을 채워 셀로우 트렌치 격리막(sallow trench insolation)을 형성한 것이다.
그리고, 상기 활성 영역의 P형 반도체 기판(30)표면에 고농도 N형 불순물 이온 주입에 의해 필드 트랜지스터의 콜렉터 및 에미터에 해당되는 제 1, 제 2 고농도 N형 불순물 영역(36a, 36b)이 형성되고, 상기 제 2 고농도 N형 불순물 영역(36b) 일측의 P형 반도체 기판(30) 표면에 필드 트랜지스터의 베이스에 해당되는 고농도 P형 불순물 영역(37)이 형성된다. 여기서, 상기 제 1, 제 2 고농도 N형 불순물 영역(36a, 36b) 및 상기 고농도 P형 불순물 영역(37)은 각각 소자 분리막(32)에 의해 서로 격리되어 있다.
상기 제 1 고농도 N형 불순물 영역(36a)하부의 상기 P형 반도체 기판(30)에 항본 전압을 낮추기 위한 P형 불순물 영역(31)이 형성된다. 상기와 같이 구성된 상기 고농도 N형 불순물 영역(36a, 36b) 및 고농도 P형 불순물 영역(37)의 표면에는 각각 실리사이드층(40)이 형성된다.
상기와 같은 구조의 기판 전면에 층간 절연막(38)이 형성되고, 상기 고농도 N형 불순물 영역(36a, 36b) 및 상기 고농도 P형 불순물 영역(37)상의 상기 실리사이드층(40)이 노출되도록 상기 층간 절연막(38)에는 콘택 홀이 형성된다.
상기 각 콘택홀을 통해 상기 고농도 N형 불순물 영역(36a, 36b) 및 고농도 P형 불순물 영역(37)의 실리사이드층(40)에 전기적으로 연결되도록 다수개의 플러그(39)가 형성되고, 상기 각 플러그(39)에 연결되도록 다수개의 금속 배선(41)이 형성된다.
이와 같이 구성되는 본 발명에 따른 ESD 보호회로의 제조 방법을 설명하면 다음과 같다.
도 3a 내지 도 3f는 본 발명에 따른 ESD 보호회로의 공정 단면도이다.
도 3a에 도시한 바와 같이, P형 반도체 기판(30)에 활성 영역과 필드 영역을 정의하여 상기 필드 영역을 소정 깊이로 식각하여 셀로우 트랜치(shallow trench)를 형성한다. 그리고, 산화막 등을 절연막을 상기 트렌치에 채운 후, CMP 공정을 진행하여 상기 트렌치 내부에 절연막이 남도록 하여 소자 분리막(32)을 형성한다.
도 3b에 도시한 바와 같이, 전면에 제 1 감광막(42)을 증착하고 노광 및 현상 공정으로 패터닝 한 후, 상기 패터닝된 제 1 감광막(42)을 마스크로 이용하여 상기 활성 영역에 고농도 N형 불순물 이온을 주입하여 제 1, 제 2 고농도 N형 불순물 영역(36a, 36b)을 형성한다.
이 때, 고농도 N형 불순물 이온 주입 공정은, P, As 등의 N형 불순물 이온을 1015atoms/cm2이상의 농도로 주입하고, 이온 주입 에너지는 50KeV 이하로 한다.
도 3c에 도시한 바와 같이, 상기 제 1 감광막(42)을 제거한 후, 전면에 제 2 감광막(43)을 증착하고 노광 및 현상 공정으로 패터닝 한다. 그리고, 상기 패터닝된 제 2 감광막(43)을 마스크로 이용하여 상기 활성 영역에 고농도 P형 불순물 이온을 주입하여 고농도 P형 불순물 영역(37)을 형성한다.
이 때, 고농도 P형 불순물 이온 주입 공정은, 보론(B) 등의 P형 불순물 이온을 1015atoms/cm2이상의 농도로 주입하고, 이온 주입 에너지는 20KeV 이하로 한다.
도 3d에 도시한 바와 같이, 상기 제 2 감광막(43)을 제거한 후, 전면에 제 3 감광막(44)을 증착하고 노광 및 현상 공정으로 패터닝 한다. 그리고, 상기 패터닝된 제 3 감광막(43)을 마스크로 이용하여 상기 제 1 고농도 N형 불순물 영역(36a)하부에 필드 트랜지스터의 항복 전압을 조절하기 위해 p형 불순물 이온을 주입하여 P형 불순물 영역(31)을 형성한다.
이 때, 상기 P형 불순물 이온 주입 공정은, 보론(B) 등의 P형 불순물 이온을 3×1013 내지 7×1013 atoms/cm2의 농도로 주입하고, 이온 주입 에너지는 60 내지 100KeV로 한다. 따라서, 상기 항복 전압을 조절하기 위한 P형 불순물 영역(31)은 1×1017 내지 1×1019 atoms/cm3의 농도를 갖는다.
도 3e에 도시한 바와 같이, 상기 제 3 감광막(44)을 제거한 후, 살리사이드 공정을 진행하여 상기 제 1, 제 2 고농도 N형 불순물 영역(36a, 36b) 및 고농도 P형 불순물 영역(37)의 표면에 실리사이드층(40)을 형성하고, 상기 실리사이드층(40)을 포함한 기판 전면에 층간 절연막(38)을 형성 한다.
이 때, 상기 살리사이드 공정은, 전면에 고융점 금속(도면에는 도시되지 않음)을 증착하고 열처리(Annealing)하여 상기 고융점 금속과 상기 P형 반도체 기판(30)이 접촉되는 면에 실리사이드층(40)을 형성하고 미 반응한 상기 고융점 금속을 제거한다.
도 3f에 도시한 바와 같이, 상기 제 1, 제 2 고농도 N형 불순물 영역(36a, 36b) 및 고농도 P형 불순물 영역(37)의 표면에 형성된 상기 실리사이드층(40)이 노출되도록 상기 층간 절연막(38)에 콘택 홀을 형성하고, 상기 각 콘택 홀내에 플러 그(39)을 형성한다. 그리고, 상기 플러그에 연결되도록 금속 배선(41)을 형성한다.
상기에서 설명한 바와 같은 본 발명에 따른 ESD 보호회로 및 그 제조 방법에 있어서는 다음과 같은 효과가 있다.
즉, 게이트 전극이 없는 필드 트랜지스터의 구조로 ESD 보호회로를 구성하고, 필드 트랜지스터의 특징인 높은 항복 전압을 불순물 이온 주입에 의해 낮은 항복 전압을 갖도록 ESD 보호회로를 구성하므로, 낮은 항복 전압 및 낮은 누설 전류를 갖는 ESD 보호회로를 제공할 수 있다.
또한, 누설 전류가 낮아지므로 전류 변화에 민감한 아날로그 입/출력 소자를 위한 ESD 보호회로를 제공할 수 있다.
Claims (10)
- 제 1 도전형 반도체 기판의 필드 영역에 형성되는 소자분리막;상기 소자 분리막에 의해 격리되어 상기 제 1 도전형 반도체 기판에 형성되는 제 1, 제 2 고농도 제 2 도전형 불순물 영역;상기 소자 분리막에 의해 격리되어 상기 제 2 고농도 제 2 도전형 불순물 영역 일측의 상기 제 1 도전형 반도체 기판에 형성되는 고농도 제 1 도전형 불순물 영역; 그리고항복 전압을 낮추기 위해 상기 제 1 고농도 제 2 도전형 불순물 영역 하부의 상기 반도체 기판에 형성되는 제 1 도전형 불순물 영역을 포함하여 구성됨을 특징으로 하는 ESD 보호회로.
- 제 1 항에 있어서,상기 제 1, 제 2 고농도 제 2 도전형 불순물 영역 및 상기 고농도 제 1 도전형 불순물 영역의 표면에 형성되는 실리사이드층;상기 각 실리사이드층에 콘택 홀을 갖고 상기 기판 전면에 형성되는 층간 절연막;상기 각 콘택홀에 형성되는 다수개의 플러그; 그리고상기 각 플러그에 연결되도록 다수개의 금속 배선을 더 포함함을 특징으로 하는 ESD 보호회로.
- 제 1 항에 있어서,상기 제 1 도전형 불순물 영역은 1×1017 내지 1×1019 atoms/cm3의 농도를 갖음을 특징으로 하는 ESD 보호회로.
- 제 1 도전형 반도체 기판의 필드 영역에 소자 분리막을 형성하는 단계;상기 소자 분리막에 의해 격리되도록 상기 제 1 도전형 반도체 기판에 제 1, 제 2 고농도 제 2 도전형 불순물 영역을 형성하는 단계;상기 소자 분리막에 의해 격리되도록 상기 제 2 고농도 제 2 도전형 불순물 영역 일측의 상기 제 1 도전형 반도체 기판에 고농도 제 1 도전형 불순물 영역을 형성하는 단계; 그리고항복 전압을 낮추기 위해 상기 제 1 고농도 제 2 도전형 불순물 영역 하부의 상기 반도체 기판에 제 1 도전형 불순물 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 ESD 보호회로 제조 방법.
- 제 4 항에 있어서,상기 제 1, 제 2 고농도 제 2 도전형 불순물 영역 및 상기 고농도 제 1 도전형 불순물 영역의 표면에 실리사이드층을 형성하는 단계;상기 각 실리사이드층에 콘택 홀을 갖고 상기 기판 전면에 층간 절연막을 형 성하는 단계;상기 각 콘택홀에 플러그를 형성하는 단계; 그리고상기 각 플러그에 연결되도록 다수개의 금속 배선을 형성하는 단계를 더 포함함을 특징으로 하는 ESD 보호회로 제조 방법.
- 제 4 항에 있어서,상기 제 1, 제 2 고농도 제 2 도전형 불순물 영역은, N형 불순물 이온을 1015atoms/cm2이상의 농도로 하고, 이온 주입 에너지를 50KeV 이하로 하여 형성함을 특징으로 하는 ESD 보호회로 제조 방법.
- 제 4 항에 있어서,상기 고농도 제 1 도전형 불순물 영역은, P형 불순물 이온을 1015atoms/cm2이상의 농도로 하고, 이온 주입 에너지를 20KeV 이하로 하여 형성함을 특징으로 하는 ESD 보호회로 제조 방법.
- 제 4 항에 있어서,상기 제 1 도전형 불순물 영역은, P형 불순물 이온을 3×1013 내지 7×1013 atoms/cm2의 농도로 주입하여 형성함을 특징으로 하는 ESD 보호회로 제조 방법.
- 제 8 항에 있어서,상기 P형 불순물 이온은 보론(B)을 포함함을 특징으로 하는 ESD 보호회로 제조 방법.
- 제 8 항에 있어서,상기 제 1 도전형 불순물 영역은, P형 불순물 이온을 60 내지 100KeV의 에너지로 주입하여 형성함을 특징으로 하는 ESD 보호회로 제조 방법.
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