JP2000114465A - 静電破壊保護素子及びその製造方法 - Google Patents
静電破壊保護素子及びその製造方法Info
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- JP2000114465A JP2000114465A JP10276777A JP27677798A JP2000114465A JP 2000114465 A JP2000114465 A JP 2000114465A JP 10276777 A JP10276777 A JP 10276777A JP 27677798 A JP27677798 A JP 27677798A JP 2000114465 A JP2000114465 A JP 2000114465A
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Abstract
(57)【要約】 （修正有）
【課題】 ＭＩＳ型トランジスタのゲート酸化膜を過大
電圧から保護するための静電破壊保護素子とその製造方
法を提供する。 【解決手段】 Ｐ型Ｓｉ基板１上に絶縁膜を堆積し、Ｂ
等Ｐ型不純物を注入してウエル層２を形成後、ＣＶＤ法
でポリＳｉ膜を形成し、角部の頂点が接するような配置
でパターニングされた複数のゲート電極部を形成する。
次に絶縁膜を堆積後エッチバックし、ゲート電極部の側
壁にサイドウォール４を形成する。フォトレジストを塗
布しゲート絶縁膜を介しゲート電極を境にして基板面の
一方だけにレジストを残して、このレジスト５ａをマス
クにしＮ型不純物Ａｓ＋を注入して第１不純物層６を形
成する。さらにレジストを塗布し、第１不純物層が形成
された基板面上にレジストを残し、このレジスト５ｂを
マスクにＰ型不純物をイオン注入して第２の不純物層７
を形成する。次にＴｉをスパッタ熱処理しゲート電極と
両不純物層表面にＴｉＳｉ層８を形成する。
電圧から保護するための静電破壊保護素子とその製造方
法を提供する。 【解決手段】 Ｐ型Ｓｉ基板１上に絶縁膜を堆積し、Ｂ
等Ｐ型不純物を注入してウエル層２を形成後、ＣＶＤ法
でポリＳｉ膜を形成し、角部の頂点が接するような配置
でパターニングされた複数のゲート電極部を形成する。
次に絶縁膜を堆積後エッチバックし、ゲート電極部の側
壁にサイドウォール４を形成する。フォトレジストを塗
布しゲート絶縁膜を介しゲート電極を境にして基板面の
一方だけにレジストを残して、このレジスト５ａをマス
クにしＮ型不純物Ａｓ＋を注入して第１不純物層６を形
成する。さらにレジストを塗布し、第１不純物層が形成
された基板面上にレジストを残し、このレジスト５ｂを
マスクにＰ型不純物をイオン注入して第２の不純物層７
を形成する。次にＴｉをスパッタ熱処理しゲート電極と
両不純物層表面にＴｉＳｉ層８を形成する。
Description
【０００１】
【発明の属する技術分野】本発明はＭＩＳ型トランジス
タのゲート酸化膜を過大電圧から保護するための静電破
壊保護素子及びその製造方法に関するものである。
タのゲート酸化膜を過大電圧から保護するための静電破
壊保護素子及びその製造方法に関するものである。
【０００２】
【従来の技術】以下、図３及び図４を用いて従来の、Ｐ
型シリコン基板に形成されたダイオードからなる保護素
子の構造と製造方法について説明する。尚、図３は従来
の静電破壊保護素子の平面図であり、図４は図３のＢ−
Ｂ断面における、製造工程を示す図である。
型シリコン基板に形成されたダイオードからなる保護素
子の構造と製造方法について説明する。尚、図３は従来
の静電破壊保護素子の平面図であり、図４は図３のＢ−
Ｂ断面における、製造工程を示す図である。
【０００３】まず、Ｐ型シリコン基板２１上に、ＣＶＤ
法などにより、絶縁膜（図示せず）を堆積し、この絶縁
膜をマスクとして、ボロンなどのＰ型不純物を低濃度で
不純物を注入し、ウエル層２２を形成する。次に、絶縁
膜をエッチングした後、酸化等の方法によりゲート絶縁
膜２３を形成した後、ＣＶＤ法等によりポリシリコン膜
４を形成し、その後、パターニングにより、ゲート電極
２４を形成する。
法などにより、絶縁膜（図示せず）を堆積し、この絶縁
膜をマスクとして、ボロンなどのＰ型不純物を低濃度で
不純物を注入し、ウエル層２２を形成する。次に、絶縁
膜をエッチングした後、酸化等の方法によりゲート絶縁
膜２３を形成した後、ＣＶＤ法等によりポリシリコン膜
４を形成し、その後、パターニングにより、ゲート電極
２４を形成する。
【０００４】次に、ＣＶＤ法などにより、絶縁膜を堆積
し、エッチバックによりゲート電極側壁に電気的な絶縁
部となるサイドウォール２５を形成する。
し、エッチバックによりゲート電極側壁に電気的な絶縁
部となるサイドウォール２５を形成する。
【０００５】次に、フォトレジストを塗布し、パターニ
ングにより、ゲート絶縁膜を介したゲート電極を境にし
た、基板面の一方だけにフォトレジストが残るようにす
る。このフォトレジスト２６ａをマスクに、ヒ素などの
Ｎ型不純物を、基板表面に対して略垂直方向からイオン
注入を行い第１の不純物層２７を形成する。
ングにより、ゲート絶縁膜を介したゲート電極を境にし
た、基板面の一方だけにフォトレジストが残るようにす
る。このフォトレジスト２６ａをマスクに、ヒ素などの
Ｎ型不純物を、基板表面に対して略垂直方向からイオン
注入を行い第１の不純物層２７を形成する。
【０００６】次に、フォトレジストを塗布し、パターニ
ングにより、ゲート絶縁膜を介したゲート電極を境にし
た基板面上の、第１の不純物層２７が形成された基板面
上にレジストが残るようにする。このフォトレジスト２
６ｂをマスクに、ボロンなどのＰ型不純物を、基板表面
に対して略垂直方向からイオン注入を行い第２の不純物
層２８を形成する。
ングにより、ゲート絶縁膜を介したゲート電極を境にし
た基板面上の、第１の不純物層２７が形成された基板面
上にレジストが残るようにする。このフォトレジスト２
６ｂをマスクに、ボロンなどのＰ型不純物を、基板表面
に対して略垂直方向からイオン注入を行い第２の不純物
層２８を形成する。
【０００７】次に、チタン等の金属層をスパッタリング
等により堆積し、熱処理により、自己整合的にゲート電
極と第１及び第２の不純物層の表面に金属シリサイド２
９を形成する。なお、自己整合的に金属シリサイドを形
成するためには、サイドウォール２５が必要である。
等により堆積し、熱処理により、自己整合的にゲート電
極と第１及び第２の不純物層の表面に金属シリサイド２
９を形成する。なお、自己整合的に金属シリサイドを形
成するためには、サイドウォール２５が必要である。
【０００８】次に、第１の不純物層２７と第２の不純物
層２８のコンタクト３０を形成し、第１の不純物層が形
成された領域と、第２の不純物層が形成された領域がそ
れぞれ金属配線等３１で電気的に接続する。
層２８のコンタクト３０を形成し、第１の不純物層が形
成された領域と、第２の不純物層が形成された領域がそ
れぞれ金属配線等３１で電気的に接続する。
【０００９】従来技術の構造では、基板面に対しゲート
絶縁膜を介したゲート電極の側壁に金属シリサイドが形
成されない絶縁部を有し、ゲート電極部の片側の基板面
の基板と同じ導電型の不純物層が形成されており、反対
側の基板面に、基板と反対導電型の不純物層が形成され
ている。ゲート電極部の両側の不純物層の間の距離は、
ゲート電極の幅とゲート電極側壁に形成された絶縁層の
幅で決められる。
絶縁膜を介したゲート電極の側壁に金属シリサイドが形
成されない絶縁部を有し、ゲート電極部の片側の基板面
の基板と同じ導電型の不純物層が形成されており、反対
側の基板面に、基板と反対導電型の不純物層が形成され
ている。ゲート電極部の両側の不純物層の間の距離は、
ゲート電極の幅とゲート電極側壁に形成された絶縁層の
幅で決められる。
【００１０】上述の説明は、Ｐ型基板に作製する場合で
あるが、Ｎ型基板に作成する場合は、不純物の導電型が
逆になるだけで同様である。
あるが、Ｎ型基板に作成する場合は、不純物の導電型が
逆になるだけで同様である。
【００１１】
【発明が解決しようとする課題】半導体装置、特に、Ｍ
ＯＳ型の半導体装置は外部からの静電的破壊（Ｅｌｅｃ
ｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅｓ：ＥＳ
Ｄ）を受けやすい。これを防御する目的で、予め過大電
流を逃がすような、静電気保護回路を、集積回路の入出
力部の入出力部に形成しておき、外部からの過大電流に
対しては、それらが直接、内部回路に流入せずに、保護
素子を経由して流れるような回路を設けるようにしてい
る。こうした特性を満たす、最も基本的な半導体装置と
して、Ｐ型とＮ型の半導体が接するような、ダイオード
構造をもつ半導体装置がよく用いられる。
ＯＳ型の半導体装置は外部からの静電的破壊（Ｅｌｅｃ
ｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅｓ：ＥＳ
Ｄ）を受けやすい。これを防御する目的で、予め過大電
流を逃がすような、静電気保護回路を、集積回路の入出
力部の入出力部に形成しておき、外部からの過大電流に
対しては、それらが直接、内部回路に流入せずに、保護
素子を経由して流れるような回路を設けるようにしてい
る。こうした特性を満たす、最も基本的な半導体装置と
して、Ｐ型とＮ型の半導体が接するような、ダイオード
構造をもつ半導体装置がよく用いられる。
【００１２】ＣＭＯＳトランジスタのプロセスにおいて
は、ダイオード構造は、Ｎ型のトランジスタのソース・
ドレイン領域を形成する不純物注入と、Ｐ型のトランジ
スタのソース・ドレイン領域を形成する不純物注入を用
いることで、容易に形成されるために、ＥＤＳ保護素子
として、よく用いられる。
は、ダイオード構造は、Ｎ型のトランジスタのソース・
ドレイン領域を形成する不純物注入と、Ｐ型のトランジ
スタのソース・ドレイン領域を形成する不純物注入を用
いることで、容易に形成されるために、ＥＤＳ保護素子
として、よく用いられる。
【００１３】ダイオードの一般的な電流−電圧特性は図
５に示される。これをＥＤＳ保護素子として用いるとき
には、図５に示した、ブレイクダウン電圧が重要なパラ
メータとなる。これは外部からの静電気パルスに対して
生じる電位がブレイクダウン電圧を越えた場合に、保護
素子として機能するためである。このため、静電気保護
素子として見た場合の、ブレイクダウン電圧は、電源電
圧より大きい範囲で、できるだけ小さいことが望まし
い。ＣＭＯＳプロセスを用いて作られるダイオードで
は、ＰＮ接合部の濃度勾配を決める要因は２つ考えられ
る。
５に示される。これをＥＤＳ保護素子として用いるとき
には、図５に示した、ブレイクダウン電圧が重要なパラ
メータとなる。これは外部からの静電気パルスに対して
生じる電位がブレイクダウン電圧を越えた場合に、保護
素子として機能するためである。このため、静電気保護
素子として見た場合の、ブレイクダウン電圧は、電源電
圧より大きい範囲で、できるだけ小さいことが望まし
い。ＣＭＯＳプロセスを用いて作られるダイオードで
は、ＰＮ接合部の濃度勾配を決める要因は２つ考えられ
る。
【００１４】第１の要因は、ＣＭＯＳトランジスタを形
成するために作られる、どの不純物領域をダイオードを
形成するために使うかである。これは、通常、ＣＭＯＳ
トランジスタで最も濃度の高いＮ型不純物層はＮ型トラ
ンジスタのソース・ドレイン領域を形成する不純物層で
あり、最も濃度の高いＰ型不純物層は、Ｐ型トランジス
タのソース・ドレイン領域を形成する不純物層であるこ
とから、ダイオード部のＮ型とＰ型はトランジスタのそ
れぞれのソース・ドレイン注入を用いて形成することに
なる。
成するために作られる、どの不純物領域をダイオードを
形成するために使うかである。これは、通常、ＣＭＯＳ
トランジスタで最も濃度の高いＮ型不純物層はＮ型トラ
ンジスタのソース・ドレイン領域を形成する不純物層で
あり、最も濃度の高いＰ型不純物層は、Ｐ型トランジス
タのソース・ドレイン領域を形成する不純物層であるこ
とから、ダイオード部のＮ型とＰ型はトランジスタのそ
れぞれのソース・ドレイン注入を用いて形成することに
なる。
【００１５】別の方法として、ＣＭＯＳトランジスタを
形成するのと異なる、より高い濃度で不純物注入を行
い、ダイオードを形成することも考えられるが、これは
マスク枚数、及び工程の追加を生じさせ、製造コストの
増加につながる。
形成するのと異なる、より高い濃度で不純物注入を行
い、ダイオードを形成することも考えられるが、これは
マスク枚数、及び工程の追加を生じさせ、製造コストの
増加につながる。
【００１６】また、第２の要因は、Ｎ型不純物を形成す
るための不純物注入が行われる領域と、Ｐ型注入が行わ
れる領域の間の距離である。上述のように、ＣＭＯＳプ
ロセスで作成されるダイオードの形成には、Ｎ型、Ｐ型
のソース・ドレイン注入が用いられ、これらはそれぞれ
別のマスクを用いるため、Ｎ型半導体とＰ型半導体の距
離は任意に決めることが可能である。しかし、同一の活
性化領域を部分的に、Ｎ型半導体とＰ型半導体とを作り
分けた場合、サリサイド技術を用いると、活性化領域全
体に金属シリサイドが形成されてしまうため、現実的に
は、Ｎ型半導体領域とＰ型半導体領域とは短絡されてし
まったのと同じことになってしまう。
るための不純物注入が行われる領域と、Ｐ型注入が行わ
れる領域の間の距離である。上述のように、ＣＭＯＳプ
ロセスで作成されるダイオードの形成には、Ｎ型、Ｐ型
のソース・ドレイン注入が用いられ、これらはそれぞれ
別のマスクを用いるため、Ｎ型半導体とＰ型半導体の距
離は任意に決めることが可能である。しかし、同一の活
性化領域を部分的に、Ｎ型半導体とＰ型半導体とを作り
分けた場合、サリサイド技術を用いると、活性化領域全
体に金属シリサイドが形成されてしまうため、現実的に
は、Ｎ型半導体領域とＰ型半導体領域とは短絡されてし
まったのと同じことになってしまう。
【００１７】また、別途Ｎ型半導体と、Ｐ型半導体との
間の金属シリサイドが形成されないようなプロセスを追
加することも可能であるが、これも高コスト化につなが
る。このため、実際にはＮ型の不純物が注入される領域
と、Ｐ型の不純物が注入される領域との間に何らかの構
造物を形成するなどの方法が取られている。
間の金属シリサイドが形成されないようなプロセスを追
加することも可能であるが、これも高コスト化につなが
る。このため、実際にはＮ型の不純物が注入される領域
と、Ｐ型の不純物が注入される領域との間に何らかの構
造物を形成するなどの方法が取られている。
【００１８】構造物として、ＬＯＣＯＳ法などで形成さ
れた素子分離領域を、Ｎ型半導体とＰ型半導体との間に
形成する方法はあるが、素子分離領域は酸化等のプロセ
スが規定され、比較的大きな間隔が必要となる。そこ
で、トランジスタの電極部を形成するパターニングによ
り疑似的な電極部をＮ型半導体とＰ型半導体との間に形
成する方法がよく用いられている。これは、トランジス
タのゲート電極部は、通常、そのプロセスにおいて最も
加工精度がよいためである。
れた素子分離領域を、Ｎ型半導体とＰ型半導体との間に
形成する方法はあるが、素子分離領域は酸化等のプロセ
スが規定され、比較的大きな間隔が必要となる。そこ
で、トランジスタの電極部を形成するパターニングによ
り疑似的な電極部をＮ型半導体とＰ型半導体との間に形
成する方法がよく用いられている。これは、トランジス
タのゲート電極部は、通常、そのプロセスにおいて最も
加工精度がよいためである。
【００１９】しかし、近年のプロセスの微細化に伴い、
ゲートの破壊電圧は低下しており、ＥＳＤ保護素子とし
てのダイオードのブレークダウン電圧を決めるゲート幅
が、ゲート電極の最小加工寸法より小さい方が望ましい
場合が存在する。
ゲートの破壊電圧は低下しており、ＥＳＤ保護素子とし
てのダイオードのブレークダウン電圧を決めるゲート幅
が、ゲート電極の最小加工寸法より小さい方が望ましい
場合が存在する。
【００２０】
【課題を解決するための手段】請求項１に記載の本発明
の静電破壊保護素子は、半導体基板上にゲート絶縁膜を
介して複数のゲート電極が角部の頂点同士が互いに接す
るような配置に形成されており、且つ、該ゲート電極は
側壁に絶縁膜からなるサイドウォールが形成されてお
り、且つ、上記角部の頂点同士が互いに接する部分を挟
む上記ゲート電極及びサイドウォールが形成されていな
い上記半導体基板の一方に一の導電型の第１の不純物層
が形成されており、他方に上記一の導電型と反対の導電
型の第２の不純物層が形成されており、且つ、上記第１
導電型不純物層と第２導電型不純物層とによりダイオー
ドが形成されていることを特徴とするものである。
の静電破壊保護素子は、半導体基板上にゲート絶縁膜を
介して複数のゲート電極が角部の頂点同士が互いに接す
るような配置に形成されており、且つ、該ゲート電極は
側壁に絶縁膜からなるサイドウォールが形成されてお
り、且つ、上記角部の頂点同士が互いに接する部分を挟
む上記ゲート電極及びサイドウォールが形成されていな
い上記半導体基板の一方に一の導電型の第１の不純物層
が形成されており、他方に上記一の導電型と反対の導電
型の第２の不純物層が形成されており、且つ、上記第１
導電型不純物層と第２導電型不純物層とによりダイオー
ドが形成されていることを特徴とするものである。
【００２１】また、請求項２に記載の本発明の静電破壊
保護素子は、上記ゲート電極を配線により、他の電位を
もつ部分に電気的に接続していることを特徴とする、請
求項１に記載の静電破壊保護素子である。
保護素子は、上記ゲート電極を配線により、他の電位を
もつ部分に電気的に接続していることを特徴とする、請
求項１に記載の静電破壊保護素子である。
【００２２】また、請求項３に記載の本発明の静電破壊
保護素子の製造方法は、請求項１に記載の静電破壊保護
素子の製造方法であって、半導体基板上にゲート絶縁膜
を形成した後、ゲート電極材料を堆積する工程と、上記
ゲート電極材料を、ゲート電極同士が角部の頂点で互い
に接するようにパターニングする工程と、全面に絶縁膜
を堆積した後、エッチバックにより、上記ゲート電極側
壁に、所定のブレイクダウン電圧が得られる幅を有する
サイドウォールを形成する工程と、上記角部の頂点同士
が互いに接する部分を挟む上記ゲート電極及びサイドウ
ォールが形成されていない上記半導体基板の他方の領域
を第１イオン注入用マスクで覆い、一方の領域に一の導
電型の不純物をイオン注入し、第１の不純物層を形成す
る工程と、上記第１イオン注入用マスクを除去した後、
上記角部の頂点同士が互いに接する部分を挟む上記ゲー
ト電極及びサイドウォールが形成されていない上記半導
体基板の一方の領域を第２イオン注入用マスクで覆い、
他方の領域に上記一の導電型とは反対の導電型の不純物
をイオン注入し、第２の不純物層を形成する工程とを有
することを特徴とするものである。
保護素子の製造方法は、請求項１に記載の静電破壊保護
素子の製造方法であって、半導体基板上にゲート絶縁膜
を形成した後、ゲート電極材料を堆積する工程と、上記
ゲート電極材料を、ゲート電極同士が角部の頂点で互い
に接するようにパターニングする工程と、全面に絶縁膜
を堆積した後、エッチバックにより、上記ゲート電極側
壁に、所定のブレイクダウン電圧が得られる幅を有する
サイドウォールを形成する工程と、上記角部の頂点同士
が互いに接する部分を挟む上記ゲート電極及びサイドウ
ォールが形成されていない上記半導体基板の他方の領域
を第１イオン注入用マスクで覆い、一方の領域に一の導
電型の不純物をイオン注入し、第１の不純物層を形成す
る工程と、上記第１イオン注入用マスクを除去した後、
上記角部の頂点同士が互いに接する部分を挟む上記ゲー
ト電極及びサイドウォールが形成されていない上記半導
体基板の一方の領域を第２イオン注入用マスクで覆い、
他方の領域に上記一の導電型とは反対の導電型の不純物
をイオン注入し、第２の不純物層を形成する工程とを有
することを特徴とするものである。
【００２３】また、請求項４に記載の本発明の静電破壊
保護素子の製造方法は、上記第１不純物領域及び第２不
純物領域を形成後、層間絶縁膜を形成し、該層間絶縁膜
に上記第１不純物領域及び第２不純物領域におけるコン
タクトホールを形成すると同時に、上記ゲート電極上に
もコンタクトホールを形成する工程と、上記ゲート電極
上に形成されたコンタクトホールに、他の電位をもつ部
分に電気的に接続している配線を形成することを特徴と
する、請求項３に記載の静電破壊保護素子の製造方法で
ある。
保護素子の製造方法は、上記第１不純物領域及び第２不
純物領域を形成後、層間絶縁膜を形成し、該層間絶縁膜
に上記第１不純物領域及び第２不純物領域におけるコン
タクトホールを形成すると同時に、上記ゲート電極上に
もコンタクトホールを形成する工程と、上記ゲート電極
上に形成されたコンタクトホールに、他の電位をもつ部
分に電気的に接続している配線を形成することを特徴と
する、請求項３に記載の静電破壊保護素子の製造方法で
ある。
【００２４】更に、請求項５に記載の本発明の静電破壊
保護素子の製造方法は、上記第２イオン注入用マスクを
除去した後、高融点金属を全面に堆積した後、熱処理に
処理、上記ゲート電極部上、第１不純物領域上及び第２
不純物領域上に高融点金属シリサイドを自己整合的に形
成する工程と、未反応の上記高融点金属を除去する工程
とを有することを特徴とする、請求項３又は請求項４に
記載の静電破壊防止素子の製造方法である。
保護素子の製造方法は、上記第２イオン注入用マスクを
除去した後、高融点金属を全面に堆積した後、熱処理に
処理、上記ゲート電極部上、第１不純物領域上及び第２
不純物領域上に高融点金属シリサイドを自己整合的に形
成する工程と、未反応の上記高融点金属を除去する工程
とを有することを特徴とする、請求項３又は請求項４に
記載の静電破壊防止素子の製造方法である。
【００２５】
【実施の形態】以下、一の実施の形態に基づいて、本発
明を詳細に説明する。
明を詳細に説明する。
【００２６】図１（ａ）は本発明の第１の実施の形態の
静電破壊保護素子の平面図であり、同（ｂ）は本発明の
第２の実施の形態の静電破壊保護素子の平面図であり、
図２は図１（ａ）、（ｂ）におけるＡ−Ａ断面におけ
る、静電破壊保護素子の製造工程図である。
静電破壊保護素子の平面図であり、同（ｂ）は本発明の
第２の実施の形態の静電破壊保護素子の平面図であり、
図２は図１（ａ）、（ｂ）におけるＡ−Ａ断面におけ
る、静電破壊保護素子の製造工程図である。
【００２７】以下、図１及び図２を用いて、本発明の第
１の実施の形態について、説明する。
１の実施の形態について、説明する。
【００２８】まず、Ｐ型シリコン基板（不純物濃度は
２．０×１０15ｃｍ-3）１上に、ＣＶＤ法などにより、
絶縁膜（図示せず）を堆積し、ボロン（11Ｂ+）などの
Ｐ型不純物を低濃度で不純物を注入し、ウエル層２（不
純物濃度は２．０×１０17ｃｍ-3）を形成する。絶縁膜
をエッチングした後、熱酸化法等の方法により、膜厚約
５０Å程度のゲート絶縁膜（図示せず）を形成した後、
ＣＶＤ法等の方法により、膜厚約１５００Å程度のポリ
シリコン膜を形成する。パターニングにより、ゲート電
極部３を形成する。この際、ゲート電極部３の角部の頂
点が接するような配置でパターニングを実施する。
２．０×１０15ｃｍ-3）１上に、ＣＶＤ法などにより、
絶縁膜（図示せず）を堆積し、ボロン（11Ｂ+）などの
Ｐ型不純物を低濃度で不純物を注入し、ウエル層２（不
純物濃度は２．０×１０17ｃｍ-3）を形成する。絶縁膜
をエッチングした後、熱酸化法等の方法により、膜厚約
５０Å程度のゲート絶縁膜（図示せず）を形成した後、
ＣＶＤ法等の方法により、膜厚約１５００Å程度のポリ
シリコン膜を形成する。パターニングにより、ゲート電
極部３を形成する。この際、ゲート電極部３の角部の頂
点が接するような配置でパターニングを実施する。
【００２９】次に、ＣＶＤ法などにより、絶縁膜を堆積
し、続けてエッチバックを行い、ゲート電極部の側壁部
に電気的な絶縁部となる幅が約８００Åのサイドウォー
ル４を形成する。
し、続けてエッチバックを行い、ゲート電極部の側壁部
に電気的な絶縁部となる幅が約８００Åのサイドウォー
ル４を形成する。
【００３０】次にフォトレジストを塗布し、パターニン
グにより、ゲート絶縁膜を介したゲート電極部を境にし
た、基板面の一方だけにフォトレジストが残るようにす
る。
グにより、ゲート絶縁膜を介したゲート電極部を境にし
た、基板面の一方だけにフォトレジストが残るようにす
る。
【００３１】次に、このフォトレジスト５ａをマスク
に、ヒ素（75Ａｓ+）などのＮ型不純物を、基板表面に
対してほぼ垂直方向から、ドーズ量を約３．０×１０15
ｃｍ-2、注入エネルギーを約５０ｋｅＶとして、イオン
注入を行い、第１の不純物層６を形成する。
に、ヒ素（75Ａｓ+）などのＮ型不純物を、基板表面に
対してほぼ垂直方向から、ドーズ量を約３．０×１０15
ｃｍ-2、注入エネルギーを約５０ｋｅＶとして、イオン
注入を行い、第１の不純物層６を形成する。
【００３２】次に、フォトレジストを塗布し、パターニ
ングにより、ゲート絶縁膜を介したゲート電極部を境に
した基板面上の第１の不純物層が形成された、基板面上
にレジストが残るようにする。
ングにより、ゲート絶縁膜を介したゲート電極部を境に
した基板面上の第１の不純物層が形成された、基板面上
にレジストが残るようにする。
【００３３】次に、このフォトレジスト５ｂをマスク
に、二フッ化ボロン（ＢＦ2+）などのＰ型不純物を、基
板表面に対してほぼ垂直方向から、ドーズ量を約２．０
×１０15ｃｍ-2、注入エネルギーを約４０ｋｅＶとし
て、イオン注入を行い、第２の不純物層７を形成する。
に、二フッ化ボロン（ＢＦ2+）などのＰ型不純物を、基
板表面に対してほぼ垂直方向から、ドーズ量を約２．０
×１０15ｃｍ-2、注入エネルギーを約４０ｋｅＶとし
て、イオン注入を行い、第２の不純物層７を形成する。
【００３４】次に、チタン等の金属層をスパッタリング
法等により堆積し、熱処理により、自己整合的にゲート
電極部と、第１及び第２の不純物層の表面に金属シリサ
イド８を形成する。
法等により堆積し、熱処理により、自己整合的にゲート
電極部と、第１及び第２の不純物層の表面に金属シリサ
イド８を形成する。
【００３５】次に、第１の不純物層と第２の不純物層と
のコンタクト９を形成し、第１の不純物層が形成された
領域と第２の不純物層が形成された領域とがそれぞれ同
電位となるように、金属配線等１０で電気的に接続す
る。
のコンタクト９を形成し、第１の不純物層が形成された
領域と第２の不純物層が形成された領域とがそれぞれ同
電位となるように、金属配線等１０で電気的に接続す
る。
【００３６】以上の工程で作成すると、ブレイクダウン
電圧を決める、Ｎ型半導体とＰ型半導体との間の距離は
ゲート電極部の角部の頂点が形成された箇所の、サイド
ウォールの幅により決まり、ゲート電極部の最小加工寸
法よりも小さくなる。
電圧を決める、Ｎ型半導体とＰ型半導体との間の距離は
ゲート電極部の角部の頂点が形成された箇所の、サイド
ウォールの幅により決まり、ゲート電極部の最小加工寸
法よりも小さくなる。
【００３７】図７に、第１の高濃度不純物領域（Ｎ型）
と第２の高濃度不純物領域（Ｐ型）の間の距離を変えた
場合のブレイクダウン電圧の変化を示す。図中にＮ型と
Ｐ型の分離距離が、それぞれ０．４μｍ、０．２５μ
ｍ、０．１６μｍの場合を示す。この距離が小さいほど
ブレイクダウン電圧が小さいことが分かる。仮にゲート
電極の最小加工寸法が０．２５μｍのプロセスで、サイ
ドウォール幅が０．０８μｍ程度とすると（Ｎ型とＰ型
との分離距離は、２倍の０．１６μｍ）、図７に示すよ
うにブレイクダウン電圧は本発明の場合、従来例に比べ
て、０．８Ｖ程度小さくなっていることが分かる。
と第２の高濃度不純物領域（Ｐ型）の間の距離を変えた
場合のブレイクダウン電圧の変化を示す。図中にＮ型と
Ｐ型の分離距離が、それぞれ０．４μｍ、０．２５μ
ｍ、０．１６μｍの場合を示す。この距離が小さいほど
ブレイクダウン電圧が小さいことが分かる。仮にゲート
電極の最小加工寸法が０．２５μｍのプロセスで、サイ
ドウォール幅が０．０８μｍ程度とすると（Ｎ型とＰ型
との分離距離は、２倍の０．１６μｍ）、図７に示すよ
うにブレイクダウン電圧は本発明の場合、従来例に比べ
て、０．８Ｖ程度小さくなっていることが分かる。
【００３８】図１（ｂ）に示す第２の実施の形態は、上
述の第１の実施の形態と比較して、ゲート電極部にもコ
ンタクトを形成し、金属配線により、特定の電位を与え
る端子（例えば、接地端子）か、あるいは他の半導体装
置に電気的に接続する点が異なっている。
述の第１の実施の形態と比較して、ゲート電極部にもコ
ンタクトを形成し、金属配線により、特定の電位を与え
る端子（例えば、接地端子）か、あるいは他の半導体装
置に電気的に接続する点が異なっている。
【００３９】このように、形成されるダイオードにより
保護回路を形成した例を、図６に示す。図６のＮ型、Ｐ
型で示した箇所がそれぞれ、図３（ｆ）に示す金属配線
で電気的に接続された第１及び第２の高濃度不純物領域
に対応する。図６はダイオードを３個使用して、保護回
路を形成した例である。
保護回路を形成した例を、図６に示す。図６のＮ型、Ｐ
型で示した箇所がそれぞれ、図３（ｆ）に示す金属配線
で電気的に接続された第１及び第２の高濃度不純物領域
に対応する。図６はダイオードを３個使用して、保護回
路を形成した例である。
【００４０】上述の実施の形態により、従来技術よりも
低いブレークダウン電圧をもつダイオードが、追加工程
と追加マスクなしに得られる。本発明は実施の形態に限
定されず、上述の説明はＰ型半導体基板に形成された場
合であるが、Ｎ型シリコン基板に形成する場合は、基板
の不純物の導電型が逆になるだけで、また、ウエルの不
純物の導電型が逆になる場合も、製造方法のウエル注入
の不純物の導電型が逆になるだけで同様である。また、
本発明は、矩形に並んだゲート電極部を用いているが、
他の多角形や、配列の仕方も上述の実施の形態に限定さ
れるものではない。
低いブレークダウン電圧をもつダイオードが、追加工程
と追加マスクなしに得られる。本発明は実施の形態に限
定されず、上述の説明はＰ型半導体基板に形成された場
合であるが、Ｎ型シリコン基板に形成する場合は、基板
の不純物の導電型が逆になるだけで、また、ウエルの不
純物の導電型が逆になる場合も、製造方法のウエル注入
の不純物の導電型が逆になるだけで同様である。また、
本発明は、矩形に並んだゲート電極部を用いているが、
他の多角形や、配列の仕方も上述の実施の形態に限定さ
れるものではない。
【００４１】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、ダイオードのブレークダウン電圧を
従来技術で得られるものよりも小さくすることで、微細
プロセスに対して、より有効な静電保護素子を、コスト
の上昇なしに形成することができる。
用いることにより、ダイオードのブレークダウン電圧を
従来技術で得られるものよりも小さくすることで、微細
プロセスに対して、より有効な静電保護素子を、コスト
の上昇なしに形成することができる。
【００４２】また、請求項２又は請求項４に記載の本発
明を用いることにより、ゲート電極部と他の導電部との
間に形成される寄生的な容量を低減し、また、ゲート電
極の電位を安定させることができる。
明を用いることにより、ゲート電極部と他の導電部との
間に形成される寄生的な容量を低減し、また、ゲート電
極の電位を安定させることができる。
【００４３】さらに、請求項５に記載の本発明を用いる
ことにより、工程の追加なしに、部分的に金属シリサイ
ドを形成することができる。
ことにより、工程の追加なしに、部分的に金属シリサイ
ドを形成することができる。
【図１】（ａ）は本発明の第１の実施の形態の静電破壊
保護素子の平面図であり、（ｂ）は本発明の第２の実施
の形態の静電破壊保護素子の平面図である。
保護素子の平面図であり、（ｂ）は本発明の第２の実施
の形態の静電破壊保護素子の平面図である。
【図２】図１（ａ）、（ｂ）におけるＡ−Ａ断面におけ
る、静電破壊保護素子の製造工程図である。
る、静電破壊保護素子の製造工程図である。
【図３】従来の静電破壊保護素子の平面図である。
【図４】図３のＢ−Ｂ断面における、製造工程を示す図
である。
である。
【図５】ダイオードの一般的な電流−電圧特性を示す図
である。
である。
【図６】ダイオードにより保護回路を形成した場合の回
路図である。
路図である。
【図７】第１不純物領域と第２不純物領域との間の距離
を変えた場合のブレイクダウン電圧の変化を示す図であ
る。
を変えた場合のブレイクダウン電圧の変化を示す図であ
る。
１ Ｐ型シリコン基板 ２ ウエル ３ ゲート電極 ４ サイドウォール ５ａ、５ｂ レジスト ６ 第１の不純物層 ７ 第２の不純物層 ８ 高融点金属シリサイド ９ コンタクト １０ 配線
Claims (5)
- 【請求項１】 半導体基板上にゲート絶縁膜を介して複
数のゲート電極が角部の頂点同士が互いに接するような
配置に形成されており、 且つ、該ゲート電極は側壁に絶縁膜からなるサイドウォ
ールが形成されており、 且つ、上記角部の頂点同士が互いに接する部分を挟む上
記ゲート電極及びサイドウォールが形成されていない上
記半導体基板の一方に一の導電型の第１の不純物層が形
成されており、他方に上記一の導電型と反対の導電型の
第２の不純物層が形成されており、 且つ、上記第１導電型不純物層と第２導電型不純物層と
によりダイオードが形成されていることを特徴とする静
電破壊保護素子。 - 【請求項２】 上記ゲート電極を配線により、他の電位
をもつ部分に電気的に接続していることを特徴とする、
請求項１に記載の静電破壊保護素子。 - 【請求項３】 請求項１に記載の静電破壊保護素子の製
造方法であって、 半導体基板上にゲート絶縁膜を形成した後、ゲート電極
材料を堆積する工程と、 上記ゲート電極材料を、ゲート電極同士が角部の頂点で
互いに接するようにパターニングする工程と、 全面に絶縁膜を堆積した後、エッチバックにより、上記
ゲート電極側壁に、所定のブレイクダウン電圧が得られ
る幅を有するサイドウォールを形成する工程と、 上記角部の頂点同士が互いに接する部分を挟む上記ゲー
ト電極及びサイドウォールが形成されていない上記半導
体基板の他方の領域を第１イオン注入用マスクで覆い、
一方の領域に一の導電型の不純物をイオン注入し、第１
の不純物層を形成する工程と、 上記第１イオン注入用マスクを除去した後、上記角部の
頂点同士が互いに接する部分を挟む上記ゲート電極及び
サイドウォールが形成されていない上記半導体基板の一
方の領域を第２イオン注入用マスクで覆い、他方の領域
に上記一の導電型とは反対の導電型の不純物をイオン注
入し、第２の不純物層を形成する工程とを有することを
特徴とする、静電破壊保護素子の製造方法。 - 【請求項４】 上記第１不純物領域及び第２不純物領域
を形成後、層間絶縁膜を形成し、該層間絶縁膜に上記第
１不純物領域及び第２不純物領域におけるコンタクトホ
ールを形成すると同時に、上記ゲート電極上にもコンタ
クトホールを形成する工程と、 上記ゲート電極上に形成されたコンタクトホールに、他
の電位をもつ部分に電気的に接続している配線を形成す
ることを特徴とする、請求項３に記載の静電破壊保護素
子の製造方法。 - 【請求項５】 上記第２イオン注入用マスクを除去した
後、高融点金属を全面に堆積した後、熱処理に処理、上
記ゲート電極部上、第１不純物領域上及び第２不純物領
域上に高融点金属シリサイドを自己整合的に形成する工
程と、 未反応の上記高融点金属を除去する工程とを有すること
を特徴とする、請求項３又は請求項４に記載の静電破壊
防止素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10276777A JP2000114465A (ja) | 1998-09-30 | 1998-09-30 | 静電破壊保護素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10276777A JP2000114465A (ja) | 1998-09-30 | 1998-09-30 | 静電破壊保護素子及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000114465A true JP2000114465A (ja) | 2000-04-21 |
Family
ID=17574223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10276777A Pending JP2000114465A (ja) | 1998-09-30 | 1998-09-30 | 静電破壊保護素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000114465A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005322826A (ja) * | 2004-05-11 | 2005-11-17 | Matsushita Electric Ind Co Ltd | 固体撮像装置およびその製造方法 |
-
1998
- 1998-09-30 JP JP10276777A patent/JP2000114465A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005322826A (ja) * | 2004-05-11 | 2005-11-17 | Matsushita Electric Ind Co Ltd | 固体撮像装置およびその製造方法 |
| JP4495512B2 (ja) * | 2004-05-11 | 2010-07-07 | パナソニック株式会社 | 固体撮像装置 |
| US7760251B2 (en) | 2004-05-11 | 2010-07-20 | Panasonic Corporation | Solid-state imaging device and manufacturing method thereof |
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