KR100275946B1 - 반도체장치의이에스디회로제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 ESD(Electrostatic discharge : 이하, ESD라 칭함) 보호회로 제조방법에 관한 것으로서 특히, 모스 트랜지스터에 있어서 드레인 콘택 부위와 게이트 사이의 확산영역에서 저항을 증가시키기 위하여 그 사이 부위만을 아웃디퓨젼(outdiffusion) 시키므로서 정전방전 보호회로의 성능에 중요한 요소인 DCG(drain contact to gate) 간격을 감소시키고 회로의 성능을 향상시키는 회로의 제조방법을 제공한다.
이를 위하여 본 발명은 제 1 도전형 반도체기판 위에 패터닝된 게이트절연막과 도전층으로 이루어진 게이트패턴을 형성하는 단계와, 제 2 도전형 제 1 불순물매몰층 및 제 2 불순물매몰층을 게이트패턴 주위의 기판 내부에 동시에 형성하는 단계와, 제 1, 제 2 불순물매몰층의 일부를 노출시키는 마스크패턴을 형성하는 단계와, 제 1, 제 2 불순물매몰층의 제 2 도전형 불순물이온을 확산시키는 단계와, 마스크패턴을 제거하는 단계로 이루어진다.
Description
본 발명은 반도체장치의 ESD(Electrostatic discharge : 이하, ESD라 칭함) 보호회로 제조방법에 관한 것으로서 특히, 모스 트랜지스터에 있어서 드레인 콘택 부위와 게이트 사이의 확산영역에서 저항을 증가시키기 위하여 그 사이 부위만을 아웃디퓨젼(outdiffusion) 시키므로서 정전방전 보호회로의 성능에 중요한 요소인 DCG(drain contact to gate) 간격을 감소시키고 회로의 성능을 향상시키는 회로의 제조방법에 관한 것이다.
반도체장치가 고집적화됨에 따라 소오스 및 드레인영역으로 이용되는 불순물영역과 배선 폭이 감소되고 있다. 이에 따라, 반도체장치는 불순물영역 및 배선의 저항이 증가하여 동작 속도가 저하되는 문제점이 발생되었다.
그러므로, 반도체장치 내의 소자들의 배선을 알루미늄 합금 및 텅스텐 등의 저저항 물질로 형성하거나, 또는, 게이트전극와 같이 다결정실리콘으로 형성하는 경우에 실리사이드층을 형성하여 저항을 감소시키기도 한다. 상기에서 다결정실리콘으로 형성된 게이트전극에 실리사이드층을 형성할 때 불순물영역의 표면에도 실리사이드층을 형성하여 저항을 감소시킨다.
그러나, 반도체장치의 입출력단자는 과도전압 또는 얇은 게이트산화막으로 인한 항복전압(breakdown voltage)의 저하 등에 따른 정전방전(ESD)에 의해 파괴되기 쉽다. 즉, 드레인영역이 저저항의 실리사이드층을 갖는다면 인가되는 전압이 고루 분산되지 않고 LDD(Lightly Doped Drain)영역에 집중되어 반도체소자가 파괴된다. 그러므로, 입출력단자에 소오스 및 드레인영역으로 이용되는 불순물영역과 다결정실리콘으로 형성된 게이트전극의 저항을 크게하여 인가되는 전압을 고루 분산시켜 정전방전 파괴를 방지하는 ESD 보호 트랜지스터를 형성하였다.
MOS 트랜지스터의 게이트전극은 얇은 산화막을 절연체로하여 소자의 다른 부분과 하나의 캐패시터를 구성하게 된다. 이 캐패시터의 양단에 걸린 전압이 일정 값을 넘어서게 되면 절연막에는 과도한 크기의 전장이 형성되게 되고 비가역적인 파괴현상이 일어나게 된다. 모스 트랜지스터에서 산화막이 견딜 수 있는 최대 전계의 크기는 6 MV/cm 이고 이를 50 nm정도의 두께를 갖는 구조로 환산하면 30 V 정도가 된다. 이 정도 크기의 전압은 회로주변에서 발생하는 미세한 양의 정전기에 의해서도 매우 쉽게 형성될 수 있다.
트랜지스터를 파괴할 수 있는 전하의 양은 앞의 수치에서 본 바와 같이 매우 작은 값이므로 모스회로에서는 입구단자에 걸리는 전압을 일정범위 내로 유지하기 위한 목적과 또한 정전파괴현상이 일어나지 아니하도록 보호회로가 필요하게 된다.
정전현상이 매우 짧은 시간동안 계속되며 그 전압값이 매우 높으면 회로에 흐르는 전류밀도의 피크값 역시 높아지게 된다. 이때 ESD로 부터 내부회로로 연결되는 배선통로에 저항을 확산영역으로 형성하고 이 저항이 금속과 확산영역의 접점을 통하여 패드에 연결되어 있으면 이 접점에서 과다한 열이 발생하게 되고 금속인 알루미늄과 실리콘 사이에 합금현상이 일어나 pn 접합이 상하게 되고 단락이 일어나게 된다. 또한 전류밀도가 아주 높게 되면 전자이동현상(electromigration)이 발생하게 된다.
입출력보호회로(input/output protection circuit)의 NMOS 트랜지스터에서 DCG(drain contact to gate) 간격은 ESD 보호회로의 성능에 큰 영향을 준다. 일반적으로 살리사이드를 형성하지 않는 소자제조공정에서 DCG 간격은 4 - 5 ㎛ 로 형성하므로서 DCG 간격에 ESD 펄스가 인가될 때 충분히 안정된 저항을 제공하여 전류가 한 곳에 밀집되지 않게 효과적으로 분산시킨다. 그러나 DCG 간격이 작아지게되면 충분한 저항을 제공할 수 없게 된다.
도 1 은 종래 기술에 따른 반도체장치의 ESD 보호회로의 단면도이다.
입출력회로의 NMOS 트랜지스터에서 DCG(drain contact to gate space)는 정전방전회로(electrostatic discharge circuit) 설계시의 디자인 룰(design rule)에 커다란 영향을 끼친다. 일반적으로 살리사이드를 형성하지 아니하는 경우에는 DCG 공간을 4 - 5 ㎛ 정도로 설계하므로서 DCG 공간에 ESD 펄스가 인가될 때 충분히 안정된 저항을 제공하여 전류가 한 곳에 밀집되지 아니하므로서 효과적으로 전류를 분산시키고 있다. 이때 DCG 공간이 작아질 경우 충분한 저항이 제공되지 아니한다.
P형의 반도체기판(1) 또는 P형 웰(well, 1)이 형성된 부위에 소정 부분에 LOCOS(Local Oxidation of Silicon) 방법 등에 의해 필드산화막(2)을 형성하여 소자의 활성영역, 즉, 내부 회로의 노말트랜지스터가 형성될 영역(도시안됨)과 패드부와 연결되는 ESD 보호트랜지스터를 형성한다. 이러한 이디에스 보호회로는 이에스디 차지(charge)를 패드(도시 안됨) 일측에서 알루미늄배선을 통해 제 1 n+ 졍션(6, 드레인 혹은 콜렉터)으로 연결하고 그라운드와 연결된 제 2 n+ 졍션(5, 소스 혹은 이미터)로 구성되어 있다. 이때 n+ / p 웰졍션 모서리에 높은 전계가 형성되는 것을 방지하기 위하여 드레인 콘택(8)과 게이트절연막(3) 및 게이트(4) 사이의 거리는 4 - 5 ㎛ 정도의 공간을 확보한다.
그리고 고농도로 도핑된 p+ 제 3 졍션 또는 기판(1)은 베이스 역할을 하며, 제 2 졍션(5)은 다시 도선으로 연결되어 그라운드 된다.또한 패드 타측은 내부회로와 전기적으로 연결된다.
입출력보호회로의 동작을 살펴보면, ESD 펄스가 입력핀 및 드레인 콘택(8)을 통하여 드레인(6)에 인가되면 기생 바이폴라 트랜지스터가 턴온(turn on)되어 ESD 펄스를 분산시켜준다.
일반적으로 ESD에 대하여 DCG 공간(D1)이 매우 큰 영향을 끼친다. 살리사이드를 형성하지 아니하는 경우에는 4 - 5 ㎛ 정도의 공간을 사용하며 적어도 3 ㎛ 이상은 되어야 정상적인 정전방전에 효과적이다. 그리고 소스콘택(7)과 게이트(4) 사이의 공간인 SCG(S1) 역시 DCG와 같은 이론이 적용된다.
이러한 이에스디 보호회로의 동작을 살펴보면 다음과 같다.
먼저 패드에 마이너스 이에스디 차지를 인가하면 패드에 연결된 n+ / p웰 다이오드는 순방향 바이어스가 걸리면서 p 웰에 바이어스가 인가된다. 이때의 조건은 패드단 n+(이미터)의 전압이 VESD 이고 (단,VESD < 0), p 웰(베이스)의 전압은 VESD 와 0.7 볼트의 합이며 VSS 단 n+(콜렉터)는 0 볼트가 되므로 (왜냐하면 npn 바이폴라 트렌지스터의 베이스와 이미터의 전압차이는 0.7 볼트이고 콜렉터와 이미터의 전압차이는 VESD와 같기 때문) 바이폴라 트렌지스터는 활성모드로 동작하며 이에스디 차지를 VSS 단으로 방전한다.
또한 패드에 플러스 이에스디 차지를 인가하면 패드에 연결된 n+ / p웰 다이오드는 역방향 바이어스가 걸리고 이러한 역방향 바이어스가 증가하면서 n+ / p웰 다이오드에서 항복전압(breakdown voltage)이 발생한다. 이러한 항복전압에 의해 p웰에 바이어스가 인가된다. 이때의 바이어스 조건은 패드단 n+(콜렉터)의 전압이 VESD 이고 (단,VESD > 0), p 웰(베이스)의 전압은 0.7 볼트 보다 크며 VSS 단 n+(이미터)는 0 볼트가 되므로 (왜냐하면 npn 바이폴라 트렌지스터의 베이스와 이미터의 전압차이는 0.7 볼트보다 크고 콜렉터와 이미터의 전압차이는 VESD와 같기 때문) 바이폴라 트렌지스터는 활성모드 혹은 포화모드로 동작하면서 이에스디 차지를 VSS 단으로 방전한다.
상술한 바와 같이 종래의 반도체장치의 ESD 보호회로에서는 플러스 전압의 이에스디 차지가 인가되면 n+ / p웰 졍션의 항복전압의 발생으로 이에스디 보호회로가 종작을 개시하므로 n+ / p웰 졍션의 파괴현상이 발생하기 쉽고 VCC/VSS가 각각 인가된 후 입력단에 + / - 서지(surge)전압이 인가되면 npn 바이폴라 트렌지스터 작동에 의한 급격한 전류가 p웰 / n웰 의 전압을 상승 / 하강시켜 래치-엎(latch-up) 현상을 유발하기 쉬운 문제점이 있다.
따라서 DCG가 3 ㎛ 이하가 될 경우 DCG 사이에 충분히 안정된 저항제공이 곤란해지므로 ESD 펄스 인가시 DCG 근처에서 즉 게이트의 모서리 아래의 졍션 부근에서 ESD의 작용이 빈번하게 곤란해진다. 따라서 DCG에 대한 디자인 룰을 항상 4 - 5 ㎛ 또는 그 이상을 유지하여야 하므로 입출력 보호회로의 크기를 더이상 축소하기 어려우며, 만약 DCG가 그 이하로 작아질 경우 ESD 회로의 성능저하를 초래하는 문제점이 있다.
따라서, 본 발명의 목적은 ESD 보호회로의 모스 트랜지스터에 있어서 드레인 콘택 부위와 게이트 사이의 불순물확산영역에서 저항을 증가시키기 위하여 그 사이 부위만을 아웃디퓨젼(outdiffusion) 시키므로서 즉 불순물의 농도를 낮추어 정전방전 보호회로의 성능에 중요한 요소인 DCG(drain contact to gate) 간격을 감소시키고 회로의 성능을 향상시키는 회로를 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 이디에스 보호회로는 제 1 도전형 반도체기판 위에 패터닝된 게이트절연막과 도전층으로 이루어진 게이트패턴을 형성하는 단계와, 제 2 도전형 제 1 불순물매몰층 및 제 2 불순물매몰층을 게이트패턴 주위의 기판 내부에 동시에 형성하는 단계와, 제 1, 제 2 불순물매몰층의 일부를 노출시키는 마스크패턴을 형성하는 단계와, 제 1, 제 2 불순물매몰층의 제 2 도전형 불순물이온을 확산시키는 단계와, 마스크패턴을 제거하는 단계로 이루어진다.
또한 본 발명은 반도체기판 위에 소자격리층을 형성하는 단계와, 소자격리층에 의하여 격리된 제 1 도전형 웰과 제 2 도전형 웰을 형성하는 단계와, 제 1 도전형 웰과 제 2 도전형 웰 상부표면에 패터닝된 게이트절연막과 도전층으로 이루어진 제 1 게이트패턴과 제 2 게이트패턴을 형성하는 단계와, 제 2 도전형 제 1 불순물매몰층 및 제 2 불순물매몰층을 제 1 게이트패턴 주위의 기판내부에 동시에 형성하는 단계와, 제 1 도전형 제 3 불순물매몰층 및 제 4 불순물매몰층을 제 2 게이트패턴 주위의 기판 내부에 동시에 형성하는 단계와, 제 1, 제 2, 제 3, 제 4 불순물매몰층의 일부를 노출시키는 마스크패턴을 형성하는 단계와, 제 1, 제 2, 제 3, 제 4 불순물매몰층의 제 2 도전형 불순물이온 및 상기 제 1 도전형 불순물이온을 확산시키는 단계와, 마스크패턴을 제거하는 단계로 이루어진다.
도 1 은 종래 기술에 따른 반도체장치의 ESD 보호회로의 단면도
도 2a 내지 도2h 는 본 발명에 따른 반도체장치의 ESD 보호회로의 제조단면도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도2h 는 본 발명에 따른 반도체장치의 ESD 보호회로의 제조단면도이다.
도 2a에 있어서, 실리콘기판(21) 위에 버퍼용 제 1 산화막(22)을 열성장시켜 형성한 다음 그(22) 위에 질화막(23)을 증착하여 형성한다.
소자를 격리하기 위한 STI(shallow trench isolation) 방법을 실시하기 위하여 사진식각공정을 실시하여 질화막(23)의 소정 부위를 제거하여 버퍼용 산화막(22)의 일부를 노출시킨다. 그리고 잔류한 질화막(23)을 마스크로 이용한 건식식각을 실시하여 노출된 제 1 산화막(22)과 실리콘기판을 소정 두께로 제거한다. 이때 제거되는 실리콘기판(21)의 두께는 3500 Å 으로 한다. 따라서 소자격리를 위한 트렌치가 형성된다.
그 다음 실리콘의 일부가 제거되어 노출된 기판(21) 표면에 열산화 공정을 실시하여 버퍼용 제 2 산화막(24)을 100 Å 두께로 성장시켜 형성한다.
도 2b에 있어서, 트렌치를 포함하여 실리콘기판(21)의 전표면에 제 3 산화막(25) 또는 USG층(25)을 트렌치를 매립하기에 충분한 두께로 증착하여 형성한다. 그리고 증착된 USG층(25)의 표면에 씨엠피(chemical mechanical polishing) 공정을 실시하여 질화막(23)의 표면이 노출될 때까지 USG층(25)의 표면을 평탄화시킨다. 따라서 이후 형성될 소자인 트랜지스터 사이의 격리용 산화막이 기판(21) 내부에 형성되었다.
도 2c에 있어서, 잔류한 질화막(23)을 제거한 다음 포토레지스트를 기판(21)의 전면에 도포한 후 사진공정을 실시하여 p 웰 형성부위를 제외한 나머지 부위에 포토레지스트 패턴(도시 안됨)을 형성한 다음 이 포토레지스트 패턴을 이온주입 마스크로 이용한 저농도 이온주입을 p 형 불순물을 사용하여 실시하여 p 형 불순물 매립층(26)을 형성한 후 이 포토레지스트 패턴을 제거한다.
그리고 다시 n 웰 형성을 위한 포토레지스트패턴을 기판위에 형성한 다음 이를 마스크로 이용한 저농도 이온주입을 실시하여 n 형 불순물 매립층(27)을 형성한 후 그 포토레지스트 패턴을 제거한다.
그 다음 매립된 불순물 이온을 충분히 확산시키기 위한 어닐링을 실시하여 p 웰(26)과 n 웰(27)을 형성한다. 그 다음 형성될 트랜지스터의 문턱전압을 조절하기 위한 이온주입을 각각 p 웰(26) 및 n 웰(27)에 실시한다. 그리고 다시 제 1 산화막(22)을 제거하여 격리막(25)이 형성된 부위를 제외한 기판(21)의 표면을 노출시킨다.
도 2d에 있어서, 노출된 기판(21)의 표면을 열산화시켜 게이트절연막인 제 4 산화막(28)을 형성한 다음 게이트절연막(28) 및 잔류한 소자격리용 USG층(25) 위에 도전층(29)을 불순물이 도핑된 폴리실리콘층(29)으로 형성한 다음 게이트형성용 마스크를 이용한 사진식각공정을 실시하여 도전층(29) 및 게이트절연막(28)의 소정부위를 제거하여 게이트(29)를 패터닝하여 형성한다. 이때 게이트(29) 표면과 게이트 및 소자격리용 USG층(25)이 형성되지 아니한 부위의 기판(21) 표면은 다시 노출된다.
도 2e 에 있어서, 열산화공정을 실시하여 게이트(29) 표면과 게이트 및 소자격리용 USG층(25)이 형성되지 아니한 부위의 기판(21) 표면에 열산화막(도시 안함)을 형성한 다음 포토레지스트를 이용한 사진공정을 실시하여 NMOS 트랜지스터를 형성하기 위한 n 형불순물 이온주입을 고농도로 실시하여 p 웰(26)에 소스/드레인 형성을 위한 n 형 불순물매몰층(30, 31)을 형성한다.
다시 PMOS 트랜지스터를 형성하기 위한 포토레지스트를 이용한 사진공정으로 이온주입 마스크(도시 안함)를 형성한 다음 이를 이용한 이온주입을 p 형불순물로 실시하여 n 웰(27)에 고농도의 p 형 불순물매몰층(32, 33)을 형성한다. 그리고 세정공정을 실시하여 열산화막을 제거한다. 따라서 게이트(29) 표면과 게이트 및 소자격리용 USG층(25)이 형성되지 아니한 부위의 기판(21) 표면이 재차 노출된다.
도 2f에 있어서, 다시 열산화공정을 실시하여 노출된 게이트(29) 표면과 게이트 및 소자격리용 USG층(25)이 형성되지 아니한 부위의 노출된 기판(21) 표면에 열산화막으로 제 5 산화막(34)을 형성하여 게이트(29)의 표면을 주위와 절연시키고 또한 아웃디퓨젼(outdiffusion)을 위한 불순물매몰층(30, 31, 32, 33)을 보호한다. 이때 제 5 산화막(34)은 에이치엘디(high temperature low pressure dielectric)를 증착하여 형성할 수 있다.
그리고 기판(21)의 전면에 포토레지스트를 도포한 후 사진공정을 실시하여 아웃디퓨젼을 위한 불순물매몰층(30, 31, 32, 33)의 일부만을 노출시키는 포토레지스트 패턴(35)을 형성한다.
도 2g에 있어서, 전술한 포토레지스트 패턴(35)을 마스크로 이용한 식각공정을 실시하여 포토레지스트 패턴(35)으로 보호되지 아니하는 부위의 제 5 산화막(34)을 제거하여 불순물매몰층(30, 31, 32, 33)의 일부를 노출시킨다.
그리고 불순물매몰층(30, 31, 32, 33)의 불순물이온을 확산시키며 또한 노출된 불순물매몰층(30, 31, 32, 33)의 불순물이온의 일부를 증발시켜 농도를 낮추기 위한 아웃디퓨젼을 동시에 수행하는 어닐링공정을 질소 분위기에서 실시한다. 이때 소스/드레인을 형성하기 위한 불순물이온들은 휘발성이기 때문에 제 5 산화막(34)으로 보호되지 아니하는 부위의 불순물이온들은 증발되어 그 노출된 부위의 불순물 농도는 저하되고 따라서 그 부위에서의 전기적 저항이 증가하게 된다.
도 2h에 있어서, 잔류한 제 5 산화막(34)을 제거하여 p 웰(31)에 소스(30)/드레인(31)이 형성된 NMOS 트랜지스터를 완성하고 n 웰(27)에 소스/드레인(33, 32)이 형성된 PMOS 트랜지스터를 완성한다.
이렇게 완성된 ESD 보호회로의 NMOS 트랜지스터의 동작은 다음과 같다.
드레인(31)에 정전방전(ESD) 펄스가 인가되면, 그 펄스는 DCG 즉 드레인 콘택부위에서 게이트(29) 까지의 공간, 다시 말하면 아웃디퓨젼된 부위를 거치며, 기생 바이폴라 트랜지스터(NPN bipolar transistor)를 턴온(turn on)시켜 ESD 펄스를 그라운드된 소스(30) 쪽으로 빠지게 된다. 이때 DCG 부위가 아웃디퓨젼되어 충분히 안정된 저항을 제공하므로 ESD 보호회로의 성능을 향상시킨다.
따라서, 본 발명에서는 DCG 공간에 안정된 저항을 구현하여 ESD 회로의 성능을 향상시킬 수 있으며, 디자인 룰에 따른 ESD 회로의 DCG 디멘션을 더욱 작게 형성할 수 있으므로 입출력 보호회로의 크기를 감소시킬 수 있고, 또한 단순한 아웃디퓨젼 공정을 제공하므로 비용절감효과를 가져오는 장점이 있다.
Claims (7)
- 반도체기판 위에 소자격리층을 형성하는 단계와,상기 소자격리층에 의하여 격리된 제 1 도전형 웰과 제 2 도전형 웰을 형성하는 단계와,상기 제 1 도전형 웰과 상기 제 2 도전형 웰 상부표면에 패터닝된 게이트절연막과 도전층으로 이루어진 제 1 게이트패턴과 제 2 게이트패턴을 형성하는 단계와,제 2 도전형 제 1 불순물매몰층 및 제 2 불순물매몰층을 상기 제 1 게이트패턴 주위의 상기 기판내부에 동시에 형성하는 단계와,제 1 도전형 제 3 불순물매몰층 및 제 4 불순물매몰층을 상기 제 2 게이트패턴 주위의 상기 기판 내부에 동시에 형성하는 단계와,상기 제 1, 제 2, 제 3, 제 4 불순물매몰층의 일부를 노출시키는 마스크패턴을 형성하는 단계와,상기 제 1, 제 2, 제 3, 제 4 불순물매몰층의 상기 제 2 도전형 불순물이온 및 상기 제 1 도전형 불순물이온을 질소 분위기에서 어닐링을 실시하여 확산시키는 단계와,상기 마스크패턴을 제거하는 단계로 이루어진 반도체장치의 이에스디 보호회로 제조방법.
- 청구항 1 에 있어서, 상기 제 1 도전형은 p형 불순물로 형성하고 상기 제 2 도전형은 n형 불순물로 형성하는 것이 특징인 반도체장치의 이에스디 보호회로 제조방법
- 청구항 1 에 있어서, 상기 제 1 불순물매몰층 및 제 2 불순물매몰층은 상기 제 1 게이트패턴을 마스크로 이용한 제 1 이온주입을 제 2 도전형 불순물로 상기 기판에 실시하여 형성하는 것이 특징인 반도체장치의 이에스디 보호회로 제조방법.
- 청구항 1 에 있어서, 상기 제 3, 제 4 불순물매몰층은 상기 제 2 게이트패턴을 마스크로 이용한 제 2 이온주입을 제 1 도전형 불순물로 상기 기판에 실시하여 형성하는 것이 특징인 반도체장치의 이에스디 보호회호 제조방법.
- 청구항 1 에 있어서, 상기 마스크패턴은 상기 제 1, 제 2 불순물매몰층의 노출될 표면이 상기 제 1 게이트패턴과 4 ㎛ 이하의 간격을 가지도록 하고 또한 상기 제 3, 제 4 불순물매몰층의 노출될 표면이 상기 제 1 게이트패턴과 4 ㎛ 이하의 간격을 가지도록 정의하는 것이 특징인 반도체장치의 이에스디 보호회로 제조방법.
- 제 1 도전형 반도체기판 위에 패터닝된 게이트절연막과 도전층으로 이루어진 게이트패턴을 형성하는 단계와,제 2 도전형 제 1 불순물매몰층 및 제 2 불순물매몰층을 상기 게이트패턴 주위의 상기 기판내부에 동시에 형성하는 단계와,상기 제 1, 제 2 불순물매몰층의 일부를 노출시키는 마스크패턴을 형성하는 단계와,상기 제 1, 제 2 불순물매몰층의 상기 제 2 도전형 불순물이온을 질소분위기에서 어닐링하여 확산시키는 단계와,상기 마스크패턴을 제거하는 단계로 이루어진 반도체장치의 이에스디 보호회로 제조방법.
- 청구항 6 에 있어서, 상기 제 1, 제 2 불순물매몰층의 일부를 노출시키는 마스크패턴은 노출되는 부위가 상기 게이트패턴과 4 ㎛ 이하의 간격을 갖도록 정의하는 것이 특징인 반도체장치의 이에스디 보호회로 제조방법.
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| KR1019980001650A KR100275946B1 (ko) | 1998-01-21 | 1998-01-21 | 반도체장치의이에스디회로제조방법 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019980001650A KR100275946B1 (ko) | 1998-01-21 | 1998-01-21 | 반도체장치의이에스디회로제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990066038A KR19990066038A (ko) | 1999-08-16 |
| KR100275946B1 true KR100275946B1 (ko) | 2001-01-15 |
Family
ID=40749684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980001650A KR100275946B1 (ko) | 1998-01-21 | 1998-01-21 | 반도체장치의이에스디회로제조방법 |
Country Status (1)
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55165679A (en) * | 1979-06-13 | 1980-12-24 | Toshiba Corp | Preparation of semiconductor device |
-
1998
- 1998-01-21 KR KR1019980001650A patent/KR100275946B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55165679A (en) * | 1979-06-13 | 1980-12-24 | Toshiba Corp | Preparation of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990066038A (ko) | 1999-08-16 |
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