JPH10256393A - 半導体装置 - Google Patents
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- JPH10256393A JPH10256393A JP9057728A JP5772897A JPH10256393A JP H10256393 A JPH10256393 A JP H10256393A JP 9057728 A JP9057728 A JP 9057728A JP 5772897 A JP5772897 A JP 5772897A JP H10256393 A JPH10256393 A JP H10256393A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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Abstract
(57)【要約】
【課題】 静電気放電によるＭＯＳトランジスタの特性
変動等を防ぐことが可能な静電保護素子を有する半導体
装置を提供する。 【解決手段】 高濃度なＮ+ カソード領域８と、Ｐ+ 基
板１上のボロンせり上がり領域３との間で高濃度なＰＮ
接合が形成され、低い逆方向電圧でブレイクダウンをす
る低耐圧ダイオードＤが形成される。これを入力回路又
は出力回路の静電保護素子として用いることにより、ゲ
ート酸化膜が薄膜化した際にも、有効に内部素子トラン
ジスタを印加サージから保護する。
変動等を防ぐことが可能な静電保護素子を有する半導体
装置を提供する。 【解決手段】 高濃度なＮ+ カソード領域８と、Ｐ+ 基
板１上のボロンせり上がり領域３との間で高濃度なＰＮ
接合が形成され、低い逆方向電圧でブレイクダウンをす
る低耐圧ダイオードＤが形成される。これを入力回路又
は出力回路の静電保護素子として用いることにより、ゲ
ート酸化膜が薄膜化した際にも、有効に内部素子トラン
ジスタを印加サージから保護する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特にエピタキシャル基板を用いたシリコンＬＳＩにおい
て静電保護素子を有する半導体装置に関する。
特にエピタキシャル基板を用いたシリコンＬＳＩにおい
て静電保護素子を有する半導体装置に関する。
【０００２】
【従来の技術】半導体装置においては、その規定された
値を超えて使用してはならないとする定格値が存在し、
この定格値を超えて使用した場合、半導体装置の特性が
変化したり破壊されたりする。しかしながら、半導体装
置にはその定格値を超えてしまう突発的な電気パルスで
ある、いわゆるサージが印加される場合がある。
値を超えて使用してはならないとする定格値が存在し、
この定格値を超えて使用した場合、半導体装置の特性が
変化したり破壊されたりする。しかしながら、半導体装
置にはその定格値を超えてしまう突発的な電気パルスで
ある、いわゆるサージが印加される場合がある。
【０００３】そこで、このサージから半導体装置を保護
するために様々な方法が提案されている。このサージか
ら半導体装置を保護するための従来の技術について、An
ant.G.Sabnis著、「ブイエルエスアイ エレクトロニク
ス マイクロストラクチャーサイエンス Ｖｏｌ．２２
（VLSI ELECTRONICS MICROSTRUCTURE SCIENCE Vol.2
2）」を用いて以下に説明する。
するために様々な方法が提案されている。このサージか
ら半導体装置を保護するための従来の技術について、An
ant.G.Sabnis著、「ブイエルエスアイ エレクトロニク
ス マイクロストラクチャーサイエンス Ｖｏｌ．２２
（VLSI ELECTRONICS MICROSTRUCTURE SCIENCE Vol.2
2）」を用いて以下に説明する。
【０００４】この従来技術によると、ＬＳＩの内部トラ
ンジスタは、静電保護素子によって外部端子に印加され
るサージから保護される。図８の（ａ）に示すようにＭ
ＯＳＬＳＩでは、サージが直接内部回路のゲート酸化膜
へ印加されてトランジスタの特性が変動したりゲート酸
化膜が破壊されるのを防止するために、例えば入力端子
では保護素子を設けている。つまり、外部端子とＶＤＤ
間、及び外部端子とＧＮＤ間にそれぞれダイオード８
１、８２が接続され、サージの印加により発生したチャ
ージをこれらのダイオードを通して放電させることによ
り内部トランジスタのゲート酸化膜へのストレスを緩和
する働きをしている。一方、出力端子に関しては、出力
トランジスタＴ８０のドレイン接合が保護素子の役割を
果たす。
ンジスタは、静電保護素子によって外部端子に印加され
るサージから保護される。図８の（ａ）に示すようにＭ
ＯＳＬＳＩでは、サージが直接内部回路のゲート酸化膜
へ印加されてトランジスタの特性が変動したりゲート酸
化膜が破壊されるのを防止するために、例えば入力端子
では保護素子を設けている。つまり、外部端子とＶＤＤ
間、及び外部端子とＧＮＤ間にそれぞれダイオード８
１、８２が接続され、サージの印加により発生したチャ
ージをこれらのダイオードを通して放電させることによ
り内部トランジスタのゲート酸化膜へのストレスを緩和
する働きをしている。一方、出力端子に関しては、出力
トランジスタＴ８０のドレイン接合が保護素子の役割を
果たす。
【０００５】また、図８の（ｂ）に示すように、ゲート
アレイに代表されるロジックＬＳＩでは、入力端子の保
護素子としてダイオードよりも保護効果の高いゲート制
御型ダイオード８３、８４が用いられる。ゲート制御型
ダイオード８３、８４は、ＭＯＳトランジスタを利用
し、制御用ゲート端子をＮＭＯＳ型８４はＧＮＤへ、Ｐ
ＭＯＳ型８３はＶＤＤへ接続している。順方向の特性は
前述のダイオードと同等であるが、逆方向の特性は、前
述のダイオードよりも低い電圧（ＢＶｄｓ）でブレイク
ダウンするため、サージに対する保護効果が高まる。更
に、ＮＭＯＳ型８４では、ソース端子をＧＮＤへ接続し
てＭＯＳ構造とすることにより、スナップバック現象を
利用して更に低い電圧で保護素子がオンするため、サー
ジに対する保護効果を更に高めている。
アレイに代表されるロジックＬＳＩでは、入力端子の保
護素子としてダイオードよりも保護効果の高いゲート制
御型ダイオード８３、８４が用いられる。ゲート制御型
ダイオード８３、８４は、ＭＯＳトランジスタを利用
し、制御用ゲート端子をＮＭＯＳ型８４はＧＮＤへ、Ｐ
ＭＯＳ型８３はＶＤＤへ接続している。順方向の特性は
前述のダイオードと同等であるが、逆方向の特性は、前
述のダイオードよりも低い電圧（ＢＶｄｓ）でブレイク
ダウンするため、サージに対する保護効果が高まる。更
に、ＮＭＯＳ型８４では、ソース端子をＧＮＤへ接続し
てＭＯＳ構造とすることにより、スナップバック現象を
利用して更に低い電圧で保護素子がオンするため、サー
ジに対する保護効果を更に高めている。
【０００６】一方、ＬＳＩの高速化、高集積化には、ゲ
ート酸化膜の薄膜化が必須であるが、それに伴い、ゲー
ト酸化膜のサージ耐性が弱くなる。しかし、前述した保
護素子８３、８４は、いずれもＭＯＳ構造であり、保護
素子のゲート酸化膜にサージが印加されてリーク電流が
増加したり破壊に至りやすくなるという問題点を有して
いた。さらに、保護素子の役割を兼ねる出力トランジス
タＴ８０では、破壊に至らなくても、チャージがゲート
酸化膜に注入されることによる特性変動により、回路動
作へ影響を及ぼすという問題点を有していた。
ート酸化膜の薄膜化が必須であるが、それに伴い、ゲー
ト酸化膜のサージ耐性が弱くなる。しかし、前述した保
護素子８３、８４は、いずれもＭＯＳ構造であり、保護
素子のゲート酸化膜にサージが印加されてリーク電流が
増加したり破壊に至りやすくなるという問題点を有して
いた。さらに、保護素子の役割を兼ねる出力トランジス
タＴ８０では、破壊に至らなくても、チャージがゲート
酸化膜に注入されることによる特性変動により、回路動
作へ影響を及ぼすという問題点を有していた。
【０００７】上記問題点を解決する方法として、Y.Fong
and C.Hu 著「インターナル イーエスデー トランジ
ェンツ イン インプット プロテクション サーキッ
ツ(Internal ESD Transients in Input Protection Cir
cuits IEEE/IRPS 1989) 」に示されているように、従来
の保護素子にフィールドトランジスタを追加した構造が
用いられている。図９の（ａ）に示すように、前述した
従来の保護素子（Field Plate Diode,ＦＰＤ）９１、９
２と入力パッド９３との間にフィールドトランジスタ
（Thick Field Device, ＴＦＤ）９０を挿入する。出力
トランジスタに対しては、図９の（ｂ）に示すようにＰ
ＭＯＳ型９６と、ＮＭＯＳ型９７との２つの出力トラン
ジスタと出力パッド９８との間にフィールドトランジス
タ（ＴＦＤ）９５を挿入する。
and C.Hu 著「インターナル イーエスデー トランジ
ェンツ イン インプット プロテクション サーキッ
ツ(Internal ESD Transients in Input Protection Cir
cuits IEEE/IRPS 1989) 」に示されているように、従来
の保護素子にフィールドトランジスタを追加した構造が
用いられている。図９の（ａ）に示すように、前述した
従来の保護素子（Field Plate Diode,ＦＰＤ）９１、９
２と入力パッド９３との間にフィールドトランジスタ
（Thick Field Device, ＴＦＤ）９０を挿入する。出力
トランジスタに対しては、図９の（ｂ）に示すようにＰ
ＭＯＳ型９６と、ＮＭＯＳ型９７との２つの出力トラン
ジスタと出力パッド９８との間にフィールドトランジス
タ（ＴＦＤ）９５を挿入する。
【０００８】次に、従来のフィールドトランジスタの断
面構造を図１０に示す。このトランジスタは素子分離酸
化膜４により分離された隣接するＮ+ 拡散層領域３１を
エミッタ、コレクタとし、Ｐウエル２をベースとする寄
生バイポーラトランジスタであって、素子分離酸化膜４
をおおう制御用の電極はコレクタに接続されている。Ｎ
+ 拡散層領域３１はＮＭＯＳトランジスタのソース領域
及びドレイン領域と同時に形成され、Ｐウエル２上にＮ
ＭＯＳトランジスタが形成される。Ｎ+ 拡散層領域３１
やＭＯＳトランジスタのゲート電極６の表面には、低抵
抗化を図るための金属シリサイド１０が形成されてい
る。ここで、５はゲート酸化膜、６はゲート電極、７は
側壁酸化膜、９はＮ+ ＳＤ領域、１１は下地層間絶縁
膜、１２は埋め込み電極、１３は配線電極、３０はＰ型
基板である。
面構造を図１０に示す。このトランジスタは素子分離酸
化膜４により分離された隣接するＮ+ 拡散層領域３１を
エミッタ、コレクタとし、Ｐウエル２をベースとする寄
生バイポーラトランジスタであって、素子分離酸化膜４
をおおう制御用の電極はコレクタに接続されている。Ｎ
+ 拡散層領域３１はＮＭＯＳトランジスタのソース領域
及びドレイン領域と同時に形成され、Ｐウエル２上にＮ
ＭＯＳトランジスタが形成される。Ｎ+ 拡散層領域３１
やＭＯＳトランジスタのゲート電極６の表面には、低抵
抗化を図るための金属シリサイド１０が形成されてい
る。ここで、５はゲート酸化膜、６はゲート電極、７は
側壁酸化膜、９はＮ+ ＳＤ領域、１１は下地層間絶縁
膜、１２は埋め込み電極、１３は配線電極、３０はＰ型
基板である。
【０００９】次に、従来の半導体装置のサージに対する
保護効果について、図９、図１０を参照して説明する。
図９に示す入力パッド９３、又は出力パッド９８に例え
ば正のサージ電圧が印加された場合、コレクタ−エミッ
タ間の寄生バイポーラトランジスタをオンさせて、サー
ジを逃がすことにより次段の保護素子や出力トランジス
タ９６、９７を保護している。負の電圧印加に対して
は、コレクタ−Ｐウエル間のダイオードが順方向バイア
スとなるので、Ｖｆ以上のバイアスに対してはＰウエル
２にチャージを逃がすことができる。
保護効果について、図９、図１０を参照して説明する。
図９に示す入力パッド９３、又は出力パッド９８に例え
ば正のサージ電圧が印加された場合、コレクタ−エミッ
タ間の寄生バイポーラトランジスタをオンさせて、サー
ジを逃がすことにより次段の保護素子や出力トランジス
タ９６、９７を保護している。負の電圧印加に対して
は、コレクタ−Ｐウエル間のダイオードが順方向バイア
スとなるので、Ｖｆ以上のバイアスに対してはＰウエル
２にチャージを逃がすことができる。
【００１０】従って、この従来のフィールドトランジス
タを用いた静電保護素子では、フィールドトランジスタ
をオンさせることにより、サージから内部回路やゲート
制御型ダイオードのゲート酸化膜を保護している。
タを用いた静電保護素子では、フィールドトランジスタ
をオンさせることにより、サージから内部回路やゲート
制御型ダイオードのゲート酸化膜を保護している。
【００１１】
【発明が解決しようとする課題】しかしながら、半導体
装置の保護効果は未だ不十分でありその効果の拡大が要
望されている。従来の半導体装置において、その保護効
果を増大させるためにはフィールドトランジスタの面積
を増やしてサージにともなうチャージを流しやすくする
方法か、若しくはトランジスタがオンしやすいデバイス
構造にする方法があるが、前者に関しては、ＬＳＩの微
細化の方向に逆らうだけでなく、寄生容量の増加に伴う
回路特性への影響が大きく、動作マージンが減少してし
まう等の問題点がある。後者に関しては、まずＰウエル
２を低濃度化してエミッタからベースへのキャリアの注
入効率を高めることが必要となる。
装置の保護効果は未だ不十分でありその効果の拡大が要
望されている。従来の半導体装置において、その保護効
果を増大させるためにはフィールドトランジスタの面積
を増やしてサージにともなうチャージを流しやすくする
方法か、若しくはトランジスタがオンしやすいデバイス
構造にする方法があるが、前者に関しては、ＬＳＩの微
細化の方向に逆らうだけでなく、寄生容量の増加に伴う
回路特性への影響が大きく、動作マージンが減少してし
まう等の問題点がある。後者に関しては、まずＰウエル
２を低濃度化してエミッタからベースへのキャリアの注
入効率を高めることが必要となる。
【００１２】しかし、ＬＳＩの微細化のためには、スケ
ーリング則に代表されるようにウエルの高濃度化が必須
となる。また、ウエルの高濃度化は微細な素子分離を実
現するためにも必須とされる技術であり、従って、Ｐウ
エルを低濃度化してエミッタからベースへのキャリアの
注入効率を高めることは、フィールドトランジスタに必
要とされる機能と相反する。フィールドトランジスタの
製造工程においてＰＲ（フォトレジスト）工程を追加
し、Ｎ型の不純物をＰウエルにイオン注入することによ
り、フィールドトランジスタ形成部のＰウエルのみ実効
不純物濃度を下げることも可能であるが、この方法では
イオン注入の打ち返しによる濃度制御の製造バラツキが
非常に大きいという問題点を有している。
ーリング則に代表されるようにウエルの高濃度化が必須
となる。また、ウエルの高濃度化は微細な素子分離を実
現するためにも必須とされる技術であり、従って、Ｐウ
エルを低濃度化してエミッタからベースへのキャリアの
注入効率を高めることは、フィールドトランジスタに必
要とされる機能と相反する。フィールドトランジスタの
製造工程においてＰＲ（フォトレジスト）工程を追加
し、Ｎ型の不純物をＰウエルにイオン注入することによ
り、フィールドトランジスタ形成部のＰウエルのみ実効
不純物濃度を下げることも可能であるが、この方法では
イオン注入の打ち返しによる濃度制御の製造バラツキが
非常に大きいという問題点を有している。
【００１３】また、０．２５μｍプロセス前後からは、
微細な素子分離を実現するためにシャロートレンチ分離
（ＳＴＩ）技術が用いられる。シャロートレンチによる
素子分離構造では、分離酸化膜が厚いことと、その側面
の形状が垂直に近くなることから、フィールドトランジ
スタがオンしにくくなるという問題点を有している。
微細な素子分離を実現するためにシャロートレンチ分離
（ＳＴＩ）技術が用いられる。シャロートレンチによる
素子分離構造では、分離酸化膜が厚いことと、その側面
の形状が垂直に近くなることから、フィールドトランジ
スタがオンしにくくなるという問題点を有している。
【００１４】従って、ＬＳＩの高速化、微細化に伴い、
従来のフィールドトランジスタを用いた静電保護素子で
は保護効果を高めることが難しくなっている。一方、Ｍ
ＯＳトランジスタのゲート酸化膜が薄膜化されていく
と、ゲート酸化膜の電荷注入に対する耐性は弱くなる。
従って、ＥＳＤ（ElectroStatic Discharge)ダメージに
より、ゲート酸化膜の信頼性が低下し易くなるという問
題点に直面している。
従来のフィールドトランジスタを用いた静電保護素子で
は保護効果を高めることが難しくなっている。一方、Ｍ
ＯＳトランジスタのゲート酸化膜が薄膜化されていく
と、ゲート酸化膜の電荷注入に対する耐性は弱くなる。
従って、ＥＳＤ（ElectroStatic Discharge)ダメージに
より、ゲート酸化膜の信頼性が低下し易くなるという問
題点に直面している。
【００１５】本発明は上記事情に鑑みなされたもので、
信頼性の高い集積回路装置を実現し、入出力バッファの
サイズを縮小してＬＳＩの高集積化にも寄与することが
可能な、ＥＳＤに対して保護効果の高い構造の静電保護
素子を有する半導体装置を提供することを目的とする。
信頼性の高い集積回路装置を実現し、入出力バッファの
サイズを縮小してＬＳＩの高集積化にも寄与することが
可能な、ＥＳＤに対して保護効果の高い構造の静電保護
素子を有する半導体装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】請求項１記載の発明は、
第１導電型の高濃度半導体基板上にエピタキシャル成長
された第１導電型の半導体層上にＭＯＳトランジスタが
形成される半導体装置において、前記ＭＯＳトランジス
タの静電保護素子として、前記ＭＯＳトランジスタのゲ
ート電極又はドレイン領域と高濃度半導体基板との間に
逆方向接続され、かつその接合面におけるアノード側の
不純物濃度が、前記ＭＯＳトランジスタのドレイン接合
面におけるアノード側の不純物濃度よりも高いダイオー
ドを有することを特徴とする。
第１導電型の高濃度半導体基板上にエピタキシャル成長
された第１導電型の半導体層上にＭＯＳトランジスタが
形成される半導体装置において、前記ＭＯＳトランジス
タの静電保護素子として、前記ＭＯＳトランジスタのゲ
ート電極又はドレイン領域と高濃度半導体基板との間に
逆方向接続され、かつその接合面におけるアノード側の
不純物濃度が、前記ＭＯＳトランジスタのドレイン接合
面におけるアノード側の不純物濃度よりも高いダイオー
ドを有することを特徴とする。
【００１７】請求項２記載の発明は、請求項１記載の発
明において、前記静電保護素子であるダイオードの逆方
向耐圧が、前記ＭＯＳトランジスタのドレイン接合耐圧
より低いことを特徴とする。
明において、前記静電保護素子であるダイオードの逆方
向耐圧が、前記ＭＯＳトランジスタのドレイン接合耐圧
より低いことを特徴とする。
【００１８】請求項３記載の発明は、請求項１記載の発
明において、前記静電保護素子であるダイオードの逆方
向耐圧が、前記ＭＯＳトランジスタのゲート酸化膜の耐
圧よりも低いことを特徴とする。
明において、前記静電保護素子であるダイオードの逆方
向耐圧が、前記ＭＯＳトランジスタのゲート酸化膜の耐
圧よりも低いことを特徴とする。
【００１９】請求項４記載の発明は、請求項１又は２に
記載の発明において、前記静電保護素子であるダイオー
ドの接合面が、前記ＭＯＳトランジスタのドレイン接合
面より前記高濃度半導体基板に近いところに存在するこ
とを特徴とする。
記載の発明において、前記静電保護素子であるダイオー
ドの接合面が、前記ＭＯＳトランジスタのドレイン接合
面より前記高濃度半導体基板に近いところに存在するこ
とを特徴とする。
【００２０】従って、本発明に係る半導体装置において
は、外部端子から正のサージ電圧が印加されたとき、ダ
イオードの接合耐圧以上の電圧に対しては、降伏電流を
流すことによりダイオードを通してチャージを低抵抗な
基板に逃がすことができる。一方負のサージ電圧に対し
ては、ダイオードが順方向バイアスされるため、Ｖｆ以
上の電圧に対して順方向電流を流すことによりチャージ
を基板に逃がすことができる。
は、外部端子から正のサージ電圧が印加されたとき、ダ
イオードの接合耐圧以上の電圧に対しては、降伏電流を
流すことによりダイオードを通してチャージを低抵抗な
基板に逃がすことができる。一方負のサージ電圧に対し
ては、ダイオードが順方向バイアスされるため、Ｖｆ以
上の電圧に対して順方向電流を流すことによりチャージ
を基板に逃がすことができる。
【００２１】このように、外部から印加されるサージに
対して、ダイオードを通して効率よくチャージを低抵抗
な基板に逃がすことにより、チャージがＭＯＳトランジ
スタへ印加されてゲート酸化膜を破壊させたり、特性変
動を起こすのを防ぐ働きをする。
対して、ダイオードを通して効率よくチャージを低抵抗
な基板に逃がすことにより、チャージがＭＯＳトランジ
スタへ印加されてゲート酸化膜を破壊させたり、特性変
動を起こすのを防ぐ働きをする。
【００２２】
【発明の実施の形態】次に、本発明に係る半導体装置の
一実施形態について図面を参照して説明する。図１は、
低耐圧静電保護ダイオードＤと内部トランジスタＴとを
有する本発明に係る半導体装置の第１の実施形態の断面
図である。ただし、図１０に示す従来の半導体装置と同
様な部材には同様な番号を付す。この半導体装置は、Ｐ
+ 型基板１上にボロンせり上がり領域３を介してＰウエ
ル２が設けられ、Ｎ+ カソード領域８とボロンせり上が
り領域３との間で低耐圧静電保護ダイオードＤが形成さ
れ、Ｐウエル２上に内部トランジスタＴ（図中ではＮＭ
ＯＳトランジスタ）が形成されている。また、Ｎ+ カソ
ード領域８、Ｎ+ ＳＤ領域９及びゲート電極６の表面に
は、低抵抗化を図るための金属シリサイド１０が形成さ
れている。この金属シリサイドとしては以下に述べる実
施形態においてはＣｏシリサイドを用いるが、この金属
シリサイドは低抵抗化を図るために用いられているもの
で、本発明はＣｏシリサイドに限定するものではなく、
適当な金属シリサイドを用いても良い。低耐圧静電保護
ダイオードＤの接合耐圧は、ＬＳＩの電源電圧よりは高
く、内部トランジスタＴのゲート耐圧より低く設定され
ている。
一実施形態について図面を参照して説明する。図１は、
低耐圧静電保護ダイオードＤと内部トランジスタＴとを
有する本発明に係る半導体装置の第１の実施形態の断面
図である。ただし、図１０に示す従来の半導体装置と同
様な部材には同様な番号を付す。この半導体装置は、Ｐ
+ 型基板１上にボロンせり上がり領域３を介してＰウエ
ル２が設けられ、Ｎ+ カソード領域８とボロンせり上が
り領域３との間で低耐圧静電保護ダイオードＤが形成さ
れ、Ｐウエル２上に内部トランジスタＴ（図中ではＮＭ
ＯＳトランジスタ）が形成されている。また、Ｎ+ カソ
ード領域８、Ｎ+ ＳＤ領域９及びゲート電極６の表面に
は、低抵抗化を図るための金属シリサイド１０が形成さ
れている。この金属シリサイドとしては以下に述べる実
施形態においてはＣｏシリサイドを用いるが、この金属
シリサイドは低抵抗化を図るために用いられているもの
で、本発明はＣｏシリサイドに限定するものではなく、
適当な金属シリサイドを用いても良い。低耐圧静電保護
ダイオードＤの接合耐圧は、ＬＳＩの電源電圧よりは高
く、内部トランジスタＴのゲート耐圧より低く設定され
ている。
【００２３】図２は、図１に示す半導体装置の製造工程
を示す断面図である。まず、Ｐ+ 型基板１上にボロンせ
り上がり領域３を介してＰウエル２を設ける。具体的に
は、Ｐ- ／Ｐ+ 基板上にイオン注入によりＰウエル２を
形成する。そして選択的に素子分離酸化膜４を形成する
（図２の（ａ））。次に、フォトレジスト（ＰＲ）２０
をマスクとしてＮ型不純物イオンをイオン注入すること
によりＮ+ カソード領域８を形成する（図２の
（ｂ））。
を示す断面図である。まず、Ｐ+ 型基板１上にボロンせ
り上がり領域３を介してＰウエル２を設ける。具体的に
は、Ｐ- ／Ｐ+ 基板上にイオン注入によりＰウエル２を
形成する。そして選択的に素子分離酸化膜４を形成する
（図２の（ａ））。次に、フォトレジスト（ＰＲ）２０
をマスクとしてＮ型不純物イオンをイオン注入すること
によりＮ+ カソード領域８を形成する（図２の
（ｂ））。
【００２４】次に、ゲート酸化膜５を形成後、マスク材
２１をマスクとするエッチングにより内部トランジスタ
のゲート電極６のパターニングを行う（図２の
（ｃ））。その後、公知の技術により、側壁酸化膜７を
利用してＬＤＤ構造のトランジスタのソース・ドレイン
領域を形成する。このとき、Ｎ+ ＳＤ領域９を形成する
ためのイオン注入はＮ+ カソード領域にも施す（図２の
（ｄ））。その後、公知の技術により、シリコンの表面
に金属シリサイド１０を形成し、図１に示す下地層間絶
縁膜１１の形成、コンタクト領域の開孔、埋込電極１２
の形成、配線電極１３の形成とパターニングを行い、図
１に示される構造の半導体装置が完成する。
２１をマスクとするエッチングにより内部トランジスタ
のゲート電極６のパターニングを行う（図２の
（ｃ））。その後、公知の技術により、側壁酸化膜７を
利用してＬＤＤ構造のトランジスタのソース・ドレイン
領域を形成する。このとき、Ｎ+ ＳＤ領域９を形成する
ためのイオン注入はＮ+ カソード領域にも施す（図２の
（ｄ））。その後、公知の技術により、シリコンの表面
に金属シリサイド１０を形成し、図１に示す下地層間絶
縁膜１１の形成、コンタクト領域の開孔、埋込電極１２
の形成、配線電極１３の形成とパターニングを行い、図
１に示される構造の半導体装置が完成する。
【００２５】図３及び図４は、図１に示される構造を有
する半導体装置を用いた入出力回路の一実施形態を示す
図である。
する半導体装置を用いた入出力回路の一実施形態を示す
図である。
【００２６】図３は入力保護回路を示す図であり、入力
端子と内部回路との間に低耐圧静電保護ダイオード３５
とゲート制御型ダイオード３６、３７とが接続されてい
る。低耐圧静電保護ダイオード３５は、入力端子にカソ
ードが、ＧＮＤにアノードが接続される。さらに、カソ
ードからは抵抗３８を介しＮ型、Ｐ型の２つの型のゲー
ト制御型ダイオード３６、３７に接続される。この２つ
のゲート制御型ダイオード３６、３７は従来から使用さ
れている保護素子であり、更に抵抗３９を介して内部回
路へと接続される。
端子と内部回路との間に低耐圧静電保護ダイオード３５
とゲート制御型ダイオード３６、３７とが接続されてい
る。低耐圧静電保護ダイオード３５は、入力端子にカソ
ードが、ＧＮＤにアノードが接続される。さらに、カソ
ードからは抵抗３８を介しＮ型、Ｐ型の２つの型のゲー
ト制御型ダイオード３６、３７に接続される。この２つ
のゲート制御型ダイオード３６、３７は従来から使用さ
れている保護素子であり、更に抵抗３９を介して内部回
路へと接続される。
【００２７】図４は出力保護回路を示す図であり、出力
トランジスタＴ４０、Ｔ４１と出力端子との間に低耐圧
静電保護ダイオード４０が設けられている。出力トラン
ジスタＴ４０、Ｔ４１のドレインにカソードが、ＧＮＤ
にアノードが接続されている。
トランジスタＴ４０、Ｔ４１と出力端子との間に低耐圧
静電保護ダイオード４０が設けられている。出力トラン
ジスタＴ４０、Ｔ４１のドレインにカソードが、ＧＮＤ
にアノードが接続されている。
【００２８】図５は、ＬＳＩのチップ内における低耐圧
静電保護素子の配置例を示したものである。入出力端子
（ＰＡＤ）５０のすぐ内側に、低耐圧静電保護ダイオー
ド形成領域５１を設け、全ての入出力バッファの低耐圧
静電保護ダイオードをこの領域内に形成する。そして、
この低耐圧静電保護ダイオード形成領域５１で囲われた
内側が内部エリア５２となる。内部エリア５２には、入
力バッファの場合は図３に示すゲート制御型ダイオード
と内部回路が配置され、出力バッファの場合図４に示す
出力トランジスタを含む内部回路が配置される。
静電保護素子の配置例を示したものである。入出力端子
（ＰＡＤ）５０のすぐ内側に、低耐圧静電保護ダイオー
ド形成領域５１を設け、全ての入出力バッファの低耐圧
静電保護ダイオードをこの領域内に形成する。そして、
この低耐圧静電保護ダイオード形成領域５１で囲われた
内側が内部エリア５２となる。内部エリア５２には、入
力バッファの場合は図３に示すゲート制御型ダイオード
と内部回路が配置され、出力バッファの場合図４に示す
出力トランジスタを含む内部回路が配置される。
【００２９】次に、第１の実施形態に係る半導体装置の
サージに対する保護動作について図３、図４を参照して
さらに詳細に説明する。図３に示す入力保護回路におい
ては、入力端子にサージが印加されると、低耐圧静電保
護ダイオード３５によりゲート制御型ダイオード３６、
３７が印加サージから保護され、更に低耐圧静電保護ダ
イオード３５とゲート制御型ダイオード３６、３７の働
きにより内部回路が保護される。つまり、正のサージ電
圧が印加された場合、カソード−アノード間の接合耐圧
以上の電圧に対しては、接合降伏電流により、低耐圧静
電保護ダイオード３５を通して低抵抗なＰ+ 型基板へチ
ャージを逃がすことができる。
サージに対する保護動作について図３、図４を参照して
さらに詳細に説明する。図３に示す入力保護回路におい
ては、入力端子にサージが印加されると、低耐圧静電保
護ダイオード３５によりゲート制御型ダイオード３６、
３７が印加サージから保護され、更に低耐圧静電保護ダ
イオード３５とゲート制御型ダイオード３６、３７の働
きにより内部回路が保護される。つまり、正のサージ電
圧が印加された場合、カソード−アノード間の接合耐圧
以上の電圧に対しては、接合降伏電流により、低耐圧静
電保護ダイオード３５を通して低抵抗なＰ+ 型基板へチ
ャージを逃がすことができる。
【００３０】低耐圧静電保護ダイオード３５のカソード
−アノード間の逆方向接合耐圧は、ゲート酸化膜の耐圧
より低く設定されているため、ゲート制御型ダイオード
３６、３７のゲート酸化膜に側面から注入されるチャー
ジ量を低減することができる。これにより、ゲート制御
型ダイオード３６、３７の内部回路に対する静電保護能
力が変化したり、ゲート酸化膜が破壊されるのを防ぐ。
一方、負のサージ電圧に対しては低耐圧静電保護ダイオ
ード３５が順方向バイアスされるため、Ｖｆ以上の電圧
でＰ+ 型基板に対してチャージを逃がすことができる。
−アノード間の逆方向接合耐圧は、ゲート酸化膜の耐圧
より低く設定されているため、ゲート制御型ダイオード
３６、３７のゲート酸化膜に側面から注入されるチャー
ジ量を低減することができる。これにより、ゲート制御
型ダイオード３６、３７の内部回路に対する静電保護能
力が変化したり、ゲート酸化膜が破壊されるのを防ぐ。
一方、負のサージ電圧に対しては低耐圧静電保護ダイオ
ード３５が順方向バイアスされるため、Ｖｆ以上の電圧
でＰ+ 型基板に対してチャージを逃がすことができる。
【００３１】図４に示す出力回路では、出力端子に印加
されたサージから、低耐圧静電保護ダイオード４０によ
り出力トランジスタＴ４０、Ｔ４１が保護される。低耐
圧静電保護ダイオード４０の動作については、前述の図
３に示す低耐圧静電保護ダイオード３５の動作と同様な
ので省略する。
されたサージから、低耐圧静電保護ダイオード４０によ
り出力トランジスタＴ４０、Ｔ４１が保護される。低耐
圧静電保護ダイオード４０の動作については、前述の図
３に示す低耐圧静電保護ダイオード３５の動作と同様な
ので省略する。
【００３２】次に、本発明に係る半導体装置の第１の実
施形態の構造についてさらに詳細に説明する。図１に示
す半導体装置では、ボロンを１×１０19〜１０20ｃｍ-3
含んだＰ+ 型基板１上に、表面ボロン濃度が１〜５×１
０17ｃｍ-3程度のＰウエル２が設けられ、Ｐ+ 型基板１
とＰウエル２との間にボロンを１×１０18〜１０19ｃｍ
-3含んだボロンせり上がり領域３が存在する。ボロンせ
り上がり領域３の厚さは１．５μｍ程度、Ｐウエル２の
厚さは１μｍ程度である。
施形態の構造についてさらに詳細に説明する。図１に示
す半導体装置では、ボロンを１×１０19〜１０20ｃｍ-3
含んだＰ+ 型基板１上に、表面ボロン濃度が１〜５×１
０17ｃｍ-3程度のＰウエル２が設けられ、Ｐ+ 型基板１
とＰウエル２との間にボロンを１×１０18〜１０19ｃｍ
-3含んだボロンせり上がり領域３が存在する。ボロンせ
り上がり領域３の厚さは１．５μｍ程度、Ｐウエル２の
厚さは１μｍ程度である。
【００３３】また、Ｎ型不純物を１×１０18〜１０20ｃ
ｍ-3含んだＮ+ カソード領域８がボロンせり上がり領域
３に接するように設けられる。ここで、接合面における
Ｎ+カソード領域８の不純物濃度は５×１０19ｃｍ-3程
度に設定されている。Ｎ+ カソード領域８とボロンせり
上がり領域３との間で低耐圧静電保護ダイオードＤが形
成され、その逆方向耐圧は４Ｖ程度である。一方、Ｐウ
エル２上にはＬＤＤ構造の内部トランジスタ（ＮＭＯＳ
トランジスタ）Ｔが形成される。また、ゲート酸化膜５
の厚さは５ｎｍ程度である。Ｎ+ カソード領域８、ＭＯ
ＳトランジスタのＮ+ ＳＤ領域９及びゲート電極６の表
面には、低抵抗化を図るために金属シリサイド（Ｃｏシ
リサイド）１０が設けられている。
ｍ-3含んだＮ+ カソード領域８がボロンせり上がり領域
３に接するように設けられる。ここで、接合面における
Ｎ+カソード領域８の不純物濃度は５×１０19ｃｍ-3程
度に設定されている。Ｎ+ カソード領域８とボロンせり
上がり領域３との間で低耐圧静電保護ダイオードＤが形
成され、その逆方向耐圧は４Ｖ程度である。一方、Ｐウ
エル２上にはＬＤＤ構造の内部トランジスタ（ＮＭＯＳ
トランジスタ）Ｔが形成される。また、ゲート酸化膜５
の厚さは５ｎｍ程度である。Ｎ+ カソード領域８、ＭＯ
ＳトランジスタのＮ+ ＳＤ領域９及びゲート電極６の表
面には、低抵抗化を図るために金属シリサイド（Ｃｏシ
リサイド）１０が設けられている。
【００３４】次に、図２に示す半導体装置の製造工程の
断面図を参照して、本発明に係る半導体装置についてさ
らに詳細に説明する。ボロンを１×１０19〜１０20ｃｍ
-3含んだＰ+ 型基板１上に１×１０15ｃｍ-3程度のボロ
ンを含んだシリコンを約２．５μｍ成長させる。このと
き、Ｐ+ 型基板１からのオートドーピングと熱拡散によ
りボロンを１×１０18〜１０19ｃｍ-3含んだボロンせり
上がり領域３が１．５μｍ程度の厚さに形成される。そ
の後、公知の技術により厚さ４００ｎｍ程度のシリコン
酸化膜からなる素子分離酸化膜４を形成する。そして、
表面に厚さ２０ｎｍ程度の酸化膜（不図示）を設けた
後、ＮＭＯＳトランジスタと低耐圧静電保護ダイオード
が形成される領域にボロンのイオン注入を施してＰウエ
ル２を設ける（図２の（ａ））。
断面図を参照して、本発明に係る半導体装置についてさ
らに詳細に説明する。ボロンを１×１０19〜１０20ｃｍ
-3含んだＰ+ 型基板１上に１×１０15ｃｍ-3程度のボロ
ンを含んだシリコンを約２．５μｍ成長させる。このと
き、Ｐ+ 型基板１からのオートドーピングと熱拡散によ
りボロンを１×１０18〜１０19ｃｍ-3含んだボロンせり
上がり領域３が１．５μｍ程度の厚さに形成される。そ
の後、公知の技術により厚さ４００ｎｍ程度のシリコン
酸化膜からなる素子分離酸化膜４を形成する。そして、
表面に厚さ２０ｎｍ程度の酸化膜（不図示）を設けた
後、ＮＭＯＳトランジスタと低耐圧静電保護ダイオード
が形成される領域にボロンのイオン注入を施してＰウエ
ル２を設ける（図２の（ａ））。
【００３５】このイオン注入は、加速電圧３００ＫＶ、
ドーズ３×１０13ｃｍ-2と、加速電圧１５０ＫＶ、ドー
ズ５×１０12ｃｍ-2と、加速電圧３０ＫＶ、ドーズ５×
１０12ｃｍ-2の条件で３回行う。２回目の注入はＮＭＯ
Ｓトランジスタ間の素子分離とＮＭＯＳトランジスタの
パンチスルー防止のために行い、３回目の注入は所望の
Ｖｔを得るために行う。その後、ＰＭＯＳトランジスタ
を形成する領域にＮ型の不純物をイオン注入してＮウエ
ル領域を形成する（不図示）。その後、フォトレジスト
２０のパターニングを行い、フォトレジスト２０をマス
クとしてリンを注入することによりＮ+ カソード領域８
を形成する（図２の（ｂ））。
ドーズ３×１０13ｃｍ-2と、加速電圧１５０ＫＶ、ドー
ズ５×１０12ｃｍ-2と、加速電圧３０ＫＶ、ドーズ５×
１０12ｃｍ-2の条件で３回行う。２回目の注入はＮＭＯ
Ｓトランジスタ間の素子分離とＮＭＯＳトランジスタの
パンチスルー防止のために行い、３回目の注入は所望の
Ｖｔを得るために行う。その後、ＰＭＯＳトランジスタ
を形成する領域にＮ型の不純物をイオン注入してＮウエ
ル領域を形成する（不図示）。その後、フォトレジスト
２０のパターニングを行い、フォトレジスト２０をマス
クとしてリンを注入することによりＮ+ カソード領域８
を形成する（図２の（ｂ））。
【００３６】リン注入は、加速電圧１ＭＶ、ドーズ５×
１０14〜１×１０15ｃｍ-2と、加速電圧３００ＫＶ、ド
ーズ５×１０14ｃｍ-2と、加速電圧７０ＫＶ、ドーズ１
×１０14ｃｍ-2の条件で３回行う。最初の注入は低耐圧
静電保護ダイオードの接合耐圧を決めるために行い、２
回目と３回目の注入はＮ+ カソード領域８をシリコン表
面まで低抵抗に引き出すために行う。その後、８５０℃
〜９００℃のドライブインにより結晶性の回復と不純物
の再分布を施す。その後、公知の技術により、厚さ５ｎ
ｍのゲート酸化膜５を形成した後、全面に厚さ２００ｎ
ｍ程度のシリコンからなるゲート電極を形成する。
１０14〜１×１０15ｃｍ-2と、加速電圧３００ＫＶ、ド
ーズ５×１０14ｃｍ-2と、加速電圧７０ＫＶ、ドーズ１
×１０14ｃｍ-2の条件で３回行う。最初の注入は低耐圧
静電保護ダイオードの接合耐圧を決めるために行い、２
回目と３回目の注入はＮ+ カソード領域８をシリコン表
面まで低抵抗に引き出すために行う。その後、８５０℃
〜９００℃のドライブインにより結晶性の回復と不純物
の再分布を施す。その後、公知の技術により、厚さ５ｎ
ｍのゲート酸化膜５を形成した後、全面に厚さ２００ｎ
ｍ程度のシリコンからなるゲート電極を形成する。
【００３７】そしてパターニングされたマスク材２１を
マスクとするエッチングによりＭＯＳトランジスタのゲ
ート電極６を加工する（図２の（ｃ））。内部トランジ
スタのゲート長は、例えば０．１５μｍ程度に加工す
る。その後、公知の技術により、側壁酸化膜７を利用し
てＬＤＤ構造のトランジスタのソース・ドレイン領域を
形成する。例えば、ＮＭＯＳトランジスタに対して、ヒ
素を加速電圧２０ＫＶ、ドーズ量２×１０13ｃｍ-2の条
件でイオン注入した後、全面に６０ｎｍ程度の酸化膜を
成長してエッチバックする。これにより側壁酸化膜７が
形成される。その後、ＮＭＯＳトランジスタと低耐圧静
電保護ダイオードを含む領域にヒ素のイオン注入を行
い、Ｎ+ ＳＤ領域９を形成する（図２の（ｄ））。
マスクとするエッチングによりＭＯＳトランジスタのゲ
ート電極６を加工する（図２の（ｃ））。内部トランジ
スタのゲート長は、例えば０．１５μｍ程度に加工す
る。その後、公知の技術により、側壁酸化膜７を利用し
てＬＤＤ構造のトランジスタのソース・ドレイン領域を
形成する。例えば、ＮＭＯＳトランジスタに対して、ヒ
素を加速電圧２０ＫＶ、ドーズ量２×１０13ｃｍ-2の条
件でイオン注入した後、全面に６０ｎｍ程度の酸化膜を
成長してエッチバックする。これにより側壁酸化膜７が
形成される。その後、ＮＭＯＳトランジスタと低耐圧静
電保護ダイオードを含む領域にヒ素のイオン注入を行
い、Ｎ+ ＳＤ領域９を形成する（図２の（ｄ））。
【００３８】ヒ素のイオン注入は、加速電圧４０ＫＶ、
ドーズ量１〜５×１０15ｃｍ-2の範囲で行う。その後、
ＰＭＯＳトランジスタのＰ+ ＳＤ領域（不図示）をボロ
ンのイオン注入により形成する。このイオン注入は、加
速電圧１０ＫＶ程度、ドーズ量１〜５×１０15ｃｍ-2で
行う。その後、公知の技術により、シリコンの表面に厚
さ２０ｎｍ程度の金属シリサイド（Ｃｏシリサイド）１
０を形成し、厚さ０．８μｍ程度の下地層間絶縁膜１１
の形成、コンタクト領域の開孔、Ｗの埋込電極１２の形
成、ＡｌＣｕから成る配線電極１３の形成とパターニン
グを行うことにより、図１に示す構造を有する半導体装
置が完成する。
ドーズ量１〜５×１０15ｃｍ-2の範囲で行う。その後、
ＰＭＯＳトランジスタのＰ+ ＳＤ領域（不図示）をボロ
ンのイオン注入により形成する。このイオン注入は、加
速電圧１０ＫＶ程度、ドーズ量１〜５×１０15ｃｍ-2で
行う。その後、公知の技術により、シリコンの表面に厚
さ２０ｎｍ程度の金属シリサイド（Ｃｏシリサイド）１
０を形成し、厚さ０．８μｍ程度の下地層間絶縁膜１１
の形成、コンタクト領域の開孔、Ｗの埋込電極１２の形
成、ＡｌＣｕから成る配線電極１３の形成とパターニン
グを行うことにより、図１に示す構造を有する半導体装
置が完成する。
【００３９】従って、この第１の実施形態によれば、ダ
イオードの接合耐圧以上の電圧に対しては、降伏電流を
流すことによりダイオードＤを通してチャージを低抵抗
なＰ+ 型基板１に逃がすことができる。一方負のサージ
電圧に対しては、ダイオードＤが順方向バイアスされる
ため、Ｖｆ以上の電圧に対して順方向電流を流すことに
よりチャージをＰ+ 型基板１に逃がすことができる。
イオードの接合耐圧以上の電圧に対しては、降伏電流を
流すことによりダイオードＤを通してチャージを低抵抗
なＰ+ 型基板１に逃がすことができる。一方負のサージ
電圧に対しては、ダイオードＤが順方向バイアスされる
ため、Ｖｆ以上の電圧に対して順方向電流を流すことに
よりチャージをＰ+ 型基板１に逃がすことができる。
【００４０】次に、本発明に係る半導体装置の第２の実
施形態について図面を参照して説明する。図６は静電保
護素子としての、低耐圧静電保護ダイオードＤと、内部
トランジスタＴとを有する本発明に係る半導体装置の第
２の実施形態の断面図である。ただし、図１に示す第１
の実施形態に係る半導体装置と同様な部材には同様な番
号を付す。この半導体装置はＰ+ 型基板１上にボロンせ
り上がり領域３を介してＰウエル２が設けられている。
施形態について図面を参照して説明する。図６は静電保
護素子としての、低耐圧静電保護ダイオードＤと、内部
トランジスタＴとを有する本発明に係る半導体装置の第
２の実施形態の断面図である。ただし、図１に示す第１
の実施形態に係る半導体装置と同様な部材には同様な番
号を付す。この半導体装置はＰ+ 型基板１上にボロンせ
り上がり領域３を介してＰウエル２が設けられている。
【００４１】また、Ｐウエル２中にＰ+ アノード領域１
４が設けられ、Ｎ+ カソード領域８とＰ+ アノード領域
１４の間で低耐圧静電保護ダイオードＤが形成され、Ｐ
ウエル２上に内部トランジスタＴ（図中では、ＮＭＯＳ
トランジスタとして形成されている。）が形成されてい
る。Ｎ+ カソード領域８、Ｎ+ ＳＤ領域９及びゲート電
極６の表面には、低抵抗化を図るための金属シリサイド
１０が形成されている。また、低耐圧静電保護ダイオー
ドＤの接合耐圧は、ＬＳＩの電源電圧よりは高く、内部
トランジスタＴのゲート耐圧よりは低く設定されてい
る。
４が設けられ、Ｎ+ カソード領域８とＰ+ アノード領域
１４の間で低耐圧静電保護ダイオードＤが形成され、Ｐ
ウエル２上に内部トランジスタＴ（図中では、ＮＭＯＳ
トランジスタとして形成されている。）が形成されてい
る。Ｎ+ カソード領域８、Ｎ+ ＳＤ領域９及びゲート電
極６の表面には、低抵抗化を図るための金属シリサイド
１０が形成されている。また、低耐圧静電保護ダイオー
ドＤの接合耐圧は、ＬＳＩの電源電圧よりは高く、内部
トランジスタＴのゲート耐圧よりは低く設定されてい
る。
【００４２】図７は、図６に示す半導体装置の製造工程
を示す断面図である。第１の実施形態と同様に、Ｐ+ 型
基板１上にボロンせり上がり領域３を介してＰウエル２
を設けた後、ゲート酸化膜５の形成、マスク材２１をマ
スクとするエッチングにより内部トランジスタのゲート
電極６のパターニングを行う（図７の（ａ））。その
後、公知の技術により、側壁酸化膜７を利用してＬＤＤ
構造のトランジスタのソース・ドレイン領域を形成す
る。Ｎ型ＬＤＤ領域２２と側壁酸化膜７とを形成後、フ
ォトレジスト２３をマスクとするボロンのイオン注入に
よりＰ+ アノード領域１４を形成する（図７の
（ｂ））。
を示す断面図である。第１の実施形態と同様に、Ｐ+ 型
基板１上にボロンせり上がり領域３を介してＰウエル２
を設けた後、ゲート酸化膜５の形成、マスク材２１をマ
スクとするエッチングにより内部トランジスタのゲート
電極６のパターニングを行う（図７の（ａ））。その
後、公知の技術により、側壁酸化膜７を利用してＬＤＤ
構造のトランジスタのソース・ドレイン領域を形成す
る。Ｎ型ＬＤＤ領域２２と側壁酸化膜７とを形成後、フ
ォトレジスト２３をマスクとするボロンのイオン注入に
よりＰ+ アノード領域１４を形成する（図７の
（ｂ））。
【００４３】そして、Ｎ+ ＳＤ領域９を形成するための
ヒ素のイオン注入を低耐圧静電保護ダイオード領域にも
施し、Ｎ+ カソード領域８を形成する（図７の
（ｃ））。その後、公知の技術により、シリコンの表面
に金属シリサイド１０を形成し、下地層間絶縁膜１１の
形成、コンタクト領域の開孔、埋込電極１２の形成、配
線電極１３の形成とパターニングを行い、図６に示す構
造の半導体装置が完成する。
ヒ素のイオン注入を低耐圧静電保護ダイオード領域にも
施し、Ｎ+ カソード領域８を形成する（図７の
（ｃ））。その後、公知の技術により、シリコンの表面
に金属シリサイド１０を形成し、下地層間絶縁膜１１の
形成、コンタクト領域の開孔、埋込電極１２の形成、配
線電極１３の形成とパターニングを行い、図６に示す構
造の半導体装置が完成する。
【００４４】従って、この第２の実施形態である半導体
装置を用いても、図３〜図５に示すような入出力回路を
構成することが可能であり、従って第１の実施形態と同
様な動作を実現でき、第１の実施形態と同様の効果を得
ることができる。
装置を用いても、図３〜図５に示すような入出力回路を
構成することが可能であり、従って第１の実施形態と同
様な動作を実現でき、第１の実施形態と同様の効果を得
ることができる。
【００４５】次に、本発明に係る半導体装置の第２の実
施形態の構造について図６、図７を参照してさらに詳細
に説明する。図６を参照すると、この半導体装置は、Ｐ
+ 型基板１上に、Ｐウエル２が設けられ、Ｐ+ 型基板１
とＰウエル２との間にボロンせり上がり領域３が存在す
る。各領域の不純物濃度及び厚さは図１に示す第１の実
施形態における不純物濃度及び厚さとほぼ同じとして良
い。また、Ｐ型不純物を１×１０18〜１０19ｃｍ-3含ん
だＰ+ アノード領域１４がボロンせり上がり領域３に接
するように設けられ、Ｐ+ アノード領域１４中にヒ素を
１×１０20〜１０21ｃｍ-3含んだＮ+ カソード領域８が
設けられる。
施形態の構造について図６、図７を参照してさらに詳細
に説明する。図６を参照すると、この半導体装置は、Ｐ
+ 型基板１上に、Ｐウエル２が設けられ、Ｐ+ 型基板１
とＰウエル２との間にボロンせり上がり領域３が存在す
る。各領域の不純物濃度及び厚さは図１に示す第１の実
施形態における不純物濃度及び厚さとほぼ同じとして良
い。また、Ｐ型不純物を１×１０18〜１０19ｃｍ-3含ん
だＰ+ アノード領域１４がボロンせり上がり領域３に接
するように設けられ、Ｐ+ アノード領域１４中にヒ素を
１×１０20〜１０21ｃｍ-3含んだＮ+ カソード領域８が
設けられる。
【００４６】Ｎ+ カソード領域８とＰ+ アノード領域１
４との間で低耐圧静電保護ダイオードＤが形成され、そ
の逆方向耐圧は４Ｖ程度である。一方、Ｐウエル２上に
はＬＤＤ構造の内部トランジスタ（ＮＭＯＳトランジス
タ）Ｔが形成される。さらに、ゲート酸化膜５の厚さは
５ｎｍ程度である。Ｎ+ カソード領域８、ＭＯＳトラン
ジスタのＮ+ ＳＤ領域９及び、ゲート電極６の表面に
は、低抵抗化を図るために金属シリサイド（Ｃｏシリサ
イド）１０が設けられている。
４との間で低耐圧静電保護ダイオードＤが形成され、そ
の逆方向耐圧は４Ｖ程度である。一方、Ｐウエル２上に
はＬＤＤ構造の内部トランジスタ（ＮＭＯＳトランジス
タ）Ｔが形成される。さらに、ゲート酸化膜５の厚さは
５ｎｍ程度である。Ｎ+ カソード領域８、ＭＯＳトラン
ジスタのＮ+ ＳＤ領域９及び、ゲート電極６の表面に
は、低抵抗化を図るために金属シリサイド（Ｃｏシリサ
イド）１０が設けられている。
【００４７】次に、図７に示す第２の実施形態に係る半
導体装置の製造工程図を参照し、第２の実施形態に係る
半導体装置についてさらに詳細に説明する。ただし、図
２に示す第１の実施形態に係る半導体装置の製造工程と
同様に、Ｐ+ 型基板１上にシリコンを成長後、シリコン
酸化膜からなる素子分離酸化膜４を形成し、Ｐウエル２
及び、図示しないＮウエルを設ける。プロセスの条件は
第１の実施形態と同様である。その後、８５０℃〜９０
０℃のドライブインにより結晶性の回復と不純物の再分
布を施す。さらに、公知の技術により、厚さ５ｎｍのゲ
ート酸化膜５を形成した後、全面に厚さ２００ｎｍ程度
のシリコンからなるゲート電極６を形成する。そしてパ
ターニングされたマスク材２１をマスクとするエッチン
グによりＭＯＳトランジスタのゲート電極６を加工する
（図７の（ａ））。内部トランジスタのゲート長は、例
えば０．１５μｍ程度に加工する。
導体装置の製造工程図を参照し、第２の実施形態に係る
半導体装置についてさらに詳細に説明する。ただし、図
２に示す第１の実施形態に係る半導体装置の製造工程と
同様に、Ｐ+ 型基板１上にシリコンを成長後、シリコン
酸化膜からなる素子分離酸化膜４を形成し、Ｐウエル２
及び、図示しないＮウエルを設ける。プロセスの条件は
第１の実施形態と同様である。その後、８５０℃〜９０
０℃のドライブインにより結晶性の回復と不純物の再分
布を施す。さらに、公知の技術により、厚さ５ｎｍのゲ
ート酸化膜５を形成した後、全面に厚さ２００ｎｍ程度
のシリコンからなるゲート電極６を形成する。そしてパ
ターニングされたマスク材２１をマスクとするエッチン
グによりＭＯＳトランジスタのゲート電極６を加工する
（図７の（ａ））。内部トランジスタのゲート長は、例
えば０．１５μｍ程度に加工する。
【００４８】その後、公知の技術により、側壁酸化膜７
を利用してＬＤＤ構造のトランジスタのソース・ドレイ
ン領域を形成する。例えば、ＮＭＯＳトランジスタに対
して、ヒ素を加速電圧２０ＫＶ、ドーズ量２×１０13ｃ
ｍ-2の条件でイオン注入した後、全面に６０ｎｍ程度の
酸化膜を成長してエッチバックする。これにより側壁酸
化膜７が形成される。その後、フォトレジスト２３をマ
スクとするボロンのイオン注入により、低耐圧静電保護
ダイオードを形成する領域にＰ+ アノード領域１４を形
成する（図７の（ｂ））。ボロンのイオン注入は、加速
電圧３００ＫＶ、ドーズ量５×１０14ｃｍ-2と、加速電
圧１２０ＫＶ、ドーズ量１〜５×１０14ｃｍ-2の条件で
行う（図７の（ｃ））。
を利用してＬＤＤ構造のトランジスタのソース・ドレイ
ン領域を形成する。例えば、ＮＭＯＳトランジスタに対
して、ヒ素を加速電圧２０ＫＶ、ドーズ量２×１０13ｃ
ｍ-2の条件でイオン注入した後、全面に６０ｎｍ程度の
酸化膜を成長してエッチバックする。これにより側壁酸
化膜７が形成される。その後、フォトレジスト２３をマ
スクとするボロンのイオン注入により、低耐圧静電保護
ダイオードを形成する領域にＰ+ アノード領域１４を形
成する（図７の（ｂ））。ボロンのイオン注入は、加速
電圧３００ＫＶ、ドーズ量５×１０14ｃｍ-2と、加速電
圧１２０ＫＶ、ドーズ量１〜５×１０14ｃｍ-2の条件で
行う（図７の（ｃ））。
【００４９】その後、８５０〜９００℃のドライブイン
により、結晶性の回復と不純物の再分布を施す。さら
に、ＮＭＯＳトランジスタと低耐圧静電保護ダイオード
を含む領域にヒ素のイオン注入を行い、Ｎ+ ＳＤ領域９
とＮ+ カソード領域８を形成する（図７の（ｃ））。イ
オン注入は、加速電圧４０ＫＶ、ドーズ量１〜５×１０
15ｃｍ-2の範囲で行う。その後、ＰＭＯＳトランジスタ
のＰ+ ＳＤ領域（不図示）をボロンのイオン注入により
形成する。
により、結晶性の回復と不純物の再分布を施す。さら
に、ＮＭＯＳトランジスタと低耐圧静電保護ダイオード
を含む領域にヒ素のイオン注入を行い、Ｎ+ ＳＤ領域９
とＮ+ カソード領域８を形成する（図７の（ｃ））。イ
オン注入は、加速電圧４０ＫＶ、ドーズ量１〜５×１０
15ｃｍ-2の範囲で行う。その後、ＰＭＯＳトランジスタ
のＰ+ ＳＤ領域（不図示）をボロンのイオン注入により
形成する。
【００５０】このボロンのイオン注入は、加速電圧１０
ＫＶ程度、ドーズ量１〜５×１０15ｃｍ-2で行う。その
後、公知の技術により、シリコンの表面に厚さ２０ｎｍ
程度の金属シリサイド（Ｃｏシリサイド）１０を形成
し、厚さ０．８μｍ程度の下地層間絶縁膜１１の形成、
コンタクト領域の開孔、Ｗで示される埋込電極１２の形
成、ＡｌＣｕから成る配線電極１３の形成とパターニン
グを行い、図６の構造を有する半導体装置が完成する。
ＫＶ程度、ドーズ量１〜５×１０15ｃｍ-2で行う。その
後、公知の技術により、シリコンの表面に厚さ２０ｎｍ
程度の金属シリサイド（Ｃｏシリサイド）１０を形成
し、厚さ０．８μｍ程度の下地層間絶縁膜１１の形成、
コンタクト領域の開孔、Ｗで示される埋込電極１２の形
成、ＡｌＣｕから成る配線電極１３の形成とパターニン
グを行い、図６の構造を有する半導体装置が完成する。
【００５１】この第２の実施形態においては、前述の第
１の実施形態と同様の効果が得られると共に、前述の第
１の実施形態のようにボロンのせり上がりを利用するの
ではなく、イオン注入により高濃度なアノード領域１４
を形成するため、濃度の制御が容易となり、低耐圧静電
保護ダイオードの耐圧の製造バラツキを小さくすること
が可能である。
１の実施形態と同様の効果が得られると共に、前述の第
１の実施形態のようにボロンのせり上がりを利用するの
ではなく、イオン注入により高濃度なアノード領域１４
を形成するため、濃度の制御が容易となり、低耐圧静電
保護ダイオードの耐圧の製造バラツキを小さくすること
が可能である。
【００５２】
【発明の効果】以上の説明から明らかなように、本発明
によれば、高濃度のＰＮ接合から成るダイオードを静電
保護素子としているため、逆方向接合耐圧を低く設定で
き、逆方向の印加サージに対しては、チャージを効率よ
くダイオードを通してシリコン基板へ逃がすことが可能
となり、内部素子を保護することができる。従って、微
細化したＭＯＳトランジスタに対する静電保護機能を向
上できるため、信頼性の高い半導体装置を提供すること
ができる。
によれば、高濃度のＰＮ接合から成るダイオードを静電
保護素子としているため、逆方向接合耐圧を低く設定で
き、逆方向の印加サージに対しては、チャージを効率よ
くダイオードを通してシリコン基板へ逃がすことが可能
となり、内部素子を保護することができる。従って、微
細化したＭＯＳトランジスタに対する静電保護機能を向
上できるため、信頼性の高い半導体装置を提供すること
ができる。
【００５３】例えば、ＭＯＳトランジスタのゲート酸化
膜の膜厚が５ｎｍの場合を仮定すると、５Ｖ以上の電圧
ストレスがゲート酸化膜に印加されると、特性変動が顕
著になり印加時間が長くなるとゲート酸化膜の破壊に至
る。電源電圧２．５Ｖでの動作を仮定すると、２．５Ｖ
の印加ではオフ状態にあり、５Ｖ以下の電圧でオン状態
に入る保護素子が要求される。このような保護素子は従
来の保護素子では実現が難しかったのに対し、本発明に
係る半導体装置が有する保護ダイオードの構造では、容
易に実現が可能である。さらに、アノード領域、カソー
ド領域を前述の実施形態において設定したような濃度に
することにより、例えば４Ｖで逆方向降伏をおこすよう
なダイオードを形成することが可能となる。その結果、
後段の素子のゲート酸化膜をサージから保護することが
可能となる。
膜の膜厚が５ｎｍの場合を仮定すると、５Ｖ以上の電圧
ストレスがゲート酸化膜に印加されると、特性変動が顕
著になり印加時間が長くなるとゲート酸化膜の破壊に至
る。電源電圧２．５Ｖでの動作を仮定すると、２．５Ｖ
の印加ではオフ状態にあり、５Ｖ以下の電圧でオン状態
に入る保護素子が要求される。このような保護素子は従
来の保護素子では実現が難しかったのに対し、本発明に
係る半導体装置が有する保護ダイオードの構造では、容
易に実現が可能である。さらに、アノード領域、カソー
ド領域を前述の実施形態において設定したような濃度に
することにより、例えば４Ｖで逆方向降伏をおこすよう
なダイオードを形成することが可能となる。その結果、
後段の素子のゲート酸化膜をサージから保護することが
可能となる。
【００５４】また、低抵抗な基板を用いているため、チ
ャージを効率よくＧＮＤレベルへ逃がせることができ、
後段の素子へ印加されるチャージ量を低減する効果が得
られ、静電保護機能の向上に寄与することができる半導
体装置を提供することができる。
ャージを効率よくＧＮＤレベルへ逃がせることができ、
後段の素子へ印加されるチャージ量を低減する効果が得
られ、静電保護機能の向上に寄与することができる半導
体装置を提供することができる。
【００５５】さらに、従来の半導体装置に比べて保護素
子の機能を向上させているので、保護素子自体の面積を
小さくできる。また、出力回路においては、出力トラン
ジスタに大きな寄生容量を持たせる必要がなくなるた
め、トランジスタサイズを小さくすることが可能なだけ
でなく、出力ピンの低容量化により高速Ｉ／Ｏを容易に
実現することができる。入力回路においても、実施形態
で説明したような、ゲート制御型ダイオードとの併用を
行わずに、ダイオードのみで静電保護機能を実現するこ
とも可能である。従って、高集積化及び高性能化が可能
な半導体装置を提供することができる。
子の機能を向上させているので、保護素子自体の面積を
小さくできる。また、出力回路においては、出力トラン
ジスタに大きな寄生容量を持たせる必要がなくなるた
め、トランジスタサイズを小さくすることが可能なだけ
でなく、出力ピンの低容量化により高速Ｉ／Ｏを容易に
実現することができる。入力回路においても、実施形態
で説明したような、ゲート制御型ダイオードとの併用を
行わずに、ダイオードのみで静電保護機能を実現するこ
とも可能である。従って、高集積化及び高性能化が可能
な半導体装置を提供することができる。
【図１】本発明に係る半導体装置の第１の実施形態の構
造を示す断面図である。
造を示す断面図である。
【図２】図１に示す半導体装置の製造工程を示す断面図
である。
である。
【図３】本発明に係る半導体装置を入力回路に適用した
一実施形態の回路図である。
一実施形態の回路図である。
【図４】本発明に係る半導体装置を出力回路に適用した
一実施形態の回路図である。
一実施形態の回路図である。
【図５】本発明に係る半導体装置のＬＳＩ内部における
レイアウトの一実施形態を示す図である。
レイアウトの一実施形態を示す図である。
【図６】本発明に係る半導体装置の第２の実施形態の構
造を示す断面図である。
造を示す断面図である。
【図７】図６に示す半導体装置の製造工程を示す断面図
である。
である。
【図８】従来の入力保護回路を示す回路図である。
【図９】フィールドトランジスタを用いた従来の入出力
保護回路を示す回路図である。
保護回路を示す回路図である。
【図１０】従来のフィールドトランジスタの構造を示す
断面図である。
断面図である。
１ Ｐ+ 型基板 ２ Ｐウエル ３ ボロンせり上がり領域 ４ 素子分離酸化膜 ５ ゲート酸化膜 ６ ゲート電極 ７ 側壁酸化膜 ８ Ｎ+ カソード領域 ９ Ｎ+ ＳＤ領域 １０ 金属シリサイド １１ 下地層間絶縁膜 １２ 埋込金属 １３ 配線電極 １４ Ｐ+ アノード領域 ２０ フォトレジスト（ＰＲ） ２１ マスク材 ２２ Ｎ型ＬＤＤ領域 ２３ フォトレジスト（ＰＲ） ３０ Ｐ型基板 ３１ Ｎ+ 拡散層領域 ３５ 低耐圧静電保護ダイオード ３６ ゲート制御型ダイオード（Ｐ型） ３７ ゲート制御型ダイオード（Ｎ型） ４０ 低耐圧静電保護ダイオード ５０ 入出力端子（ＰＡＤ） ５１ 低耐圧静電保護ダイオード形成領域 ５２ 内部エリア Ｄ 低耐圧静電保護ダイオード Ｔ 内部トランジスタ Ｔ４０、Ｔ４１ 出力トランジスタ
Claims (4)
- 【請求項１】 第１導電型の高濃度半導体基板上にエピ
タキシャル成長された第１導電型の半導体層上にＭＯＳ
トランジスタが形成される半導体装置において、前記Ｍ
ＯＳトランジスタの静電保護素子として、 前記ＭＯＳトランジスタのゲート電極又はドレイン領域
と高濃度半導体基板との間に逆方向接続され、かつその
接合面におけるアノード側の不純物濃度が、前記ＭＯＳ
トランジスタのドレイン接合面におけるアノード側の不
純物濃度よりも高いダイオードを有することを特徴とす
る半導体装置。 - 【請求項２】 前記静電保護素子であるダイオードの逆
方向耐圧が、前記ＭＯＳトランジスタのドレイン接合耐
圧より低いことを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 前記静電保護素子であるダイオードの逆
方向耐圧が、前記ＭＯＳトランジスタのゲート酸化膜の
耐圧よりも低いことを特徴とする請求項１記載の半導体
装置。 - 【請求項４】 前記静電保護素子であるダイオードの接
合面が、前記ＭＯＳトランジスタのドレイン接合面より
前記高濃度半導体基板に近いところに存在することを特
徴とする請求項１又は２に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09057728A JP3090081B2 (ja) | 1997-03-12 | 1997-03-12 | 半導体装置 |
| US09/038,966 US6191455B1 (en) | 1997-03-12 | 1998-03-12 | Semi-conductor device protected by electrostatic protection device from electrostatic discharge damage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09057728A JP3090081B2 (ja) | 1997-03-12 | 1997-03-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10256393A true JPH10256393A (ja) | 1998-09-25 |
| JP3090081B2 JP3090081B2 (ja) | 2000-09-18 |
Family
ID=13063997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09057728A Expired - Fee Related JP3090081B2 (ja) | 1997-03-12 | 1997-03-12 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6191455B1 (ja) |
| JP (1) | JP3090081B2 (ja) |
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| JP2006140226A (ja) * | 2004-11-10 | 2006-06-01 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびその設計方法 |
| US7700977B2 (en) * | 2007-06-21 | 2010-04-20 | Intersil Americas Inc. | Integrated circuit with a subsurface diode |
| CN101425463B (zh) * | 2007-10-30 | 2010-05-19 | 上海韦尔半导体股份有限公司 | 低电压/低漏电流的tvs二极管器件结构及其制备方法 |
| US8921857B2 (en) * | 2009-06-18 | 2014-12-30 | Sharp Kabushiki Kaisha | Semiconductor device |
| KR102001511B1 (ko) * | 2012-12-26 | 2019-07-19 | 에스케이하이닉스 주식회사 | 에어갭을 구비한 반도체장치 및 그 제조 방법 |
| FR3054373A1 (fr) * | 2016-07-20 | 2018-01-26 | St Microelectronics Tours Sas | Dispositif de protection contre des surtensions |
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| JPH0685441B2 (ja) * | 1986-06-18 | 1994-10-26 | 日産自動車株式会社 | 半導体装置 |
| JPH01185972A (ja) | 1988-01-21 | 1989-07-25 | Seiko Epson Corp | Ｍｉｓ型半導体装置 |
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