KR20020031206A - 반도체장치의 정전방전 보호회로소자 - Google Patents
반도체장치의 정전방전 보호회로소자 Download PDFInfo
- Publication number
- KR20020031206A KR20020031206A KR1020000062217A KR20000062217A KR20020031206A KR 20020031206 A KR20020031206 A KR 20020031206A KR 1020000062217 A KR1020000062217 A KR 1020000062217A KR 20000062217 A KR20000062217 A KR 20000062217A KR 20020031206 A KR20020031206 A KR 20020031206A
- Authority
- KR
- South Korea
- Prior art keywords
- transistor
- region
- field
- protection circuit
- doped region
- Prior art date
Links
- 238000000034 method Methods 0.000 claims abstract description 28
- 239000004065 semiconductor Substances 0.000 claims abstract description 18
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 11
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000009792 diffusion process Methods 0.000 claims abstract description 8
- 239000012535 impurity Substances 0.000 claims description 10
- 230000000295 complement effect Effects 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
- 239000010703 silicon Substances 0.000 abstract description 4
- 150000002500 ions Chemical class 0.000 abstract description 2
- 239000002019 doping agent Substances 0.000 abstract 3
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 3
- 230000006378 damage Effects 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920003216 poly(methylphenylsiloxane) Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
- H01L21/2253—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 반도체장치의 정전방전 보호회로소자에 관한 것으로서, 특히, 정전방지 보호회로에 사용되는 트랜지스터를 필드트랜지스터로 형성하므로서 추가적인 마스크 및 포토공정없이 정전방지보호회로를 구성하여 공정 단순화를 구현하는 반도체장치의 바이폴라 트랜지스터를 채용한 정전방전 보호회로소자에 관한 것이다. 본 발명에 따른 이에스디 보호회로소자는 제 1 도전형 반도체 기판과, 상기 기판의 소정 부위에 형성되어 상기 기판을 제 1, 제 2, 제 3 활성영역과 필드영역으로 정의하는 필드절연막과, 상기 제 1 및 제 2 활성영역을 제 2 도전형 불순물로 도핑시켜 형성된 제 1 도핑영역 및 제 2 도핑영역과, 상기 제 1 도핑영역 및 제 2 도핑영역의 상부 표면에 형성된 제 1 도전층과, 상기 제 3 활성영역에 한쌍의 불순물 확산영역, 게이트절연막 및 게이트전극으로 구성된 적어도 하나 이상의 모스형 트랜지스터와, 상기 게이트전극상에 형성된 제 2 도전층 및 상기 불순물 확산영역상에 형성된 제 3 도전층을 포함하여 이루어진다.
Description
본 발명은 반도체장치의 정전방전 보호회로소자에 관한 것으로서, 특히, 정전방지 보호회로에 사용되는 트랜지스터를 필드트랜지스터로 형성하므로서 추가적인 마스크 및 포토공정없이 정전방지보호회로를 구성하여 공정 단순화를 구현하는 반도체장치의 바이폴라 트랜지스터를 채용한 정전방전 보호회로소자에 관한 것이다.
반도체장치의 입출력단자는 과도전압 또는 얇은 게이트산화막으로 인한 항복전압(breakdown voltage)의 저하 등에 따른 정전방전에 의해 파괴되기 쉽다. 즉, 드레인영역이 실리사이드 형성으로 저저항을 갖게 되면 인가되는 전압이 고루 분산되지 않고 LDD(Lightly Doped Drain)영역에 집중되어 반도체소자가 파괴된다. 그러므로, 입출력단자에 소오스 및 드레인영역으로 이용되는 불순물영역과 다결정실리콘으로 형성된 게이트전극의 저항을 크게하여 인가되는 전압을 고루 분산시켜정전방전 파괴를 방지하는 ESD 보호 트랜지스터를 형성하였다.
그러나, 이에스디 보호회로에 사용되는 트랜지스터를 NMOS 트랜지스터로 형성하고 살라사이드를 형성하는 경우, 살리사이드는 게이트 상부 뿐만 아니라 드레인과 소스의 상부 표면에도 형성되게 된다. 이때, 실리사이드 형성전의 n+ 졍션의 쉬트 저항(sheet resistance)이 수십Ω에서 실리사이드 형성 후에는 수Ω으로 감소하게 된다. 따라서, 이에스디 펄스가 입출력 패드를 통하여 이에스디 보호회로에 인가되었을 때 고전류가 드레인의 실리사이드 쪽으로 흘러 n형의 졍션의 끝 부위인 게이트 모서리로 전류가 집중되고 이는 주로 기생 바이폴라 트랜지스터가 동작하는 부위가 된다.
전류가 실리콘기판의 특정 부위에만 집중되면 인가되는 이에스디 펄스의 전압에 의하여 모스트랜지스터가 파괴되어 보호회로로서의 동작을 수행할 수 없게 된다.
종래의 로직제품이나 MML(merged memory and logic)제품에서는 입출력셀 내부에 정전방전에 의한 손상을 방지하기 위하여 액티브 NMOS/PMOS 트랜지스터를 이용하여 정전방전보호회로를 구성하였다.
또한, 최근 기술로는 액티브 트랜지스터의 소스/드렝인 표면에도 살리사이드를 형성하게 되어 액티브 트랜지스터가 손상받는 문제점이 발생하였다.
따라서, 살리사이드졍션에 의한 정전방전 보호회로의 성능저하를 방지하기 위하여 통상적으로 정전방전 보호회로부에는 선택적으로 살리사이드의 형성을 배제한다. 이를 위하여, 추가적인 마스크공정 및 사진공정이 필요하므로 공정이 복잡해진다.
도 1은 종래 기술에 따른 반도체장치의 이에스디 보호회로도로서, 종래의 로직 칩에서 사용되는 데이터 입력핀 및 DQ핀에서 사용되는 대표적인 이에스디 보호회로도이다.
도 1을 참조하면, 패드(PAD)와 내부회로 사이에 제 1 PMOS, 제 1 NMOS 트랜지스터로 이루어진 제 1 CMOS 소자와 제 2 PMOS, 제 2 NMOS 트랜지스터로 이루어진 제 2 CMOS 소자가 차례로 연결되어 있다.
제 1 CMOS 소자(S)의 제 1 PMOS 트랜지스터의 게이트와 소스는 서로 연결되고, 또한, 소스는 Vcc에 연결되고, 제 1 PMOS 트랜지스터의 드레인은 제 1 NMOS 트랜지스터의 드레인과 연결된다.
또한, 제 1 NMOS 트랜지스터의 게이트와 소스는 서로 연결되고 다시 Vss와 연결된다.
제 2 CMOS 소자의 제 2 PMOS와 제 2 NMOS 트랜지스터의 게이트는 서로 연결되고, 각각의 소스들은 Vcc와 Vss에 연결되고, 이들의 드레인들은 서로 연결되고 그 연결 노드는 다시 내부회로로 연결된다.
또한, 패드(PAD), 제 1 CMOS의 드레인, 그리고 제 2 CMOS의 게이트들은 서로 연결된다.
이러한 구조를 갖는 종래 기술에 따른 반도체장치의 이에스디 보호회로에서 제 1 CMOS 소자의 소스/드레인 표면에 살리사이드 공정을 진행하면 주로 제 1 NMOS 트랜지스터의 졍션이 파괴되는 현상이 발생한다.
따라서, 종래 기술에서는 이를 해결하기 위하여, 즉, 제 1 CMOS 소자의 소스/드레인 표면에 실리사이드의 형성을 방지하기 위하여 별도의 추가 마스킹 공정을 실시하여 살리사이드공정 진행시 실리사이드가 형성되는 것을 방지하게 된다.
따라서, 종래 기술에서는 살리사이드공정 진행시 제 1 CMOS 소자 영역에 실리사이드가 형성되는 것을 방지하기 위하여 추가 공정이 필요하므로 공정이 복잡해지는 문제점이 있다.
따라서, 본 발명의 목적은 정전방지 보호회로에 사용되는 트랜지스터를 필드트랜지스터로 형성하므로서 추가적인 마스크 및 포토공정없이 정전방지보호회로를 구성하여 공정 단순화를 구현하는 반도체장치의 바이폴라 트랜지스터를 채용한 정전방전 보호회로소자를 제공하는데 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 이디에스 보호회로는 패드부의 출력단에 연결되는 콜렉터를 갖는 필드 트랜지스터와, 입력단이 상기 콜렉터에 연결된 상보형 모스소자와, 상기 모스소자의 출력단에 연결된 내부회로를 포함하여 이루어진다. 바람직하게는, 상기 필드트랜지스터의 이미터는 Vcc에 연결되고 상기 상보형 모스소자의 PMOS 트랜지스터의 소스는 상기 Vcc에 연결되며 NMOS 트랜지스터의 소스는 Vss에 연결된다.
또한, 본 발명에 따른 이에스디 보호회로소자는 제 1 도전형 반도체 기판과, 상기 기판의 소정 부위에 형성되어 상기 기판을 제 1, 제 2, 제 3 활성영역과 필드영역으로 정의하는 필드절연막과, 상기 제 1 및 제 2 활성영역을 제 2 도전형 불순물로 도핑시켜 형성된 제 1 도핑영역 및 제 2 도핑영역과, 상기 제 1 도핑영역 및 제 2 도핑영역의 상부 표면에 형성된 제 1 도전층과, 상기 제 3 활성영역에 한쌍의 불순물 확산영역, 게이트절연막 및 게이트전극으로 구성된 적어도 하나 이상의 모스형 트랜지스터와, 상기 게이트전극상에 형성된 제 2 도전층 및 상기 불순물 확산영역상에 형성된 제 3 도전층을 포함하여 이루어진다.
도 1은 종래 기술에 따른 반도체장치의 이에스디 보호회로도
도 2는 본 발명에 따른 반도체장치의 이에스디 보호회로도
도 3은 본 발명에 따른 반도체장치의 이에스디 보호회로용 소자 단면도
본 발명에서는 정전방전 보호회로에 사용되는 트랜지스터를 종래의 액티브형 트랜지스터에서 필드형 트랜지스터로 대체하므로서 추가적인 마스크 및 포토공정없이 보호회로를 구성한다. 이때, 살리사이드공정을 채용하는 정전방전 보호회로형 액티브 소자에서는 주로 n+졍션이 손상을 입게되므로 필드트랜지스터의 졍션은 p+형으로 형성하는 것이 바람직하다. 물론, 필드트랜지스터를 n+형으로 형성하는 것도 가능하다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2는 본 발명에 따른 반도체장치의 이에스디 보호회로도이다.
도 2를 참조하면, 패드(PAD)와 내부회로 사이에 pnp형 필드트랜지스터와 NMOS 트랜지스터와 PMOS 트랜지스터로 이루어진 CMOS 소자가 차례로 연결되어 있다.
CMOS 소자의 PMOS와 NMOS 트랜지스터의 게이트들은 서로 연결되고, 각각의 소스들은 Vcc와 Vss에 연결되고, 이들의 드레인들은 서로 연결되고 그 연결 노드는 다시 내부회로로 연결된다.
종래의 제 1 CMOS 소자를 대체하는 pnp형 필드트랜지스터의 콜렉터는 패드(PAD) 출력단에 연결되고, 패드(PAD) 출력단은 CMOS 소자의 PMPS와 NMOS 트랜지스터들의 게이트 연결부인 CMOS 소자의 입력단에 연결된다. 그리고, pnp형 필드트랜지스터의이미터는 Vcc에 연결된다.
또한, CMOS의 드레인들의 연결부인 출력단은 내부회로 입력단에 연결된다.
도시되지는 않았지만, 이러한 pnp형 필드트랜지스터의 실제 소자 표면에는 별도의 추가적인 살리사이드 블록킹 마스크 형성없이 살리사이드공정이 진행되어 보호회로소자 제조시 공정을 단순화하게 된다.
본 발명의 실시예에서는 캐리어가 홀(hole)인 경우가 이동도(mobility)가 다소 낮기 때문에 살리사이드공정에 의하여 실리사이드가 형성된 졍션에서는 p형 졍션이 안정적인 특성을 가지므로 필드트랜지스터를 pnp형만 설명하였으나, 또 다른 본 발명의 실시예로 npn형 필드트랜지스터를 사용할 수 도 있다.
도 3은 본 발명에 따른 반도체장치의 이에스디 보호회로용 소자 단면도로서, 도 2의 회로도에 다른 보호회로 소자구성 단면도이다.
도 3을 참조하면, n형 반도체기판인 실리콘 기판(30)상에 LOCOS(local oxidation of silicon) 또는 STI(shallow trench isolation)에 의한 필드산화막(310,311,312)이 형성되어 제 1, 제 2 , 제 3 활성영역을 차례로 정의한다.
필드산화막(310)에 의하여 분리된 제 1 활성영역과 제 2 활성영역은 p형 불순물 이온으로 고농도 도핑된 제 1 도핑영역(32)과 제 2 도핑영역(320)이 되어 pnp형 필드트랜지스터를 형성하고 있다. 제 1 도핑영역(32)은 패드(PAD) 출력단에 연결된다.
그리고, 제 3 활성영역에는 CMOS 소자를 이루는 MOS 트랜지스터가 형성되어 있다. 도면에는 하나의 모스트랜지스터가 도시되어 있지만, 실제로는 PMOS와 NMOS 트랜지스터가 형성되어 있다.
각각의 모스트랜지스터는 게이트절연막(33), 게이트전극(34) 및 소정의 도전형으로 도핑된 한쌍의 불순물 확산영역(321)으로 이루어진다.
또한, 제 1 도핑영역(32) 및 제 2 도핑영역(320)의 상부 표면, 게이트전극(34) 상부표면, 그리고 불순물 확산영역(321)의 상부 표면에는 살리사이드공정에 의하여 동시에 형성된 제 1 내지 제 3 실리사이드층(350, 351, 352)이 각각 형성되어 있다.
게이트전극(34) 상부에 위치한 제 2 실리사이드층(351)은 패드(PAD)의 출력단에 연결된다.
또한, 제 2 도핑영역(320)은 Vcc에 연결된다.
따라서, 본 발명의 실시예에서는 정전방전 보호회로소자는 p+졍션을 이용하는 필드트랜지스터로 구성되고, 이 필드트랜지스터로 이루어진 보호회로를 지나 코아 지역의 액티브 트랜지스터가 구성된다.
따라서, 본 발명은 정전방전 보호회로에 사용되는 트랜지스터를 종래의 액티브형 트랜지스터에서 필드형 트랜지스터로 대체하므로서 추가적인 마스크 및 포토공정없이 보호회로를 구성하여 공정단순화를 달성하는 장점이 있다.
Claims (7)
- 패드부의 출력단에 연결되는 콜렉터를 갖는 필드 트랜지스터와,입력단이 상기 콜렉터에 연결된 상보형 모스소자와,상기 모스소자의 출력단에 연결된 내부회로를 포함하여 이루어진 반도체장치의 정전방전 보호회로.
- 청구항 1에 있어서,상기 필드트랜지스터의 이미터는 Vcc에 연결되고 상기 상보형 모스소자의 PMOS 트랜지스터의 소스는 상기 Vcc에 연결되며 NMOS 트랜지스터의 소스는 Vss에 연결되는 것이 특징인 반도체장치의 정전방전 보호회로.
- 청구항 1에 있어서,상기 필드트랜지스터는 pnp형 또는 npn형 중 어느 하나를 선택적으로 택하여 형성하는 것이 특징인 반도체장치의 정전방전 보호회로.
- 제 1 도전형 반도체 기판과,상기 기판의 소정 부위에 형성되어 상기 기판을 제 1, 제 2, 제 3 활성영역과 필드영역으로 정의하는 필드절연막과,상기 제 1 및 제 2 활성영역을 제 2 도전형 불순물로 도핑시켜 형성된 제 1 도핑영역 및 제 2 도핑영역과,상기 제 1 도핑영역 및 제 2 도핑영역의 상부 표면에 형성된 제 1 도전층과,상기 제 3 활성영역에 한쌍의 불순물 확산영역, 게이트절연막 및 게이트전극으로 구성된 적어도 하나 이상의 모스형 트랜지스터와,상기 게이트전극상에 형성된 제 2 도전층 및 상기 불순물 확산영역상에 형성된 제 3 도전층으로 이루어진 반도체장치의 정전방전 보호회로 소자.
- 청구항 4에 있어서,상기 제 1 내지 제 3 도전층은 살리사이드공정에 의하여 동시에 형성된 실리사이드로 형성된 것이 특징인 반도체장치의 정전방전 보호회로 소자.
- 청구항 4에 있어서,상기 모스형 트랜지스터는 상보형 모스트랜지스터로 형성하는 것이 특징인 반도체장치의 정전방전 보호회로 소자.
- 청구항 4에 있어서,상기 기판의 일부와 상기 제 1 도핑영역 및 제 2 도핑영역은 pnp형 필드트랜지스터인 것이 특징인 반도체장치의 정전방전 보호회로 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000062217A KR20020031206A (ko) | 2000-10-23 | 2000-10-23 | 반도체장치의 정전방전 보호회로소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000062217A KR20020031206A (ko) | 2000-10-23 | 2000-10-23 | 반도체장치의 정전방전 보호회로소자 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20020031206A true KR20020031206A (ko) | 2002-05-01 |
Family
ID=19694814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000062217A KR20020031206A (ko) | 2000-10-23 | 2000-10-23 | 반도체장치의 정전방전 보호회로소자 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20020031206A (ko) |
-
2000
- 2000-10-23 KR KR1020000062217A patent/KR20020031206A/ko not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6909149B2 (en) | Low voltage silicon controlled rectifier (SCR) for electrostatic discharge (ESD) protection of silicon-on-insulator technologies | |
| US8143120B2 (en) | Multiple doping level bipolar junctions transistors and method for forming | |
| US7285458B2 (en) | Method for forming an ESD protection circuit | |
| US20050212051A1 (en) | Low voltage silicon controlled rectifier (SCR) for electrostatic discharge (ESD) protection of silicon-on-insulator technologies | |
| JP3090081B2 (ja) | 半導体装置 | |
| US6844596B2 (en) | Si-MOS high-frequency semiconductor device | |
| KR100204986B1 (ko) | 집적 회로 및 집적 회로 제조 방법 | |
| JPH1070266A (ja) | 半導体装置およびその製造方法 | |
| JP2977084B2 (ja) | 不揮発メモリ用の二重薄膜酸化物からなるゲート絶縁膜を有するｆｅｔを具備する静電放電ネットワーク | |
| JP2002305254A (ja) | 半導体装置およびその製造方法 | |
| JP3537035B2 (ja) | シリコン・オン・インシュレータ回路網 | |
| JP3320872B2 (ja) | Ｃｍｏｓ集積回路装置 | |
| US6410964B1 (en) | Semiconductor device capable of preventing gate oxide film from damage by plasma process and method of manufacturing the same | |
| US5610427A (en) | Electrostatic protection device for use in semiconductor integrated circuit | |
| JPS63244874A (ja) | 入力保護回路 | |
| JP3425574B2 (ja) | 半導体集積回路の入出力保護装置 | |
| KR20020031206A (ko) | 반도체장치의 정전방전 보호회로소자 | |
| KR100268786B1 (ko) | 반도체소자의 정전기방지회로 제조방법 | |
| KR100289838B1 (ko) | 정전방전회로를 포함하는 반도체장치 및 그의 제조방법 | |
| KR100321700B1 (ko) | 래치업방지를 위한 소자분리막을 갖는 합체된 바이폴라 트랜지스터와 모스트랜지스터 | |
| JPH025466A (ja) | 半導体集積回路装置 | |
| JP3221677B2 (ja) | 半導体装置 | |
| JP3403007B2 (ja) | 静電破壊保護素子 | |
| JP2001156181A (ja) | 半導体装置 | |
| KR0170319B1 (ko) | 정전 방전 보호회로를 갖는 반도체 장치 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| WITN | Withdrawal due to no request for examination |