JPH11163156A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JPH11163156A JPH11163156A JP9324303A JP32430397A JPH11163156A JP H11163156 A JPH11163156 A JP H11163156A JP 9324303 A JP9324303 A JP 9324303A JP 32430397 A JP32430397 A JP 32430397A JP H11163156 A JPH11163156 A JP H11163156A
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Abstract
(57)【要約】
【課題】 高濃度ウエル内に形成されると、寄生バイポ
ーラ素子のベースに相当する領域の不純物濃度が高いた
め、バイポーラ素子としての電流利得が小さくなり、静
電気保護素子としての能力が低下するという問題が生じ
る。 【解決手段】 ＭＯＳトランジスタ構造を有し、内部回
路が形成される第１導電型ウエルよりも不純物濃度の低
い第１導電型の基板又はウエル上に形成され、内部回路
上に形成された層間絶縁膜をゲート酸化膜とし、ドレイ
ン領域とみなす不純物領域と電気的に接続されるメタル
配線が上記層間絶縁膜上にゲート電極として位置してい
る。
ーラ素子のベースに相当する領域の不純物濃度が高いた
め、バイポーラ素子としての電流利得が小さくなり、静
電気保護素子としての能力が低下するという問題が生じ
る。 【解決手段】 ＭＯＳトランジスタ構造を有し、内部回
路が形成される第１導電型ウエルよりも不純物濃度の低
い第１導電型の基板又はウエル上に形成され、内部回路
上に形成された層間絶縁膜をゲート酸化膜とし、ドレイ
ン領域とみなす不純物領域と電気的に接続されるメタル
配線が上記層間絶縁膜上にゲート電極として位置してい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置及びその製造方法、更に詳しくは、内部回路を静電気
の流入から保護する静電気保護素子を備えた半導体集積
回路装置及びその製造方法に関するものである。
置及びその製造方法、更に詳しくは、内部回路を静電気
の流入から保護する静電気保護素子を備えた半導体集積
回路装置及びその製造方法に関するものである。
【０００２】
【従来の技術】静電気保護素子は、半導体集積回路装置
において、入力又は出力バッファ部に設置され、外部か
らの静電気サージの流入から内部回路を保護する機能を
もつ。静電気保護素子としては、外部からの静電気サー
ジ流入制限素子である。拡散抵抗、ポリシリコン抵抗や
内部回路に印加される電圧制限素子であるダイオード、
バイポーラトランジスタ、ＭＯＳトランジスタ、サイリ
スタ等がある。
において、入力又は出力バッファ部に設置され、外部か
らの静電気サージの流入から内部回路を保護する機能を
もつ。静電気保護素子としては、外部からの静電気サー
ジ流入制限素子である。拡散抵抗、ポリシリコン抵抗や
内部回路に印加される電圧制限素子であるダイオード、
バイポーラトランジスタ、ＭＯＳトランジスタ、サイリ
スタ等がある。
【０００３】静電気保護素子としてのＭＯＳトランジス
タとしては、特開平４−２２６０６５号公報に示すよう
にゲート酸化膜に層間絶縁膜を用いたものがある。この
ゲート酸化膜が比較的厚いＭＯＳトランジスタは、ドレ
インにパッドからの外部電荷の流入に起因した高電圧が
印加された際に、静電気保護素子自体のゲート酸化膜が
破壊されにくいという特徴がある。
タとしては、特開平４−２２６０６５号公報に示すよう
にゲート酸化膜に層間絶縁膜を用いたものがある。この
ゲート酸化膜が比較的厚いＭＯＳトランジスタは、ドレ
インにパッドからの外部電荷の流入に起因した高電圧が
印加された際に、静電気保護素子自体のゲート酸化膜が
破壊されにくいという特徴がある。
【０００４】図４は内部回路における層間絶縁膜５８を
もゲート酸化膜としたＭＯＳトランジスタ構造の静電気
保護素子（ＮＭＯＳ ＥＳＤＰＴ）が示されており、低
温半導体物質酸化膜からなる層間絶縁膜５８がＭＯＳト
ランジスタのチャネル領域と第１メタルゲート５９との
間に付着形成され、Ｎ+基板５０上のＮ--エピタキシャ
ル層５１に形成されたＰ-ウエル５２ａ内に静電気保護
素子が形成されている。この低温半導体物質酸化膜の厚
さは、内部回路を構成するトランジスタのゲート酸化膜
５７の破壊電圧より低いターンオン電圧を与え、内部回
路に印加される電圧を制限している。図４において、５
２ｂはＮ-ウエル、５３はドレイン領域、５４はソース
領域、５６は素子分離膜である。
もゲート酸化膜としたＭＯＳトランジスタ構造の静電気
保護素子（ＮＭＯＳ ＥＳＤＰＴ）が示されており、低
温半導体物質酸化膜からなる層間絶縁膜５８がＭＯＳト
ランジスタのチャネル領域と第１メタルゲート５９との
間に付着形成され、Ｎ+基板５０上のＮ--エピタキシャ
ル層５１に形成されたＰ-ウエル５２ａ内に静電気保護
素子が形成されている。この低温半導体物質酸化膜の厚
さは、内部回路を構成するトランジスタのゲート酸化膜
５７の破壊電圧より低いターンオン電圧を与え、内部回
路に印加される電圧を制限している。図４において、５
２ｂはＮ-ウエル、５３はドレイン領域、５４はソース
領域、５６は素子分離膜である。
【０００５】また、内部回路のＮＭＯＳトランジスタの
Ｐ-ウエル５２ａの形成と同時に静電気保護素子が形成
されるＰ-ウエル５２を形成し、静電気保護素子へのソ
ース／ドレイン注入は、内部回路へのソースドレイン注
入時の注入マスクを利用して行っている。即ち、内部回
路のＮＭＯＳトランジスタのＰ-ウエル５２ａと静電気
保護素子が形成されるＰ-ウエル５２ａとは同じ濃度で
ある。
Ｐ-ウエル５２ａの形成と同時に静電気保護素子が形成
されるＰ-ウエル５２を形成し、静電気保護素子へのソ
ース／ドレイン注入は、内部回路へのソースドレイン注
入時の注入マスクを利用して行っている。即ち、内部回
路のＮＭＯＳトランジスタのＰ-ウエル５２ａと静電気
保護素子が形成されるＰ-ウエル５２ａとは同じ濃度で
ある。
【０００６】
【発明が解決しようとする課題】半導体集積回路装置の
最小加工寸法が微細になると、内部回路が形成されるウ
エル不純物濃度が短チャネル効果を防ぐため高濃度にす
る必要がある。外部からの静電気サージ流入から内部回
路を保護する、即ち、内部回路に印加される電圧を抑制
しつつ静電気を迂回させる能力を有する静電保護ＭＯＳ
トランジスタが高濃度ウエル内に形成されると、寄生バ
イポーラ素子のベースに相当する領域の不純物濃度が高
いため、バイポーラ素子としての電流利得が小さくな
り、静電気保護素子としての能力が低下するという問題
が生じる。
最小加工寸法が微細になると、内部回路が形成されるウ
エル不純物濃度が短チャネル効果を防ぐため高濃度にす
る必要がある。外部からの静電気サージ流入から内部回
路を保護する、即ち、内部回路に印加される電圧を抑制
しつつ静電気を迂回させる能力を有する静電保護ＭＯＳ
トランジスタが高濃度ウエル内に形成されると、寄生バ
イポーラ素子のベースに相当する領域の不純物濃度が高
いため、バイポーラ素子としての電流利得が小さくな
り、静電気保護素子としての能力が低下するという問題
が生じる。
【０００７】
【課題を解決するための手段】請求項１に記載の本発明
の半導体集積回路装置は、第１導電型半導体基板に、該
半導体基板より不純物濃度の高い第１導電型ウエル及び
第２導電型ウエルとが形成され、上記第１導電型ウエル
に形成された第２導電型チャネルＭＯＳトランジスタと
上記第２導電型ウエルに形成された第１導電型チャネル
ＭＯＳトランジスタとからなるＣＭＯＳトランジスタを
有する内部回路と、外部からの入力又は／及び出力パッ
ドと、該内部回路と入力又は／及び出力パットとの間に
電気的に接続され、上記ウエルが形成されている領域以
外の上記半導体基板に形成された静電気保護素子とが上
記半導体基板に設けられている半導体集積回路装置であ
って、上記静電気保護素子は、ソース領域及びドレイン
領域を有し、該ソース領域とドレイン領域と間のチャネ
ル領域上に、上記ＣＭＯＳトランジスタのゲート絶縁膜
と該ＣＭＯＳトランジスタ上に形成された層間絶縁膜と
を介してゲート電極が設けられているＭＯＳトランジス
タ構造であり、且つ、上記チャネル領域には上記ＣＭＯ
Ｓトランジスタのしきい値を制御するためイオンの注入
層と同じ導電型で且つ同じ不純物濃度のイオン注入層が
形成されており、且つ、上記ゲート電極は上記ドレイン
領域と共に上記入力又は／及び出力パッドに電気的に接
続されており、且つ、上記ソース領域は接地されている
ことを特徴とするものである。
の半導体集積回路装置は、第１導電型半導体基板に、該
半導体基板より不純物濃度の高い第１導電型ウエル及び
第２導電型ウエルとが形成され、上記第１導電型ウエル
に形成された第２導電型チャネルＭＯＳトランジスタと
上記第２導電型ウエルに形成された第１導電型チャネル
ＭＯＳトランジスタとからなるＣＭＯＳトランジスタを
有する内部回路と、外部からの入力又は／及び出力パッ
ドと、該内部回路と入力又は／及び出力パットとの間に
電気的に接続され、上記ウエルが形成されている領域以
外の上記半導体基板に形成された静電気保護素子とが上
記半導体基板に設けられている半導体集積回路装置であ
って、上記静電気保護素子は、ソース領域及びドレイン
領域を有し、該ソース領域とドレイン領域と間のチャネ
ル領域上に、上記ＣＭＯＳトランジスタのゲート絶縁膜
と該ＣＭＯＳトランジスタ上に形成された層間絶縁膜と
を介してゲート電極が設けられているＭＯＳトランジス
タ構造であり、且つ、上記チャネル領域には上記ＣＭＯ
Ｓトランジスタのしきい値を制御するためイオンの注入
層と同じ導電型で且つ同じ不純物濃度のイオン注入層が
形成されており、且つ、上記ゲート電極は上記ドレイン
領域と共に上記入力又は／及び出力パッドに電気的に接
続されており、且つ、上記ソース領域は接地されている
ことを特徴とするものである。
【０００８】また、請求項２記載の本発明の半導体集積
回路装置の製造方法は、請求項１記載の半導体集積回路
装置の製造方法において、上記第１導電型半導体基板上
に素子分離領域を形成し、該半導体基板に上記静電気保
護素子形成領域、第１導電型チャネルＭＯＳトランジス
タ形成領域及び第２導電型チャネルＭＯＳトランジスタ
形成領域を設けた後、全面に第１導電型チャネルＭＯＳ
トランジスタのしきい値調整のためのイオン注入を行
い、上記静電気保護素子形成領域に、トランジスタのし
きい値を制御するためイオンの注入層と同じ導電型で且
つ同じ不純物濃度のイオン注入層を形成する工程と、第
１導電型チャネルＭＯＳトランジスタ形成領域に第２導
電型ウエルを、且つ、第２導電型チャネルＭＯＳトラン
ジスタ形成領域に第１導電型ウエルを形成する工程と、
上記第２導電型チャネルＭＯＳトランジスタ形成領域及
び上記静電気保護素子のチャネル領域となる領域上をフ
ォトレジストで覆い、上記第１導電型チャネルＭＯＳト
ランジスタのソース／ドレイン領域及び静電気保護素子
のソース／ドレイン領域を同時に形成する工程と、上記
第１導電型チャネルＭＯＳトランジスタ形成領域及び上
記静電気保護素子形成領域をフォトレジストで覆い、上
記第２導電型チャネルＭＯＳトランジスタのソース／ド
レイン領域を形成する工程と、全面に層間絶縁膜を形成
し、上記静電気保護素子のソース／ドレイン領域、第１
導電型チャネルＭＯＳトランジスタのソース／ドレイン
領域及び第２導電型チャネルＭＯＳトランジスタのソー
ス／ドレイン領域においてコンタクトホールを形成する
工程と、上記静電気保護素子のドレイン領域と電気的に
接続されたメタル配線が上記静電気保護素子のチャネル
領域に位置し、ゲート電極とするように形成され、入出
力パッドと電気的に接続され、且つ、上記静電気保護素
子のソース領域が接地されるようにメタル配線を形成す
ることを特徴とするものである。
回路装置の製造方法は、請求項１記載の半導体集積回路
装置の製造方法において、上記第１導電型半導体基板上
に素子分離領域を形成し、該半導体基板に上記静電気保
護素子形成領域、第１導電型チャネルＭＯＳトランジス
タ形成領域及び第２導電型チャネルＭＯＳトランジスタ
形成領域を設けた後、全面に第１導電型チャネルＭＯＳ
トランジスタのしきい値調整のためのイオン注入を行
い、上記静電気保護素子形成領域に、トランジスタのし
きい値を制御するためイオンの注入層と同じ導電型で且
つ同じ不純物濃度のイオン注入層を形成する工程と、第
１導電型チャネルＭＯＳトランジスタ形成領域に第２導
電型ウエルを、且つ、第２導電型チャネルＭＯＳトラン
ジスタ形成領域に第１導電型ウエルを形成する工程と、
上記第２導電型チャネルＭＯＳトランジスタ形成領域及
び上記静電気保護素子のチャネル領域となる領域上をフ
ォトレジストで覆い、上記第１導電型チャネルＭＯＳト
ランジスタのソース／ドレイン領域及び静電気保護素子
のソース／ドレイン領域を同時に形成する工程と、上記
第１導電型チャネルＭＯＳトランジスタ形成領域及び上
記静電気保護素子形成領域をフォトレジストで覆い、上
記第２導電型チャネルＭＯＳトランジスタのソース／ド
レイン領域を形成する工程と、全面に層間絶縁膜を形成
し、上記静電気保護素子のソース／ドレイン領域、第１
導電型チャネルＭＯＳトランジスタのソース／ドレイン
領域及び第２導電型チャネルＭＯＳトランジスタのソー
ス／ドレイン領域においてコンタクトホールを形成する
工程と、上記静電気保護素子のドレイン領域と電気的に
接続されたメタル配線が上記静電気保護素子のチャネル
領域に位置し、ゲート電極とするように形成され、入出
力パッドと電気的に接続され、且つ、上記静電気保護素
子のソース領域が接地されるようにメタル配線を形成す
ることを特徴とするものである。
【０００９】
【発明の実施の形態】以下、実施の形態に基づいて本発
明について詳細に説明する。
明について詳細に説明する。
【００１０】図１は本発明の一実施の形態の半導体集積
回路装置における静電気保護素子の構造断面図、図２
（ａ）は本発明の静電気保護素子の接続関係を示す図、
同（ｂ）はｎｐｎバイポーラトランジスタ素子として動
作する際の等価回路図、図３は本発明の一実施の形態の
半導体集積回路装置の前半の製造工程図、図４は本発明
の一実施の形態の静電気保護素子の後半の製造工程図で
ある。図１乃至図３において、１はＰ型基板、２は素子
分離絶縁膜、３はチャネル注入領域、４はゲート絶縁
膜、５はＮ-ウエル、６はＮ-ウエル形成用レジストパタ
ーン、７はＰ-ウエル、８はＰ-ウエル形成用レジストパ
ターン、９はゲートポリシリコン、１０は低濃度不純物
領域、１１はハロー領域、１２はサイドウォール、１３
はＮ+領域形成用レジストパターン、１４ａ、１４ｂ、
１５ａ、１５ｂはＮ+領域、１６はＰ+領域形成用レジス
トパターン、１７は低濃度不純物領域、１８はハロー領
域、１９ａ、１９ｂはＰ+領域、２０は層間絶縁膜、２
１、２１ａ、２１ｂはメタル層、２２は入力パッド、Ａ
は静電気保護素子が形成される領域、Ｂは内部回路のＮ
ＭＯＳトランジスタが形成される領域、Ｃは内部回路の
ＰＭＯＳトランジスタが形成される領域である。
回路装置における静電気保護素子の構造断面図、図２
（ａ）は本発明の静電気保護素子の接続関係を示す図、
同（ｂ）はｎｐｎバイポーラトランジスタ素子として動
作する際の等価回路図、図３は本発明の一実施の形態の
半導体集積回路装置の前半の製造工程図、図４は本発明
の一実施の形態の静電気保護素子の後半の製造工程図で
ある。図１乃至図３において、１はＰ型基板、２は素子
分離絶縁膜、３はチャネル注入領域、４はゲート絶縁
膜、５はＮ-ウエル、６はＮ-ウエル形成用レジストパタ
ーン、７はＰ-ウエル、８はＰ-ウエル形成用レジストパ
ターン、９はゲートポリシリコン、１０は低濃度不純物
領域、１１はハロー領域、１２はサイドウォール、１３
はＮ+領域形成用レジストパターン、１４ａ、１４ｂ、
１５ａ、１５ｂはＮ+領域、１６はＰ+領域形成用レジス
トパターン、１７は低濃度不純物領域、１８はハロー領
域、１９ａ、１９ｂはＰ+領域、２０は層間絶縁膜、２
１、２１ａ、２１ｂはメタル層、２２は入力パッド、Ａ
は静電気保護素子が形成される領域、Ｂは内部回路のＮ
ＭＯＳトランジスタが形成される領域、Ｃは内部回路の
ＰＭＯＳトランジスタが形成される領域である。
【００１１】本発明にかかる静電気保護素子は、ＭＯＳ
トランジスタ構造を有し、内部回路が形成される第１導
電型ウエルよりも不純物濃度の低い第１導電型の基板に
形成され、内部回路上に形成されたゲート絶縁膜及び層
間絶縁膜と同一膜をゲート酸化膜とし、ドレイン領域と
みなす不純物領域と電気的に接続されるメタル配線が上
記層間絶縁膜上にゲート電極として位置している。
トランジスタ構造を有し、内部回路が形成される第１導
電型ウエルよりも不純物濃度の低い第１導電型の基板に
形成され、内部回路上に形成されたゲート絶縁膜及び層
間絶縁膜と同一膜をゲート酸化膜とし、ドレイン領域と
みなす不純物領域と電気的に接続されるメタル配線が上
記層間絶縁膜上にゲート電極として位置している。
【００１２】半導体集積回路装置の内部回路を構成する
ＮＭＯＳトランジスタが形成されるＰ-ウエル領域より
も不純物濃度の低い基板の上に、内部回路を構成するＭ
ＯＳトランジスタのゲート絶縁膜となる薄い絶縁膜と、
シリコン酸化膜からなる層間絶縁膜をゲート酸化膜と
し、メタル層をゲート電極として、ＭＯＳ構造を有する
静電気保護素子とする。また、下には、ＭＯＳトランジ
スタのソース／ドレインとして、Ｎ+拡散層が形成され
ている。Ｐ型基板の表面には、内部回路を構成するＮＭ
ＯＳトランジスタのゲートしきい値電圧を制御するため
のチャネル注入によるＰ型ドーパントとなる不純物が分
布している。このチャネル注入層によって、静電気保護
素子としてのＭＯＳトランジスタのリーク電流を１×１
０-12Ａ／μｍ以下に低減することができる。
ＮＭＯＳトランジスタが形成されるＰ-ウエル領域より
も不純物濃度の低い基板の上に、内部回路を構成するＭ
ＯＳトランジスタのゲート絶縁膜となる薄い絶縁膜と、
シリコン酸化膜からなる層間絶縁膜をゲート酸化膜と
し、メタル層をゲート電極として、ＭＯＳ構造を有する
静電気保護素子とする。また、下には、ＭＯＳトランジ
スタのソース／ドレインとして、Ｎ+拡散層が形成され
ている。Ｐ型基板の表面には、内部回路を構成するＮＭ
ＯＳトランジスタのゲートしきい値電圧を制御するため
のチャネル注入によるＰ型ドーパントとなる不純物が分
布している。このチャネル注入層によって、静電気保護
素子としてのＭＯＳトランジスタのリーク電流を１×１
０-12Ａ／μｍ以下に低減することができる。
【００１３】本発明の静電気保護素子は、図１及び図２
に示すように、メタル層からなるゲートとドレインとは
ゲート電極と電気的に接続されており、ドレインとゲー
トは、外部からの静電気サージによる正の電圧印加時
に、ソースへ静電荷を逃がしやすくする為に、共に、半
導体集積回路装置の入出力パッドにつながっており、ま
た、ソースはメタル層を介して、接地ラインにつながっ
ている。そして、静電気保護素子として動作する際、図
２（ｂ）に示すように、ドレインがコレクタとして、基
板がベースとして、ソースがエミッタとして動作するこ
とにより、外部からの静電気サージによる静電荷を接地
ラインに逃がすことができる。
に示すように、メタル層からなるゲートとドレインとは
ゲート電極と電気的に接続されており、ドレインとゲー
トは、外部からの静電気サージによる正の電圧印加時
に、ソースへ静電荷を逃がしやすくする為に、共に、半
導体集積回路装置の入出力パッドにつながっており、ま
た、ソースはメタル層を介して、接地ラインにつながっ
ている。そして、静電気保護素子として動作する際、図
２（ｂ）に示すように、ドレインがコレクタとして、基
板がベースとして、ソースがエミッタとして動作するこ
とにより、外部からの静電気サージによる静電荷を接地
ラインに逃がすことができる。
【００１４】以下、図３及び図４を用いて、本発明の静
電気保護素子の製造工程を説明する。
電気保護素子の製造工程を説明する。
【００１５】まず、図３（ａ）に示すように、Ｐ型基板
１に素子分離酸化膜２を形成した後、Ｐ型基板１全面
に、内部回路を構成するＮＭＯＳトランジスタのゲート
しきい値を制御するチャネル注入（Ｐ型ドーパント）を
行い、不純物濃度が１０17〜１０18ｉｏｎｓ／ｃｍ3の
Ｐ型ドーパント注入領域４を形成する。この際、Ｐ型基
板１表面の不純物濃度は、１０17〜１０18ｉｏｎｓ／ｃ
ｍ3、例えば、４×１０17ｉｏｎｓ／ｃｍ3程度とする。
１に素子分離酸化膜２を形成した後、Ｐ型基板１全面
に、内部回路を構成するＮＭＯＳトランジスタのゲート
しきい値を制御するチャネル注入（Ｐ型ドーパント）を
行い、不純物濃度が１０17〜１０18ｉｏｎｓ／ｃｍ3の
Ｐ型ドーパント注入領域４を形成する。この際、Ｐ型基
板１表面の不純物濃度は、１０17〜１０18ｉｏｎｓ／ｃ
ｍ3、例えば、４×１０17ｉｏｎｓ／ｃｍ3程度とする。
【００１６】次に、図３（ｂ）に示すように、Ｎ-ウエ
ル５形成用レジストパターン６を用いて、内部回路のＮ
ＭＯＳトランジスタが形成される領域Ｂと静電気保護素
子が形成される領域Ａを覆い、内部回路のＰＭＯＳトラ
ンジスタを形成する領域Ｃに、Ｎ型ドーパントの注入を
行い、不純物濃度が１０17〜１０18ｉｏｎｓ／ｃｍ2の
Ｎ-ウエル５を形成する。ここで、先にＰ型基板１全面
に注入されていたＮＭＯＳトランジスタのチャネル注入
（Ｐ型ドーパント）は、打ち消される。
ル５形成用レジストパターン６を用いて、内部回路のＮ
ＭＯＳトランジスタが形成される領域Ｂと静電気保護素
子が形成される領域Ａを覆い、内部回路のＰＭＯＳトラ
ンジスタを形成する領域Ｃに、Ｎ型ドーパントの注入を
行い、不純物濃度が１０17〜１０18ｉｏｎｓ／ｃｍ2の
Ｎ-ウエル５を形成する。ここで、先にＰ型基板１全面
に注入されていたＮＭＯＳトランジスタのチャネル注入
（Ｐ型ドーパント）は、打ち消される。
【００１７】次に、図３（ｃ）に示すように、レジスト
パターン６を除去し、Ｐ-ウエル７形成用レジストパタ
ーン８を用い、内部回路のＰＭＯＳトランジスタが形成
される領域Ｃと静電気保護素子が形成される領域Ａとを
覆い、内部回路のＮＭＯＳトランジスタを形成する領域
ＢにＰ型ドーパントの注入を行い、不純物濃度が１０17
〜１０18ｉｏｎｓ／ｃｍ2のＰ-ウエル７を形成する。
パターン６を除去し、Ｐ-ウエル７形成用レジストパタ
ーン８を用い、内部回路のＰＭＯＳトランジスタが形成
される領域Ｃと静電気保護素子が形成される領域Ａとを
覆い、内部回路のＮＭＯＳトランジスタを形成する領域
ＢにＰ型ドーパントの注入を行い、不純物濃度が１０17
〜１０18ｉｏｎｓ／ｃｍ2のＰ-ウエル７を形成する。
【００１８】次に、レジストパターン８を除去し、活性
領域上に、内部回路を構成するＮＭＯＳトランジスタ、
ＰＭＯＳトランジスタのゲート酸化膜となる薄い酸化膜
４を熱酸化により形成した後、内部回路を構成するＭＯ
Ｓトランジスタのゲートとなるゲートポリシリコン９を
パターニングする。次に、レジストパターン（図示せ
ず）を用いてＰＭＯＳトランジスタが形成される領域Ｃ
を覆った後、内部回路のＮＭＯＳトランジスタのＬＤＤ
注入（例えば、ヒ素を注入エネルギーを４０ｋｅＶ、ド
ーズ量を５×１０14ｃｍ-2）による低濃度不純物領域１
０、ハロー注入（例えば、ボロンを注入エネルギーを３
０ｋｅＶ、ドーズ量を５×１０12ｃｍ-2）によるハロー
領域１１を形成する。次に、レジストパターン（図示せ
ず）を除去した後、全面に絶縁膜を形成し、エッチバッ
クによりゲート９側壁にサイドウォール１２を形成す
る。
領域上に、内部回路を構成するＮＭＯＳトランジスタ、
ＰＭＯＳトランジスタのゲート酸化膜となる薄い酸化膜
４を熱酸化により形成した後、内部回路を構成するＭＯ
Ｓトランジスタのゲートとなるゲートポリシリコン９を
パターニングする。次に、レジストパターン（図示せ
ず）を用いてＰＭＯＳトランジスタが形成される領域Ｃ
を覆った後、内部回路のＮＭＯＳトランジスタのＬＤＤ
注入（例えば、ヒ素を注入エネルギーを４０ｋｅＶ、ド
ーズ量を５×１０14ｃｍ-2）による低濃度不純物領域１
０、ハロー注入（例えば、ボロンを注入エネルギーを３
０ｋｅＶ、ドーズ量を５×１０12ｃｍ-2）によるハロー
領域１１を形成する。次に、レジストパターン（図示せ
ず）を除去した後、全面に絶縁膜を形成し、エッチバッ
クによりゲート９側壁にサイドウォール１２を形成す
る。
【００１９】次に、図４（ａ）に示すように、Ｎ+領域
形成用レジストパターン１３を形成して、内部回路のＰ
ＭＯＳトランジスタが形成される領域Ｃを覆う。このと
き、静電気保護素子のチャネル部もレジストパターン１
３で覆い、Ｎ型ドーパントをイオン注入（例えば、ヒ素
を注入エネルギーを５０ｋｅＶ、ドーズ量を５×１０15
ｃｍ-2）することによって、内部回路のＮＭＯＳトラン
ジスタのソース／ドレインとなるＮ+領域１４ａ、１４
ｂと静電気保護素子のソース／ドレインとなるＮ+領域
１５ａ、１５ｂを同時に形成する。
形成用レジストパターン１３を形成して、内部回路のＰ
ＭＯＳトランジスタが形成される領域Ｃを覆う。このと
き、静電気保護素子のチャネル部もレジストパターン１
３で覆い、Ｎ型ドーパントをイオン注入（例えば、ヒ素
を注入エネルギーを５０ｋｅＶ、ドーズ量を５×１０15
ｃｍ-2）することによって、内部回路のＮＭＯＳトラン
ジスタのソース／ドレインとなるＮ+領域１４ａ、１４
ｂと静電気保護素子のソース／ドレインとなるＮ+領域
１５ａ、１５ｂを同時に形成する。
【００２０】次に、図４（ｂ）に示すように、レジスト
パターン１３を除去した後、Ｐ+領域形成用レジストパ
ターン１６を用いて、内部回路のＰＭＯＳトランジスタ
のＬＤＤ注入（例えば、ボロンを注入エネルギーを２０
ｋｅＶ、ドーズ量を５×１０13ｃｍ-2、注入角度を４５
°）による低濃度不純物領域１７、ハロー注入ハロー注
入（例えば、リンを注入エネルギーを１２５ｋｅＶ、ド
ーズ量を１×１０13ｃｍ-2）によるハロー領域１８、及
びイオン注入によるソース／ドレインとなるＰ+領域１
９ａ、１９ｂを形成する。
パターン１３を除去した後、Ｐ+領域形成用レジストパ
ターン１６を用いて、内部回路のＰＭＯＳトランジスタ
のＬＤＤ注入（例えば、ボロンを注入エネルギーを２０
ｋｅＶ、ドーズ量を５×１０13ｃｍ-2、注入角度を４５
°）による低濃度不純物領域１７、ハロー注入ハロー注
入（例えば、リンを注入エネルギーを１２５ｋｅＶ、ド
ーズ量を１×１０13ｃｍ-2）によるハロー領域１８、及
びイオン注入によるソース／ドレインとなるＰ+領域１
９ａ、１９ｂを形成する。
【００２１】次に、レジストパターン１６を除去した
後、熱処理で、不純物の拡散、活性化を行った後、層間
絶縁膜２０として、例えば厚さが９０００Åのシリコン
酸化膜を堆積する。そして、コンタクトマスクを用いて
エッチングすることによって、コンタクトを開口する。
次に、図４（ｃ）に示すように、メタル層２１、２１
ａ、２１ｂを付着し、メタルマスクによって、内部回路
の配線２１及び静電気保護素子のゲートとなるメタル層
２１ａの形成と、ソース及びドレインの配線接続を行
う。このとき、静電気保護素子のゲートとなるメタル層
２１ａはドレイン１５ａと接続させる。以降の工程で、
絶縁層の堆積、多層配線の形成が行われるが、ドレイン
は、メタル層２１ａを介して、最終的には、半導体集積
回路装置の入力又は出力パッドに接続する。また、ソー
ス１５ｂはメタル層２１ｂを介して、最終的には、半導
体集積回路装置の接地パッドに接続する。
後、熱処理で、不純物の拡散、活性化を行った後、層間
絶縁膜２０として、例えば厚さが９０００Åのシリコン
酸化膜を堆積する。そして、コンタクトマスクを用いて
エッチングすることによって、コンタクトを開口する。
次に、図４（ｃ）に示すように、メタル層２１、２１
ａ、２１ｂを付着し、メタルマスクによって、内部回路
の配線２１及び静電気保護素子のゲートとなるメタル層
２１ａの形成と、ソース及びドレインの配線接続を行
う。このとき、静電気保護素子のゲートとなるメタル層
２１ａはドレイン１５ａと接続させる。以降の工程で、
絶縁層の堆積、多層配線の形成が行われるが、ドレイン
は、メタル層２１ａを介して、最終的には、半導体集積
回路装置の入力又は出力パッドに接続する。また、ソー
ス１５ｂはメタル層２１ｂを介して、最終的には、半導
体集積回路装置の接地パッドに接続する。
【００２２】
【発明の効果】以上、詳細に説明したように、本発明を
用いることによって、内部回路を形成するのに必要なマ
スク以外に何ら付加的なマスクを必要とせず、微細化に
より内部回路が形成されるウエル濃度が高くなっても、
バイポーラ素子としての電流利得が小さくなることな
く、静電気保護素子としての能力を向上させることがで
きる。
用いることによって、内部回路を形成するのに必要なマ
スク以外に何ら付加的なマスクを必要とせず、微細化に
より内部回路が形成されるウエル濃度が高くなっても、
バイポーラ素子としての電流利得が小さくなることな
く、静電気保護素子としての能力を向上させることがで
きる。
【図１】本発明の一実施の形態の静電気保護素子の構造
断面図である。
断面図である。
【図２】（ａ）は本発明の静電気保護素子の接続関係を
示す図、同（ｂ）はｎｐｎバイポーラトランジスタ素子
として動作する際の等価回路図である。
示す図、同（ｂ）はｎｐｎバイポーラトランジスタ素子
として動作する際の等価回路図である。
【図３】本発明の一実施の形態の静電気保護素子の前半
の製造工程図である。
の製造工程図である。
【図４】本発明の一実施の形態の静電気保護素子の後半
の製造工程図である。
の製造工程図である。
【図５】従来技術による静電気保護素子の製造工程図で
ある。
ある。
１ Ｐ型基板 ２ 素子分離絶縁膜 ３ チャネル注入領域 ４ ゲート絶縁膜 ５ Ｎ-ウエル ６ Ｎ-ウエル形成用レジストパターン ７ Ｐ-ウエル ８ Ｐ-ウエル形成用レジストパターン ９ ゲートポリシリコン １０ 低濃度不純物領域 １１ ハロー領域 １２ サイドウォール １３ Ｎ+領域形成用レジストパターン １４ａ、１４ｂ、１５ａ、１５ｂ Ｎ+領域 １６ Ｐ+領域形成用レジストパターン １７ 低濃度不純物領域 １８ ハロー領域 １９ａ、１９ｂ Ｐ+領域 ２０ 層間絶縁膜 ２１、２１ａ、２１ｂ メタル層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/092
Claims (2)
- 【請求項１】 第１導電型半導体基板に、該半導体基板
より不純物濃度の高い第１導電型ウエル及び第２導電型
ウエルとが形成され、 上記第１導電型ウエルに形成された第２導電型チャネル
ＭＯＳトランジスタと上記第２導電型ウエルに形成され
た第１導電型チャネルＭＯＳトランジスタとからなるＣ
ＭＯＳトランジスタを有する内部回路と、外部からの入
力又は／及び出力パッドと、該内部回路と入力又は／及
び出力パットとの間に電気的に接続され、上記ウエルが
形成されている領域以外の上記半導体基板に形成された
静電気保護素子とが上記半導体基板に設けられている半
導体集積回路装置であって、 上記静電気保護素子は、ソース領域及びドレイン領域を
有し、該ソース領域とドレイン領域と間のチャネル領域
上に、上記ＣＭＯＳトランジスタのゲート絶縁膜と該Ｃ
ＭＯＳトランジスタ上に形成された層間絶縁膜とを介し
てゲート電極が設けられているＭＯＳトランジスタ構造
であり、 且つ、上記チャネル領域には上記ＣＭＯＳトランジスタ
のしきい値を制御するためイオンの注入層と同じ導電型
で且つ同じ不純物濃度のイオン注入層が形成されてお
り、 且つ、上記ゲート電極は上記ドレイン領域と共に上記入
力又は／及び出力パッドに電気的に接続されており、 且つ、上記ソース領域は接地されていることを特徴とす
る半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置の製
造方法において、 上記第１導電型半導体基板上に素子分離領域を形成し、
該半導体基板に上記静電気保護素子形成領域、第１導電
型チャネルＭＯＳトランジスタ形成領域及び第２導電型
チャネルＭＯＳトランジスタ形成領域を設けた後、全面
に第１導電型チャネルＭＯＳトランジスタのしきい値調
整のためのイオン注入を行い、上記静電気保護素子形成
領域に、トランジスタのしきい値を制御するためイオン
の注入層と同じ導電型で且つ同じ不純物濃度のイオン注
入層を形成する工程と、 第１導電型チャネルＭＯＳトランジスタ形成領域に第２
導電型ウエルを、且つ、第２導電型チャネルＭＯＳトラ
ンジスタ形成領域に第１導電型ウエルを形成する工程
と、 上記第２導電型チャネルＭＯＳトランジスタ形成領域及
び上記静電気保護素子のチャネル領域となる領域上をフ
ォトレジストで覆い、上記第１導電型チャネルＭＯＳト
ランジスタのソース／ドレイン領域及び静電気保護素子
のソース／ドレイン領域を同時に形成する工程と、 上記第１導電型チャネルＭＯＳトランジスタ形成領域及
び上記静電気保護素子形成領域をフォトレジストで覆
い、上記第２導電型チャネルＭＯＳトランジスタのソー
ス／ドレイン領域を形成する工程と、 全面に層間絶縁膜を形成し、上記静電気保護素子のソー
ス／ドレイン領域、第１導電型チャネルＭＯＳトランジ
スタのソース／ドレイン領域及び第２導電型チャネルＭ
ＯＳトランジスタのソース／ドレイン領域においてコン
タクトホールを形成する工程と、 上記静電気保護素子のドレイン領域と電気的に接続され
たメタル配線が上記静電気保護素子のチャネル領域に位
置し、ゲート電極とするように形成され、入出力パッド
と電気的に接続され、且つ、上記静電気保護素子のソー
ス領域が接地されるようにメタル配線を形成することを
特徴とする、半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32430397A JP3390336B2 (ja) | 1997-11-26 | 1997-11-26 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32430397A JP3390336B2 (ja) | 1997-11-26 | 1997-11-26 | 半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11163156A true JPH11163156A (ja) | 1999-06-18 |
| JP3390336B2 JP3390336B2 (ja) | 2003-03-24 |
Family
ID=18164307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32430397A Expired - Fee Related JP3390336B2 (ja) | 1997-11-26 | 1997-11-26 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3390336B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007067438A (ja) * | 1999-07-01 | 2007-03-15 | Toshiba Corp | 半導体装置とその製造方法 |
-
1997
- 1997-11-26 JP JP32430397A patent/JP3390336B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007067438A (ja) * | 1999-07-01 | 2007-03-15 | Toshiba Corp | 半導体装置とその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3390336B2 (ja) | 2003-03-24 |
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