JP2006140226A - 半導体集積回路およびその設計方法 - Google Patents

Abstract

【課題】 半導体プロセスのうち金属配線形成時のプラズマ工程において発生するアンテナダメージを防止する事が可能な半導体集積回路を提供する。
【解決手段】 第２導電型ウェル１１上に第１導電型拡散層２１を設け、ＭＯＳ型トランジスタのゲート電極１３と第１導電型拡散層２１をコンタクトホール３１、３２とＣｕからなる金属配線４１を介して接続する。さらに、第１導電型ウェル１２上に第２導電型拡散層２２を設け、ＭＯＳ型トランジスタのゲート電極１３と第２導電型拡散層２２をコンタクトホール３３、３４とＣｕからなる金属配線４２を介して接続し、ゲート電極１３と第２導電型ウェル１１との間のダイオード１を、ゲート電極１３と第１導電型ウェル１２との間にダイオード２をそれぞれ設置する。これにより、ＭＯＳ型トランジスタのゲート電極に発生するアンテナダメージを防止する。
【選択図】 図１

Description

本発明は半導体集積回路に関し、特に、半導体プロセスの金属配線形成時のプラズマ工程において発生するアンテナ効果への対策を施した半導体集積回路に関する。

近年の半導体プロセスの配線工程においては、様々なプラズマ技術が用いられている。その代表的なものとして、例えば、配線層のパターンニング時におけるドライエッチングや、多層配線工程における配線層間絶縁膜形成のプラズマＴＥＯＳ膜の堆積等がある。以下では、これらをまとめてプラズマ工程という。

例えば、プラズマエッチングを行なう際に、半導体素子の拡散層に接続されない金属配線にはプラズマ電荷が蓄積する。この金属配線に接続されたトランジスタのゲート酸化膜の耐圧以上に電荷が蓄積されると、蓄積された電荷がゲート酸化膜を介して放電し、ゲート酸化膜が破壊されたり、ゲート酸化膜の膜質変化によりトランジスタ特性が変化したり、ホットキャリア寿命が劣化したりといった不具合が生ずる。このような現象は「アンテナ効果」と呼ばれるもので、以下では、該アンテナ効果による不具合を「アンテナダメージ」と呼ぶこととする。

このようなアンテナダメージは微細化が進んだ際に悪化の方向に向かうが、その要因を挙げると以下のようなものがある。まず第１に、トランジスタのゲート酸化膜自体が薄膜となり、従来のプロセスと比較してゲート酸化膜の耐圧がかなり低下してきている点である。また第２に、最小ゲート幅はプロセスの微細化に伴い縮小していくが、プロセスの微細化が進んでも配線長はあまり短くはならない点である。また、配線のドライエッチング工程でのオーバーエッチング時に、配線のエレクトロ・マイグレーション耐性を確保する目的や抵抗値を抑制する目的で、配線幅は細くなっても配線膜厚はさほど薄くできない傾向にある点も要因の１つである。さらに第４に、配線パターンが微細になるにしたがって、エッチング時のプラズマ密度も上昇傾向にある点も要因である。

上記のような要因により、従来の０．８μｍデザインルールによるＣＭＯＳ世代等では１０万程度のアンテナ比でも問題にならなかったものが、最近の微細プロセス（０．１３μｍプロセスなど）では、アンテナ比が数千程度のレベルであっても、ごく一般的な設計のＬＳＩにおいて、製造プロセス工程途中でゲート酸化膜の破壊やトランジスタの特性劣化といったアンテナダメージが発生することがある。ここで、「アンテナ比」とは、一般に、プラズマエッチング時に発生するプラズマ電荷が蓄積される導電層の面積とゲート酸化膜の面積との比をいう。こうした背景から、従来のＩ／Ｏ端子に要求されていた実装および取扱い上のＥＳＤ保護とは別に、ウェハ拡散工程を考慮に入れたチップ内部での静電破壊対策を行なうことが必要となってきている。ただし、アンテナ比が所定値以上の場合に必ずアンテナダメージが発生するという訳ではなく、プラズマ工程において対象となる配線に対して拡散層がつながっていれば、プラズマ電荷はその拡散層を経由して逃げていくので、ゲート酸化膜にアンテナダメージは起きないということも考えに入れておく必要がある。

次に、実際のＬＳＩ設計において、該アンテナダメージまたはアンテナルールエラーが発生する場合の従来の対処法の具体例について説明する。

図６は、アンテナダメージに対する従来の対処方法を説明する図である。同図に示す例では、設計支援装置５０２を用いて、アンテナダメージまたはアンテナルールエラーを防ぐためのセル配置の修正を行っている。まず、登録手段５１１により、セルライブラリ５０５に登録すべきセルとして、バッファまたはインバータと、バッファまたはインバータの入力ピンに接続されるアンテナダメージまたはアンテナルールエラーの発生を防止するためのｎ＋拡散層−Ｐウェル型保護ダイオードまたはｐ＋拡散層−Ｎウェル型アンテナ保護ダイオードとを具備するリピータセルを予め登録しておく。そして、判断手段５１４において、ゲート電極に導通する配線導体が、当該半導体装置において許容されるアンテナ比を越えるアンテナ比となるか否かを判断して、該配線導体が許容アンテナ比を越える場合には、挿入手段５１５により、該配線導体を分割するように任意の個所にリピータセルを１個以上挿入する。これにより、アンテナ比が大きい箇所においても、プラズマ工程の際に発生する電荷をダイオードを通して逃がすことができるので、アンテナダメージやアンテナルールエラーの発生を抑えることができる。
特開２００３−２８２７１３号公報

しかしながら、以上で説明したアンテナダメージまたはアンテナルールエラーへの従来の対処法には、以下のような問題点がある。まず、アンテナルールエラーに対する追加の修正が必要であること、並びに、ＣＡＤツールによる自動対応化を行なおうとした際に明確かつ効果的な手法がない点である。すなわち、アンテナルールエラーが判明するのは、設計が終わりに近づいたワンチップ配線レイアウト段階であり、現状のＣＡＤの自動配置配線ツールには、あらかじめアンテナルールエラーを回避する機能は具備されていない。したがって、今まさにマスク発注しようという段階でエラーが発覚したものに、設計者が人手でアンテナ保護ダイオードを付加するなどの対処を行っているのが現状である。このように、従来の設計方法では、設計の後戻りが生じる上、予期せぬ人手作業が発生しており、これが設計自動化における最大の問題点となっていた。

さらに、設計スタイルに制限がかかるという不具合もある。近年では、レイアウト設計と並行して行ない得る工程については、なるべく並行に行なうようにしてＬＳＩ設計から製造に至るまでの時間を短縮化する手法が採られている。例えば、チップのブロックレベルが完成した段階でそれらブロックを配置して下地からマスク発注し拡散を開始したような場合には、これと並行してレイアウト設計をさらに進める。そのため、後の設計で上層のアルミ配線を用いたレイアウト設計においてアンテナルールエラーが発覚したとしても、もはや下層の設計変更で対処するのは不可能である。このような場合には、配線でエラー回避することとなり、アンテナルールエラーが発生しているメタル配線をより上層メタルを使用するように制限をかけてやる等の対応を行なう。この場合、これにより配線エッチング段階で拡散層と接続されていることになりアンテナルールエラーは解消される。しかしながら、設計変更の発生頻度が多くなると、元々上手く配線レイアウトが終わっていたものにアンテナルールエラー対策としての配線の修正を加えることで、上層アルミ配線の混雑の度合いや配線パターンが大きく変わってしまうになる。これにより、再配線のやり直しにおいて、アンテナルールエラーの修正前と同一面積を保ったままでは収束できなかったり、配線の混雑度合いや配線の長さが変わることによって、以前には発生していなかった論理回路設計上のタイミングエラーが発生してしまったりといった新たな不具合を生じることになる。

上記の不具合に鑑み、本発明は、半導体集積回路の設計において、設計の後戻りを生じることなく半導体プロセスのうちプラズマ工程において発生するアンテナダメージを防止する事が可能な半導体集積回路を提供する事を目的とする。

上記課題を解決するために、本発明の半導体集積回路は、スタンダードセルを用いて設計された半導体集積回路であって、前記スタンダードセル内には、ゲート電極を有するＭＯＳ型トランジスタと、前記ゲート電極と電気的に接続された少なくとも１つのダイオードとが設けられている。

これにより、例えばスタンダードセル方式等によるＡＳＩＣ等の設計において、どのようなアンテナ比の配線が付加されるかわからない各セル等の入力端子に対して、予めアンテナダメージまたはアンテナルールエラーの発生を防止する保護ダイオードを付加してあるので、従来行われていたようなチップレイアウト実行後にアンテナルールエラーが発生した箇所に保護ダイオードを付加するといったレイアウト実行後の修正が不要となる。そのため、半導体集積回路の設計における設計効率を向上させることができ、設計期間の短縮化を図ることができる。

前記ダイオードは、前記ゲート電極と電気的に接続された第１導電型拡散層と第２導電型ウェルとで構成されることにより面積の増加を抑えつつダイオードを付加できるので好ましい。

前記ダイオードは、前記ゲート電極と電気的に接続された第２導電型拡散層と第１導電型ウェルとで構成されることも好ましい。

前記ダイオードは前記スタンダードセル内に複数個設けられており、前記ダイオードは、前記ゲート電極と電気的に接続された第１導電型拡散層と第２導電型ウェルとで構成される第１のダイオードと、前記ゲート電極と電気的に接続された第２導電型拡散層と第１導電型ウェルとで構成された第２のダイオードとを含んでいることにより、プラスのプラズマ電荷とマイナスのプラズマ電荷とを共に吸収することができる。

前記ゲート電極と前記ダイオードとはシェアードコンタクトで電気的に接続されていることにより、ダイオードを設ける事による回路面積の増加を抑えることができる。

前記シェアードコンタクトは、前記ゲート電極の両側で前記ゲート電極と前記ダイオードとを接続することにより、ゲート電極のうちシェアードコンタクトとの接続部分にマージンを設ける必要がなくなる。そのため、該接続部分の幅をＭＯＳ型トランジスタの幅と同じにすることができ、ゲート電極の形状を予測値に近づけることができる。従って、ＭＯＳ型トランジスタの性能のばらつきを抑えることができる。

前記スタンダードセル内に前記ゲート電極が複数個あり、前記複数のゲート電極のうち互いに隣接するゲート電極に接続された前記ダイオード同士は、隣り合わないように配置されていることにより、回路面積の増加を抑えることができる。

この場合、前記複数のゲート電極の各々と前記各ゲート電極に隣接する前記ダイオードとはシェアードコンタクトで電気的に接続されていることにより、ゲート電極のうちシェアードコンタクトとの接続部分の幅をゲート長と同じ幅にできるので好ましい。

前記ゲート電極は互いに隣接して設けられ、それぞれ前記ダイオードに接続された分岐部分を有しており、前記分岐部分に接続された前記ダイオード同士は隣り合わないように配置されていることにより、回路面積の増加を抑えることができる。

本発明の半導体集積回路の設計方法は、スタンダードセルを用いた半導体集積回路の設計方法であって、ゲート電極を有するＭＯＳ型トランジスタと、前記ゲート電極と電気的に接続されたダイオードとが設けられたスタンダードセルを準備するステップ（ａ）と、設計支援装置によって、前記スタンダードセルを配置するステップ（ｂ）とを備えている。

この方法により、レイアウト実行後の修正が不要となるので、設計期間の短縮を図ることができる。

以上説明したように、本発明の半導体集積回路によれば、予め前記ＭＯＳ型トランジスタの前記ゲート電極に、第１導電型拡散層と第２導電型ウェルとで構成されるダイオード、または、第２導電型拡散層と第１導電型ウェルとで構成されるダイオードを接続する。これにより、例えば、スタンダードセル方式等によるＡＳＩＣ等の設計において、レイアウト実行後の修正が不要となるので、半導体装置設計における設計効率を向上させることができ、設計期間の短縮化を図ることができる。さらに、ゲート電極と前記ダイオードとを電気的に接続する際に、シェアードコンタクトを用いることで、ダイオードを内蔵することによって生じる面積増加を抑えることができる。

（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体集積回路について、図面を参照しながら説明する。

図１（ａ）は、本発明の第１の実施形態に係る半導体集積回路の平面パターンを示す平面図であり、図１（ｂ）は、図１（ａ）に示す半導体集積回路の等価回路図である。ここでは、半導体集積回路に含まれる多数のＭＯＳ型トランジスタのうち、第２導電型ウェル１１上に設けられた第１導電型のＭＯＳ型トランジスタ（例えばｐチャネル型ＭＯＳＦＥＴ）と第１導電型ウェル１２上に設けられた第２導電型のＭＯＳ型トランジスタ（例えばｎチャネル型ＭＯＳＦＥＴ）とを示している。本実施形態の半導体集積回路では、第１導電型のＭＯＳ型トランジスタおよび第２導電型のＭＯＳ型トランジスタのゲート電極１３に少なくとも１つのダイオードが接続されている。

図１（ａ）に示すように、第１の実施形態の半導体集積回路を作製する際には、第２導電型ウェル１１上に第１導電型拡散層２１を設け、ＭＯＳ型トランジスタのゲート電極１３と第１導電型拡散層２１とをコンタクトホール３１及び３２を埋めるプラグとＣｕなどからなる金属配線４１を介して接続する。さらに、第１導電型ウェル１２上に第２導電型拡散層２２を設け、ＭＯＳ型トランジスタのゲート電極１３と第２導電型拡散層２２をコンタクトホール３３及び３４を埋めるプラグとＣｕなどからなる金属配線４２を介して接続する。これにより、ＭＯＳ型トランジスタのゲート電極１３と第２導電型ウェル１１との間にダイオード１を、ＭＯＳ型トランジスタのゲート電極１３と第１導電型ウェル１２との間にダイオード２をそれぞれ設置する。このように、本実施形態の半導体集積回路を設計する場合には、スタンダードセルを用いた自動配置配線を設計支援装置によって行うが、このスタンダードセル内に設けられたゲート電極に少なくとも１つのダイオードが含まれるようにする。

この第１の実施形態に係る半導体集積回路では、上記の様にＭＯＳ型トランジスタのゲート電極１３と第２導電型ウェル１１との間にダイオード１を、ＭＯＳ型トランジスタのゲート電極１３と第１導電型ウェル１２との間にダイオード２をそれぞれ設けることで、プラズマ工程における基板処理時にダイオード１またはダイオード２を介して基板へ電荷を逃がせるようになっている。例えば、金属配線のパターニング時に発生するプラズマ電荷を逃がすことができるので、ＭＯＳ型トランジスタのゲート電極１３に加わるアンテナダメージを緩和することができる。

ここで、ダイオード１とダイオード２のどちらか一方のダイオードだけがゲート電極１３に接続されていてもプラズマ電荷を吸収することが可能であるが、プラスのプラズマ電荷及びマイナスのプラズマ電荷を、多量の電荷が蓄積する前に順方向で放電するために、ダイオード１とダイオード２の両方を設置することが特に有効である。

以上のように、本実施形態に係る半導体集積回路の特徴は、自動配置配線によって接続されるゲート電極１３に対して、予めゲート電極と同一スタンダードセル内に、少なくともひとつのダイオードを具備する点である。これにより、半導体集積回路の設計手順を以下のように少なくすることができる。

図５は、本発明の半導体集積回路の設計方法を示すフローチャート図である。

同図に示すように、本実施形態の半導体集積回路を設計する際には、回路仕様１０１を決定する。

その後、設計支援装置１０２を用いてゲート電極を有するＭＯＳ型トランジスタと、当該ゲート電極に接続されたダイオードとが設けられたスタンダードセルを準備し、登録手段１１１を用いてそのスタンダードセルをセルライブラリ１０５に登録する（ステップ（ａ）。

次いで、回路仕様１０１に基づいてセル配置手段１１２がステップ（ａ）で準備しておいたスタンダードセルを配置する（ステップｂ）。

その後、セル間配線手段１１３が配線を生成する。なお、判断手段１１４はアンテナ比の大きい箇所の検索を行わなくてもよい。以上のようにして半導体集積回路のレイアウト結果１０３を得ることができる。

本実施形態の半導体集積回路の設計方法によれば、予めダイオードを具備したスタンダードセルを用いて自動配置配線を行いチップのレイアウトを作成するので、従来のように、チップのレイアウトを実行した後に、アンテナルールエラーが発覚し、そのエラー箇所にダイオードを付加するといったレイアウト実行後の修正が不要となる。また、人手による設計変更を行う必要がなくなる。そのため、半導体装置設計における設計効率を向上させることができ、設計のターンアラウンドタイム（設計期間）の短縮化を図ることができる。具体的には、図６に示す従来の設計方法に比べて、判断手段５１４がアンテナ比の大きい箇所を探索するステップと、ダイオードを挿入するステップと、配置配線修正手段５１６が配線修正を行うステップとを省略することができる。

（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体集積回路について、図面を参照しながら説明する。

図２（ａ）は、本発明の第２の実施形態による半導体集積回路の平面パターンを示す平面図であり、図２（ｂ）は、図２（ａ）に示す半導体集積回路のIIB−IIB部の断面図である。

図２（ａ）に示すように、第２の実施形態の半導体集積回路は、第２導電型ウェル１１上に第１導電型拡散層２１を設け、ＭＯＳ型トランジスタのゲート電極１３と第１導電型拡散層２１とをコンタクトホール３５を埋めるプラグを介して接続する。さらに、第１導電型ウェル１２上に第２導電型拡散層２２を設け、ＭＯＳ型トランジスタのゲート電極１３と第２導電型拡散層２２とをコンタクトホール３６を埋めるプラグを介して接続する。これにより、ＭＯＳ型トランジスタのゲート電極１３と第２導電型ウェル１１との間にダイオード１を、ＭＯＳ型トランジスタのゲート電極１３と第１導電型ウェル１２との間にダイオード２をそれぞれ設置する。

この第２の実施形態では、上記の様にＭＯＳ型トランジスタのゲート電極１３と第２導電型ウェル１１との間にダイオード１を、ＭＯＳ型トランジスタのゲート電極１３と第１導電型ウェル１２との間にダイオード２をそれぞれ設けることで、金属配線のパターニング時などに発生するプラズマ電荷を吸収し、ＭＯＳ型トランジスタのゲート電極１３に加わるアンテナダメージを緩和することができる。

この時、ダイオード１及びダイオード２のうちどちらか一方のダイオードだけを設けてもプラズマ電荷を吸収することが可能であるが、プラスのプラズマ電荷及びマイナスのプラズマ電荷を、多量の電荷が蓄積する前に順方向で放電するために、ダイオード１とダイオード２の両方を設置することが特に有効である。

また、本実施形態の半導体集積回路の特徴は、ゲート電極１３と第２導電型拡散層２２とを接続するコンタクトホール３５（およびプラグ）とゲート電極１３と第２導電型拡散層２２とを接続するコンタクトホール３６（およびプラグ）には、図２（ｂ）に示すようなゲート電極と拡散層とを一つのコンタクトホールで接続するシェアードコンタクト（Ｓｈａｒｅｄ Ｃｏｎｔａｃｔ）構造を採用している点である。

これにより、半導体集積回路のダイオードを内蔵することによって生じる面積増加を抑える事が可能である。

（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体集積回路について、図面を参照しながら説明する。

図３（ａ）は、本発明の第３の実施形態に係る半導体集積回路の平面パターンを示す平面図であり、図３（ｂ）は、図３（ａ）に示す半導体集積回路のIIb−IIIb部の断面図である。

図３（ａ）に示すように、第３の実施形態の半導体集積回路は、第２導電型ウェル１１上に第１導電型拡散層２１を設け、ＭＯＳ型トランジスタのゲート電極１３と第１導電型拡散層２１とをコンタクトホール３７を埋めるプラグを介して接続する。さらに、第１導電型ウェル１２上に第２導電型拡散層２２を設け、ＭＯＳ型トランジスタのゲート電極１３と第２導電型拡散層２２とをコンタクトホール３８を埋めるプラグを介して接続し、ＭＯＳ型トランジスタのゲート電極１３と第２導電型ウェル１１との間にダイオード１を、ＭＯＳ型トランジスタのゲート電極１３と第１導電型ウェル１２との間にダイオード２をそれぞれ設置する。

本実施形態の半導体集積回路では、第１および第２の実施形態の半導体集積回路と同様に、ゲート電極１３と第２導電型ウェル１１との間にダイオード１を、ゲート電極１３と第１導電型ウェル１２との間にダイオード２をそれぞれ設けることで、金属配線のパターニング時に発生するプラズマ電荷を吸収し、ＭＯＳ型トランジスタのゲート電極１３に加わる、アンテナダメージを緩和することができる。

この時、ダイオード１とダイオード２のどちらか一方のダイオードだけでも、プラズマ電荷を吸収することが可能であるが、プラスのプラズマ電荷及びマイナスのプラズマ電荷を多量の電荷が蓄積する前に順方向で放電するために、ダイオード１とダイオード２の両方を設置することが特に有効である。

本実施形態の特徴は、図３（ｂ）に示すように、ＭＯＳ型トランジスタのゲート電極１３と第２導電型拡散層２２とを接続するために、ゲート電極１３とゲート電極１３の両側にある拡散層とを一つのコンタクトホールで接続するシェアードコンタクト（Ｓｈａｒｅｄ Ｃｏｎｔａｃｔ）構造を採用している点にある。これと同様に、ゲート電極１３と第１導電型拡散層２１とを接続するために、ゲート電極１３とゲート電極１３の両側にある拡散層とを一つのコンタクトホールで接続するシェアードコンタクトを採用している。第２の実施形態の半導体集積回路では、コンタクトを確実にとるためにゲート電極１３の端部を太くしてマージンを取る必要があった。しかし、本実施形態の半導体集積回路では、ゲート電極１３をまたぐようにシェアードコンタクトを形成するので、ゲート電極１３の幅を端部まで一定にすることができる。ゲート電極の端部が太くなっている場合、拡散工程およびゲート電極の形成工程においてゲート電極の端部の形状が予測値からずれてしまうことが知られており、予測通りにゲート電極を形成することが従来から１つの課題となっている。これに対し、本実施形態の半導体集積回路では、ゲート電極１３の幅を端部まで一定にすることができるので、拡散工程後のゲート形状のばらつきを抑えることができる。従って、本実施形態の半導体集積回路では、ゲート電極の形状依存によるトランジスタ特性のばらつき抑制効果が得られる。また、第２の実施形態と同様に、シェアードコンタクト構造を採用しているので、ダイオードを形成することによる面積増加を抑えることができる。

（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体集積回路について、図面を参照しながら説明する。

図４（ａ）は、本発明の第４の実施形態に係る半導体集積回路の平面パターンを示す平面図であり、図４（ｂ）は、第４の実施形態に係る半導体集積回路におけるバッファセルの入力部の平面パターンを示す平面図であり、図４（ｃ）は、図４（ａ）及び図４（ｂ）に示す半導体集積回路のIVC−IVC部の断面図である。

図４（ａ）に示すように、第４の実施形態の半導体集積回路は、第２導電型ウェル１１上に第１導電型拡散層２１を設け、ＭＯＳ型トランジスタのゲート電極１４と第１導電型拡散層２１とをコンタクトホール３７を埋めるプラグを介して接続する。さらに、第１導電型ウェル１２上に第２導電型拡散層２２を設け、ＭＯＳ型トランジスタのゲート電極１３と第２導電型拡散層２２とをコンタクトホール３８を埋めるプラグを介して接続する。これにより、ＭＯＳ型トランジスタのゲート電極１４と第２導電型ウェル１１との間にダイオード１を、ＭＯＳ型トランジスタのゲート電極１３と第１導電型ウェル１２との間にダイオード２をそれぞれ設置する。

図４（ｂ）に示す半導体集積回路では、互いに接続されず、略平行に配置されたゲート電極１３とゲート電極１４とが設けられている。そして、ゲート電極１４と第２導電型ウェル１１との間に第１導電型拡散層２１と第２導電型ウェル１１とからなるダイオード１を、ゲート電極１３と第１導電型ウェル１２との間には第２導電型拡散層２２と第１導電型ウェル１２とからなるダイオード２を設けている。これにより、金属配線のパターニング時に発生するプラズマ電荷を吸収し、ＭＯＳ型トランジスタのゲート電極１３及びゲート電極１４に加わるアンテナダメージを緩和することができる。

また、図４（ｂ）に示すように、第４の実施形態の半導体集積回路をバッファセルの入力部に適用した例では、第２導電型ウェル１１上に第１導電型拡散層２１を設け、ＭＯＳ型トランジスタのゲート電極１５と第１導電型拡散層２１とをコンタクトホール３７を埋めるプラグを介して接続する。さらに、第１導電型ウェル１２上に第２導電型拡散層２２を設け、ＭＯＳ型トランジスタのゲート電極１５と第２導電型拡散層２２とをコンタクトホール３８を埋めるプラグを介して接続し、ゲート電極１５と第２導電型ウェル１１との間にダイオード１を、ＭＯＳ型トランジスタのゲート電極１５と第１導電型ウェル１２との間にダイオード２をそれぞれ設置する。

図４（ｂ）に示すバッファセルの入力部への適用例では、上記の様にゲート電極１５と第２導電型ウェル１１との間にダイオード１を、ゲート電極１５と第１導電型ウェル１２との間にダイオード２をそれぞれ設けている。これにより、金属配線のパターニング時に発生するプラスのプラズマ電荷及びマイナスのプラズマ電荷を多量の電荷が蓄積する前に順方向で放電できるので、ＭＯＳ型トランジスタのゲート電極１５に加わるアンテナダメージを緩和することができる。

本実施形態の半導体集積回路の特徴は、複数のゲート電極が互いに平行に配置されている場合、隣接するゲート電極に接続されるダイオードが隣り合わないよう、隣接するゲート電極に接続されるダイオードは互いに対角の位置に来るように（交互に）配置する点である。また、１つのゲート電極が互いに平行になる部分を有している場合には、ゲート電極の端部に設けられるダイオード同士が隣接しないように交互に配置される。

これにより、半導体集積回路のダイオードを内蔵することによって生じる横方向（図４（ｃ）に示す断面の方向）の面積増加を抑える事が可能である。

なお、図４（ａ）〜（ｃ）に示す例ではダイオードとゲート電極との接続にゲート電極の両側に設けられたシェアードコンタクトを用いているが、第１〜３の実施形態で示したコンタクトを用いてもよい。ただし、シェアードコンタクトを用いた場合、ゲート電極のうちコンタクトとの接続部分の幅をゲート長と同じにできるので好ましい。

以上説明したように、本発明の半導体集積回路の設計方法は、半導体プロセスの金属配線形成時のプラズマ工程において発生するアンテナ効果によるアンテナダメージを防止する方法等に有用である。

（ａ）は、本発明の第１の実施形態に係る半導体集積回路の平面パターンを示す平面図であり、（ｂ）は、（ａ）に示す半導体集積回路の等価回路図である。 （ａ）は、本発明の第２の実施形態による半導体集積回路の平面パターンを示す平面図であり、（ｂ）は、（ａ）に示す半導体集積回路のIIB−IIB部の断面図である。 （ａ）は、本発明の第３の実施形態に係る半導体集積回路の平面パターンを示す平面図であり、（ｂ）は、（ａ）に示す半導体集積回路のIIb−IIIb部の断面図である。 （ａ）は、本発明の第４の実施形態に係る半導体集積回路の平面パターンを示す平面図であり、（ｂ）は、第４の実施形態に係る半導体集積回路のバッファセルの入力部の平面パターンを示す平面図であり（ｃ）は、（ａ）及び（ｂ）に示す半導体集積回路のIVC−IVC部の断面図である。 本発明の半導体集積回路の設計方法を示すフローチャート図である。 アンテナダメージに対する従来の対処方法を説明するフローチャート図である。

符号の説明

１、２ ダイオード
１１ 第２導電型ウェル
１２ 第１導電型ウェル
１３、１４、１５ ゲート電極
２１ 第１導電型拡散層
２２ 第２導電型拡散層
３１、３３、３５、３７、３８ コンタクトホール
４１、４２ 金属配線

Claims (11)

1. スタンダードセルを用いて設計された半導体集積回路であって、
   前記スタンダードセル内には、
   ゲート電極を有するＭＯＳ型トランジスタと、
   前記ゲート電極と電気的に接続された少なくとも１つのダイオードとが設けられていることを特徴とする半導体集積回路。
2. 前記ダイオードは、前記ゲート電極と電気的に接続された第１導電型拡散層と第２導電型ウェルとで構成されることを特徴とする請求項１記載の半導体集積回路。
3. 前記ダイオードは、前記ゲート電極と電気的に接続された第２導電型拡散層と第１導電型ウェルとで構成されることを特徴とする請求項１記載の半導体集積回路。
4. 前記ダイオードは前記スタンダードセル内に複数個設けられており、
   前記ダイオードは、
   前記ゲート電極と電気的に接続された第１導電型拡散層と第２導電型ウェルとで構成される第１のダイオードと、
   前記ゲート電極と電気的に接続された第２導電型拡散層と第１導電型ウェルとで構成された第２のダイオードとを含んでいることを特徴とする請求項１記載の半導体集積回路。
5. 前記ゲート電極と前記ダイオードとはシェアードコンタクトで電気的に接続されていることを特徴とする請求項１〜４のうちいずれか１つに記載の半導体集積回路。
6. 前記シェアードコンタクトは、前記ゲート電極の両側で前記ゲート電極と前記ダイオードとを接続することを特徴とする請求項５記載の半導体集積回路。
7. 前記ゲート電極の前記シェアードコンタクトとの接続部分の幅は、前記ＭＯＳ型トランジスタのゲート長と同じ幅であることを特徴とする請求項６記載の半導体集積回路。
8. 前記スタンダードセル内に前記ゲート電極が複数個あり、
   前記複数のゲート電極のうち互いに隣接するゲート電極に接続された前記ダイオード同士は、隣り合わないように配置されていることを特徴とする請求項１記載の半導体集積回路。
9. 前記複数のゲート電極の各々と前記各ゲート電極に隣接する前記ダイオードとはシェアードコンタクトで電気的に接続されていることを特徴とする請求項８に記載の半導体集積回路。
10. 前記ゲート電極は互いに隣接して設けられ、それぞれ前記ダイオードに接続された分岐部分を有しており、
    前記分岐部分に接続された前記ダイオード同士は隣り合わないように配置されていることを特徴とする請求項１記載の半導体集積回路。
11. スタンダードセルを用いた半導体集積回路の設計方法であって、
    ゲート電極を有するＭＯＳ型トランジスタと、前記ゲート電極と電気的に接続されたダイオードとが設けられたスタンダードセルを準備するステップ（ａ）と、
    設計支援装置によって、前記スタンダードセルを配置するステップ（ｂ）とを備えていることを特徴とする半導体集積回路の設計方法。

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