JP2001015605A

JP2001015605A - 半導体集積回路の設計方法

Info

Publication number: JP2001015605A
Application number: JP11186299A
Authority: JP
Inventors: Masayuki Matsuda; 正之松田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-06-30
Filing date: 1999-06-30
Publication date: 2001-01-19

Abstract

(57)【要約】【課題】スタンダードセルを用い、それらを自動レイ
アウトツールを用いてレイアウト設計を行う現在の設計
方法のベースを変更することなく、効果的にアンテナ効
果を回避する設計を行うことができる半導体集積回路の
設計方法を提供する。【解決手段】スタンダードセルを用いた自動配置配線
方法に基づく半導体集積回路の設計方法であって、概略
配線を行う工程１０２と、概略配線結果よりゲート電極
に接続されている配線長を見積もり計算する工程１０３
と、見積もり計算する工程１０３で見積もった配線長が
アンテナ効果を発生する可能性を検出する工程１０４
と、アンテナ効果を発生する可能性が存在する場合、ス
タンダードセルを最上位配線層に端子を持つスタンダー
ドセルに置き換える工程１０６と、置き換えたスタンダ
ードセルに概略配線を行う工程１０７を備えたものであ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
設計方法、特に、半導体集積回路の製造時において発生
しやすいアンテナ効果によるゲート酸化膜の劣化を防止
することが可能な半導体集積回路の設計方法に関するも
のである。

【０００２】

【従来の技術】従来の半導体集積回路の製造時において
発生するアンテナ効果とは、ゲート電極に接続され、且
つ拡散層につながらない配線に対して、プラズマ（また
は、イオンビーム）プロセスの製造工程において電荷が
蓄積された結果、その電気的ストレスからゲート酸化膜
が劣化しデバイスの特性が変動する現象であり、以下、
図面を参照しながら説明する。

【０００３】図１１は従来の半導体集積回路の設計方法
におけるゲート酸化膜劣化現象を説明するためのスタン
ダードセルの摸式断面図であり、図中、１１０１は基
盤、１１０２は基盤１１０１の上に形成されたＬＯＣＯ
Ｓ酸化膜、１１０３はＬＯＣＯＳ酸化膜１１０２間に形
成されたゲート酸化膜、１１０４はゲート酸化膜１１０
３上に形成されたゲート電極、１１０５はゲート電極１
１０４とＬＯＣＯＳ酸化膜１１０２の上に形成された層
間酸化膜、１１０６はゲート電極１１０４につながる配
線、１１０７は半導体製造工程で使用されるプラズマ発
生装置によって発生する電荷を模式的に表している。

【０００４】図１１に示すように、半導体製造工程で発
生する電荷１１０７は配線１１０６の面積に比例してこ
の配線１１０６に蓄積される。配線１１０６は拡散層に
つながっていないため、電荷１１０７は配線１１０６に
つながるゲート電極１１０４を通してゲート酸化膜１１
０３に電気的ストレスを与える。蓄積された電荷１１０
７が一定量を超えると電気的ストレスによりゲート酸化
膜１１０３を劣化させることになり、この現象がアンテ
ナ効果である。

【０００５】このアンテナ効果に対しては、現在、プロ
セスでの対策がすすめられているがプロセスの微細化、
半導体の大規模化に伴い、ゲート酸化膜１１０３は薄く
なり、ゲート電極１１０４につながる配線１１０６の面
積は増大するため、プロセス装置等の改善だけでは蓄積
された電荷によるダメージを回避することは困難であ
り、通常、設計段階での対策が併用される。

【０００６】しかしながら、現在のＬＳＩ設計では、ス
タンダードセルを用い、それらを自動レイアウトツール
を用いてレイアウト設計を行うことが一般的に行われて
いるので、自動レイアウトツールで扱いやすい技術を用
いてアンテナ効果を回避する必要がある。

【０００７】次に、設計段階の対策で用いられる従来の
技術を説明する。

【０００８】（従来技術１）図１２は、従来のスタンダ
ードセルの従来技術１における構成を示す模式断面図で
あり、図中、１２０１は基盤、１２０２は基盤１２０１
の上に形成されたＬＯＣＯＳ酸化膜、１２０３はＬＯＣ
ＯＳ酸化膜１２０２の間に形成されたゲート酸化膜、１
２０４はゲート酸化膜１２０３の上に形成されたゲート
電極、１２０５はゲート電極１２０４とＬＯＣＯＳ酸化
膜１２０２の上に形成された層間酸化膜、１２０６はゲ
ート電極１２０４につながる配線、１２０８はダイオー
ド１２０９と配線１２０６をつなぐ配線を示す。

【０００９】このセルは、あらかじめセル内部のゲート
電極１２０４につながる配線１２０６と拡散層１２０８
をダイオード１２０９で接続してあるため、ゲート部に
負の電荷が蓄積した場合でも、即座に基盤に逃がすこと
ができるので、アンテナ効果が生じない。また、これら
のセルは、あらかじめスタンダードセルとして作りこま
れているため、自動レイアウトツールで容易に扱うこと
ができる。

【００１０】（従来技術２）図１３は、従来のスタンダ
ードセルの従来技術２における構成の要部を示す模式
図、図１４は、従来のスタンダードセルの従来技術２で
用いられる設計方法のフローチャートである。図１３に
おいて、１３０１は基盤、１３０２は最上位の配線、ま
た、図１４において、１４０１は配置工程、１４０２は
概略配線工程、１４０３は規定値以上の長さをもつ配線
にゲートが接続しているセルを特定する工程、１４０４
は工程１４０３で検出されたすべてのセルに対し、工程
１４０５を行ったか判定する工程、１４０６は工程１４
０３で特定されたセルの隣に図１３で示された、セルを
配置し、そのセルを経由して配線するよう回路を変更す
る工程、１４０７は配置工程、１４０８は概略配線工
程、１４０９は次工程である。

【００１１】このようにして図１４の工程を経ることに
より、ゲートに接続する配線は、短い総配線長のうちゲ
ート近傍で最上位配線を経由することになる結果，ゲー
トに直接接続する配線長を微小にすることができる。

【００１２】次に、従来技術２を用いた場合の電荷の動
きを説明する。図１５は従来のスタンダードセルの従来
技術２で用いられる設計方法に基づくレイアウト図であ
り、図中、１５０１はスタンダードセルセル１、１５０
２はセル１１５０１のトランジスタ、１５０３はトラン
ジスタ１５０２の入力端子、１５０４及び１５１１は第
２配線層、１５０５及び１５１２は第３配線層、１５０
６は今回挿入されるアンテナ効果対策用のセル、１５０
７はダミーセル１５０６内の配線、１５０８はスタンダ
ードセルセル２、１５０９はスタンダードセルセル２の
トランジスタ、１５１０はトランジスタ１５０９の出力
端子を示す。

【００１３】ここで、配線層１５０４及び配線層１５０
５の電荷の蓄積量は、配線層１５０４及び配線層１５０
５の長さに依存し、配線長が長ければそれだけ電荷が蓄
積しやすいことを意味する。半導体が実際に製造される
際は、まず下層の第２配線層１５０４，１５１１が行わ
れ、次にその上層の第３配線層１５０５，１５１２、セ
ル内配線１５０７が行われる。電荷は、配線層１５０４
が作られるとき、その配線層１５０４に蓄積されるが、
その後、最上位層である第３配線層１５０５の配線が作
られた時点で、セル内配線１５０７、第３配線層１５１
２、第２配線層１５１１、出力端子１５１０を通してト
ランジスタ１５０９の基盤に逃がされる。したがって、
第２配線層１５０４のようなゲートに直接接続する配線
長を短く、最上位層につなげることによってアンテナ効
果が起こらないレイアウトができる。

【００１４】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の方法では次のような問題点がある。

【００１５】従来技術１の方法では、ここで用いられる
標準セルが通常のセルに比べて面積が増大するので、配
置後、セルの入れ替えを行うと、周囲に配置されたセル
の移動を伴い、処理工数が増え、セルの面積が大きくな
っているのでチップ全体の面積が増大し、また、配線の
容量が増大するため、高速動作や低消費電力化には不向
きである。さらに、ダイオードを挿入付加すると、その
容量により回路動作のスピードの劣化やセルの面積の増
大が発生し、また、微細化に伴うゲート酸化膜の薄膜化
でこのダイオード挿入では保護能力が十分とは言えな
い。

【００１６】従来技術２の方法では、論理に関係のない
アンテナ効果対策用のセルを配置することによって、面
積が増大するので、配置後、セルの入れ替えを行うと、
周囲に配置されたセルの移動を伴い、処理工数が増え、
セルの面積が大きくなっているのでチップ全体の面積が
増大し、また、配線の容量が増大するため、高速動作や
低消費電力には不向きであるばかりでなく、回路の変更
を行うため、検証等の工数がかかる。さらに、セルを追
加してゲート電極につながる配線が最上位層を経由する
構造をとるため、セルの面積の増加が発生すると共に、
最上位層に配線混雑が発生して最上位層では配線ができ
なくなる。

【００１７】本発明は上記従来の問題点を解決するもの
であり、スタンダードセルを用い、それらを自動レイア
ウトツールを用いてレイアウト設計を行う現在の設計方
法のベースを変更することなく、効果的にアンテナ効果
を回避する設計を行うことができる半導体集積回路の設
計方法を提供することを目的とする。

【００１８】

【課題を解決するための手段】本発明の半導体集積回路
の設計方法は、スタンダードセルを用いた自動配置配線
方法に基づく半導体集積回路の設計方法であって、概略
配線を行う工程と、概略配線結果よりゲート電極に接続
されている配線長を見積もり計算する工程と、前記見積
もり計算する工程で見積もった配線長がアンテナ効果を
発生する可能性を検出する工程と、アンテナ効果を発生
する可能性が存在する場合、スタンダードセルを最上位
配線層に端子を持つスタンダードセルに置き換える工程
と、置き換えたスタンダードセルに概略配線を行う工程
を備えたものである。

【００１９】この発明によれば、半導体集積回路内のト
ランジスタのゲート電極に接続される配線の中で、半導
体集積回路製造時において拡散層につながっていない配
線が存在しなくなり、アンテナ効果を回避することがで
きる。

【００２０】

【発明の実施の形態】以下、本発明の各実施の形態につ
いて、図面を参照しながら説明する。

【００２１】（実施の形態１）本実施の形態は、設計上
の概略配線処理後において、ゲート電極に接続する配線
がゲート酸化膜を劣化させる所定の長さを超えている場
合、最上位配線セルに置き換え、再度概略配線を行うよ
うにして、アンテナ効果を回避することができるように
設計するものである。

【００２２】図１は本発明の半導体集積回路の設計方法
の実施の形態１における設計工程を示すフローチャー
ト、図２は本発明の半導体集積回路の設計方法の実施の
形態１における設計方法に基づくスタンダードセルの構
成を示す模式断面図である。

【００２３】図１の各設計工程について説明すると、工
程１０１は、従来の方法と同じくセルの配置処理であ
る。工程１０２は概略配線を行い、配線の経路を見積も
っている工程１０３から工程１０４において、配線がア
ンテナ効果の起こらない制限以内の長さとなる配置であ
るかを検証するものである。

【００２４】すなわち、工程１０１により標準セル配置
処理を行い、工程１０２により概略配線を行う。この概
略配線結果よりゲート電極に接続されている配線長を工
程１０３により見積もり計算する。次に、工程１０４に
おいて、工程１０３で見積もった配線長がアンテナ効果
を生じる所定の配線長を超えるか検証し、工程１０５に
おいて、アンテナ効果が発生する可能性の判断を行い、
可能性が存在する場合、工程１０６においてアンテナ効
果回避のための処理を行って、スタンダードセルを最上
位配線層をもつスタンダードセルに置き換える。置き換
えたスタンダードセルには工程１０７において概略配線
２を行う。工程１０７の後、工程１０５に戻り次の配線
を検索する。また、工程１０５の後にすべてのレイアウ
トパターンが配線長の制限を満たしたとき、工程１０８
の次工程、さらに実際の配線工程へと移行する。ここ
で、配線処理は特殊な考慮はいらず、従来の方法と同じ
処理で自動配線が実現できる。

【００２５】このような設計に基づき製造されたスタン
ダードセルの構成を図２に示す。

【００２６】図２において、２０１はシリコン基盤、２
０２はＬＯＣＯＳ酸化膜、２０３はゲート酸化膜、２０
４はゲート電極、２０５〜２０７は層間酸化膜、２０８
は第１配線層、２０９は第２配線層、２１０は最上位配
線層である。このスタンダードセルの最上位配線層は３
配線層であるがさらに配線が多層化しても最上位配線層
と第２配線層の間に配線層と層間酸化膜が増えることに
よって対応することができる。

【００２７】以上のように、本実施の形態によれば、ゲ
ート電極に接続される配線は所定の配線長以下になり、
アンテナ効果は発生せず、しかも挿入される最上位配線
セルの個数は最小限度に抑えられるため、セルの追加に
よる面積増加を抑えられる。

【００２８】（実施の形態２）本実施の形態は、設計上
の概略配線処理後においてゲート電極に接続する配線が
ゲート酸化膜を劣化させる所定の長さを超えている場
合、最上位配線セルに置き換え、再度概略配線を行い、
配線混雑により最上位配線層に配線できなかったとき
に、最上位配線層より１つ下位または２つ下位の配線層
で接続できるかを概略配線により調べ、その配線できる
配線層以下の層だけ使用可能にして、配線を行うことに
よって最上位配線層を使用しなくてもアンテナ効果を回
避することができるように設計するものである。

【００２９】図３は本発明の半導体集積回路の設計方法
の実施の形態２における設計工程を示すフローチャート
である。ここで、上述した最上位配線層を持つスタンダ
ードセルは、図２に示す実施の形態１と同じものを使用
する。

【００３０】図３の製造工程について説明すると、工程
３０１は従来の方法と同じくセルの配置処理が終了した
ものである。工程３０２は概略配線を行い、配線の経路
を見積もっている。工程３０３から工程３０４において
は、配線がアンテナ効果の起こらない制限以内の長さと
なる配置であるかを検証する。

【００３１】すなわち、工程３０１において標準セル配
置処理を行い、工程３０２で概略配線を行うと共に、概
略配線結果より工程３０３においてゲート電極に接続さ
れている配線長を見積もり計算する。工程３０４におい
て、工程３０３で見積もった配線長がアンテナ効果を生
じる所定の配線長を超えるか検証し、工程３０５におい
て、アンテナ効果が発生する可能性の判断を行い、可能
性が存在する場合、工程３０６においてアンテナ効果回
避のための処理を行い、スタンダードセルを最上位配線
層をもつスタンダードセルに置き換える。そして、再度
概略配線を行い、工程３０７において最上位で配線が可
能か調べ、配線が可能だった場合、工程３０５に戻り、
次の配線を処理する。配線が混雑して最上位配線層での
配線が不可能であった場合、工程３０８の接続端子抽出
工程にて、接続可能な層を抽出する。その抽出した層
の中の最上位層でスタンダードセルの端子に接続し、か
つその抽出された層とその層以下で工程３０４で検索さ
れた配線を配線するように工程３０９の概略配線２を行
う。工程３０７で配線可能と判断した場合や、工程３０
９の処理後に、工程３０４に戻り次の配線を検索する。
また、工程３０５後にすべてのレイアウトパターンが配
線長の制限を満たしたとき、工程３１０の次工程、配線
工程へと移行する。ここで、配線処理は特殊な考慮はい
らず、従来の方法と同じ処理で自動配線が実現できる。

【００３２】以上のように、本実施の形態によれば、ゲ
ート電極に接続される配線は所定の配線長以下になり、
アンテナ効果は発生せず、しかも挿入される最上位配線
セルの個数は最小限度に抑えられるため、セルの追加に
よる面積増加を抑えられる。また、最上位層が配線混雑
で配線できないときにも、アンテナ効果を発生させない
レイアウトが可能である。

【００３３】（実施の形態３）図４は、本発明の半導体
集積回路の設計方法の実施の形態３における設計工程を
示すフローチャートである。これは、概略配線処理後に
おいてゲート電極に接続する配線層を調べて、最上位配
線層の配線がソース拡散層の近傍でかつ１箇所であるな
らば、その最上位層の配線を１階層下の層で配線するこ
とによって、最上位配線層を使用しなくてもアンテナ効
果を回避できるものである。これにより、最上位層を形
成する前にゲート電極にかかっている電荷を逃がすこと
ができる。

【００３４】図５は図４の概略配線処理後の配線経路
図、図６は図４に基づく工程の処理後の配線経路図であ
る。

【００３５】図４の設計工程について説明すると、工程
４０１は、従来の方法と同じくセルの配置処理である。
次に工程４０２において概略配線を行うが、その結果は
図５に示すようになる。すなわち、図５において、５０
１はスタンダードセル１、５０２はスタンダードセル１
５０１内のトランジスタ、５０３はスタンダードセル１
５０１内のトランジスタの入力端子、５０４は入力端子
につながる第１配線層、５０５，５０７は第２配線層、
５０６は第３配線層（この場合の最上位配線）、５０８
はスタンダードセル２、５０９はスタンダードセル２５
０８内のトランジスタ、５１０はスタンダードセル２５
０８内のトランジスタの出力端子、５１１は出力端子に
つながる第１配線層である。

【００３６】次に、配線の経路を見積もっている工程４
０３から工程４０４において、配線がアンテナ効果の起
こらない制限以内の長さとなる配置であるかを検証す
る。

【００３７】まず、工程４０１において標準セル配置処
理を行い、工程４０２で概略配線を行う。概略配線結果
より工程４０３によりゲート電極に接続されている配線
長を見積もり計算する。工程４０４において、工程４０
３で見積もった配線長がアンテナ効果を生じる所定の配
線長を超えるか検証し、工程４０５において、アンテナ
効果が発生する可能性の判断を行い、可能性が存在する
場合、工程４０６においてその配線の最上位層の使用個
数を調べて１箇所であるなら、工程４０７においてその
箇所がソース拡散層の近傍であるかを調べる。そして近
傍であれば、工程４０８おいて最上位層を使用しないよ
うに設定して、工程４０９により再度概略配線を行う。

【００３８】工程４０６で最上位層が１箇所以上あった
場合や、工程４０７で最上位層の場所がソース拡散層か
らある一定の距離以上あった場合は、工程４１１のアン
テナ処理工程にて実施の形態１のアンテナ効果対策セル
（図２）を挿入し、また、この工程４１１後や工程４０
９の概略配線２の後は、工程４０５に戻り次の配線を検
索する。また、工程４０５の後にすべてのレイアウトパ
ターンが配線長の制限を満たしたとき、工程４０５の次
工程、配線工程へと移行する。ここで、実際の配線処理
は特殊な考慮はいらず、従来の手法と同じ処理で自動配
線が実現できる。

【００３９】このような設計に基づき製造されたスタン
ダードセルの構成を図６に示す。図６において、６０１
はスタンダードセル１、６０２はスタンダードセル１６
０１内のトランジスタ、６０３はスタンダードセル１６
０１内のトランジスタの入力端子、６０４は入力端子に
つながる第１配線層、６０５は第２配線層、６０６はス
タンダードセル２、６０７はスタンダードセル２６０６
内のトランジスタ、６０８はスタンダードセル２６０６
内のトランジスタの出力端子、６０９は出力端子６０８
につながる第１配線層である。

【００４０】なお、この図５，図６の最上位配線層は３
層であるが、さらに配線が多層化しても対応できるもの
である。

【００４１】以上のように、本実施の形態によれば、ゲ
ート電極に接続される配線は、最上位層を形成する前に
ゲート電極にかかっている電荷を逃がすことができる。

【００４２】（実施の形態４）本実施の形態は、あらか
じめアンテナ効果の対策を行った最上位層のダミー端子
のついたスタンダードセルを配置し、概略配線処理後に
おいてゲート電極に接続する配線がゲート酸化膜を劣化
させる所定の長さを超えている場合、前記配線を経路途
中にそのゲート端子のあるスタンダードセルのダミー端
子に接続するようにネットリストを変更して再度概略配
線から実行するようにしており、ゲート電極に接続する
配線はスタンダードセル内の短距離で最上位層に接続さ
れるようにしてアンテナ効果を回避している。

【００４３】図７は、本発明の半導体集積回路の設計方
法の実施の形態４における設計工程を示すフローチャー
ト、図８は本発明の半導体集積回路の設計方法の実施の
形態４におけるアンテナ効果の対策を行った最上位層の
ダミー端子のついたスタンダードセルを示す図、図９は
図７の概略配線処理後の配線経路図、図１０は図７に基
づく設計工程の処理後の配線経路図である。

【００４４】次に図７の設計工程について説明すると、
まず、対象となるセルとしては図８に示す最上位層のダ
ミー端子のついたスタンダードセルであって、図８の８
０１はスタンダードセル、８０２はスタンダードセル８
０１内のトランジスタ、８０３はスタンダードセル８０
１内のトランジスタの入力端子、８０４は最上位層のダ
ミー端子を表している。図７における工程７０１は、従
来の方法と同じくセルの配置処理である。次に工程７０
２において概略配線を行うが、その結果は図９に示すよ
うになる。すなわち、図９において、９０１はスタンダ
ードセル１、９０２はスタンダードセル１９０１内のト
ランジスタ、９０３はスタンダードセル１９０１内のト
ランジスタの入力端子、９０４はスタンダードセル１９
０１内のダミー端子、９０５は入力端子９０３につなが
る第１配線層、９０６，９０８は第２配線層、９０７は
第３配線層、９０９はスタンダードセル２、９１０はス
タンダードセル２９０９内のトランジスタ、９１１はス
タンダードセル２９０９内のトランジスタの出力端子、
９１２は出力端子９１１につながる第１配線層である。

【００４５】次に、配線の経路を見積もっている工程７
０３から工程７０４において、配線がアンテナ効果の起
こらない制限以内の長さとなる配置であるかを検証す
る。まず、工程７０１で標準セル配置処理を行い、工程
７０２により概略配線を行い、概略配線の結果より工程
７０３でゲート電極に接続されている配線長を見積もり
計算する。工程７０４において、工程７０３で見積もっ
た配線長がアンテナ効果を生じる所定の配線長を超える
か検証し、工程７０５において、アンテナ効果が発生す
る可能性の判断を行い、可能性が存在する場合、その発
生する可能性のあるゲート端子を含むスタンダードセル
内のダミー端子を経由するようにネットリストを変換す
る工程７０６のネットリスト変換工程後、工程７０７に
てフラグを成立させ、その後は、工程７０５に戻り次の
配線を検索する。

【００４６】また、工程７０５後にすべてのレイアウト
パターンが配線長の制限を満たしたとき、工程７０７に
てフラグが成立していれば、工程７０７の概略配線２を
行い、工程７１０の次工程、配線工程へと移行する。フ
ラグが成立していない場合は、工程７１０の次工程、配
線工程へと移行する。ここで、実際の配線処理は特殊な
考慮はいらず、従来の手法と同じ処理で自動配線が実現
できる。

【００４７】このような設計に基づき製造されたスタン
ダードセルの構成を図１０に示す。図１０において、１
００１はスタンダードセル１、１００２はスタンダード
セル１１００１内のトランジスタ、１００３はトランジ
スタ１００２の入力端子、１００５は入力端子１００３
につながる第２配線層、１００６は第３配線層、１００
４はスタンダードセル１１００１内のダミー端子、１０
０８はスタンダードセル２、１００９はスタンダードセ
ル２１００８内のトランジスタ、１０１１はトランジス
タ１００９の出力端子、１０１０は出力端子１０１１に
つながる第１配線層である。

【００４８】なお、この図８ないし図１０に示す配線例
は３層であるがさらに配線が多層化しても対応できるも
のである。

【００４９】以上のように、本実施の形態によれば、ア
ンテナ効果が発生する可能性が存在する場合、その発生
する可能性のあるゲート端子を含むスタンダードセル内
のダミー端子を経由するようにネットリストを変換する
ので、スタンダードセルの置き換えを行う後戻り工程が
発生せず、電気ストレスを回避できる。

【００５０】

【発明の効果】以上のように、本発明によれば、半導体
集積回路内のトランジスタのゲート電極に接続される配
線の中で、半導体集積回路製造時において拡散層につな
がっていない配線が存在しなくなり、アンテナ効果を回
避することができるという有利な効果が得られる。

【図面の簡単な説明】

【図１】本発明の半導体集積回路の設計方法の実施の形
態１における設計工程を示すフローチャート

【図２】本発明の半導体集積回路の設計方法の実施の形
態１における設計方法に基づくスタンダードセルの構成
を示す模式断面図

【図３】本発明の半導体集積回路の設計方法の実施の形
態２における設計工程を示すフローチャート

【図４】本発明の半導体集積回路の設計方法の実施の形
態３における設計工程を示すフローチャート

【図５】図４の概略配線処理後の配線経路図

【図６】図４に基づく工程の処理後の配線経路図

【図７】本発明の半導体集積回路の設計方法の実施の形
態４における設計工程を示すフローチャート

【図８】本発明の半導体集積回路の設計方法の実施の形
態４におけるアンテナ効果の対策を行った最上位層のダ
ミー端子のついたスタンダードセルを示す図

【図９】図７の概略配線処理後の配線経路図

【図１０】図７に基づく工程の処理後の配線経路図

【図１１】従来の半導体集積回路の設計方法におけるゲ
ート酸化膜劣化現象を説明するためのスタンダードセル
の摸式断面図

【図１２】従来のスタンダードセルの従来技術１におけ
る構成を示す模式断面図

【図１３】従来のスタンダードセルの従来技術２におけ
る構成の要部を示す模式図

【図１４】従来のスタンダードセルの従来技術２で用い
られる設計方法のフローチャート

【図１５】従来のスタンダードセルの従来技術２で用い
られる設計方法に基づくレイアウト図

【符号の説明】

１０１標準セル配置処理工程１０２概略配線工程１０３配線長の見積もり工程１０４アンテナ効果の発生する可能性があるレイアウ
トの抽出工程１０５アンテナ効果判定工程１０６セル置き換え工程１０７概略配線２工程１０８次工程２０１シリコン基盤２０２ＬＯＣＯＳ酸化膜２０３ゲート酸化膜２０４ゲート電極２０５層間酸化膜２０６層間酸化膜２０７層間酸化膜２０８第１配線層２０９第２配線層２１０最上位配線層３０１標準セル配置処理工程３０２概略配線工程３０３配線長の見積もり工程３０４アンテナ効果の発生する可能性があるレイアウ
トの抽出工程３０５アンテナ効果判定工程３０６アンテナ処理工程３０７配線判定工程３０８接続ピン判定工程３０９概略配線２工程３１０次工程４０１標準セル配置処理工程４０２概略配線工程４０３配線長の見積もり工程４０４アンテナ効果の発生する可能性があるレイアウ
トの抽出工程４０５アンテナ効果判定工程４０６最上位層抽出工程４０７ソース近傍抽出工程４０８最上位配線層変更工程４０９概略配線２工程４１０次工程４１１アンテナ処理工程５０１スタンダードセル１５０２トランジスタ５０３入力端子５０４第１配線層５０５第２配線層５０６第３配線層５０７第２配線層５０８スタンダードセル２５０９トランジスタ５１０出力端子５１１第１配線層６０１スタンダードセル１６０２トランジスタ６０３入力端子６０４第１配線層６０５第２配線層６０６スタンダードセル２６０７トランジスタ６０８出力端子６０９第１配線層７０１標準セル配置処理工程７０２概略配線工程７０３配線長の見積もり工程７０４アンテナ効果の発生する可能性があるレイアウ
トの抽出工程７０５アンテナ効果判定工程７０６ネットリスト変換工程７０７フラグ成立工程７０８フラグ判定工程７０９概略配線２工程７１０次工程８０１スタンダードセル８０２トランジスタ８０３トランジスタの入力端子８０４最上位層のダミー端子９０１スタンダードセル１９０２トランジスタ９０３入力端子９０４ダミー端子９０５第１配線層９０６第２配線層９０７第３配線層９０８第２配線層９０９スタンダードセル２９１０トランジスタ９１１出力端子９１２第１配線層１００１スタンダードセル１１００２トランジスタ１００３入力端子１００４ダミー端子１００５第２配線層１００６第３配線層１００７第２配線層１００８スタンダードセル２１００９トランジスタ１０１０出力端子１０１１第１配線層

Claims

【特許請求の範囲】

【請求項１】スタンダードセルを用いた自動配置配線
方法に基づく半導体集積回路の設計方法であって、概略
配線を行う工程と、概略配線結果よりゲート電極に接続
されている配線長を見積もり計算する工程と、前記見積
もり計算する工程で見積もった配線長がアンテナ効果を
発生する可能性を検出する工程と、アンテナ効果を発生
する可能性が存在する場合、スタンダードセルを最上位
配線層に端子を持つスタンダードセルに置き換える工程
と、置き換えたスタンダードセルに概略配線を行う工程
を含むことを特徴とする半導体集積回路の設計方法。
【請求項２】スタンダードセルを用いた自動配置配線
方法に基づく半導体集積回路の設計方法であって、概略
配線を行う工程と、概略配線結果よりゲート電極に接続
されている配線長を見積もり計算する工程と、前記見積
もり計算する工程で見積もった配線長がアンテナ効果を
発生する可能性を検出する工程と、前記配線長がゲート
酸化膜を劣化させる所定の長さを超え、アンテナ効果を
発生する可能性がある場合、最上位配線層に端子を持つ
スタンダードセルをその配線経路途中に挿入する工程
と、前記挿入されたスタンダードセルに再度概略配線を
行う工程と、前記再度の概略配線において最上位配線層
に配線できなかった場合、１つ下位または２つ下位の配
線層で接続できるか調べる工程を含むことを特徴とする
半導体集積回路の設計方法。
【請求項３】スタンダードセルを用いた自動配置配線
方法に基づく半導体集積回路の設計方法であって、概略
配線を行う工程と、概略配線結果よりゲート電極に接続
されている配線長を見積もり計算する工程と、前記見積
もり計算する工程で見積もった配線長がアンテナ効果を
発生する可能性を検出する工程と、アンテナ効果を発生
する可能性がある最上位配線層の配線長が拡散層の近傍
でかつ１箇所である場合、その配線を１階層下の層で配
線する工程を含むことを特徴とする半導体集積回路の設
計方法。
【請求項４】スタンダードセルを用いた自動配置配線
方法に基づく半導体集積回路の設計方法であって、概略
配線を行う工程と、概略配線結果よりゲート電極に接続
されている配線長を見積もり計算する工程と、前記見積
もり計算する工程で見積もった配線長がアンテナ効果を
発生する可能性を検出する工程と、前記配線長がゲート
酸化膜を劣化させる所定の長さを超え、アンテナ効果を
発生する可能性がある場合、前記配線長を経路途中にそ
のゲート端子のあるスタンダードセルのダミー端子に接
続するようにネットリストを変更する工程を含み、変更
後これを前記アンテナ効果を発生する可能性を検出する
工程に戻り次の配線を検出することを特徴とする半導体
集積回路の設計方法。