JP2002289695A - 半導体集積回路のレイアウト方法 - Google Patents

半導体集積回路のレイアウト方法

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JP2002289695A
JP2002289695A JP2001093099A JP2001093099A JP2002289695A JP 2002289695 A JP2002289695 A JP 2002289695A JP 2001093099 A JP2001093099 A JP 2001093099A JP 2001093099 A JP2001093099 A JP 2001093099A JP 2002289695 A JP2002289695 A JP 2002289695A
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semiconductor integrated
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Abstract

(57)【要約】 【課題】回路素子数を増やすことなく、配線製造工程に
おいて発生するチャージ電流によりトランジスタのゲー
トが破壊するのを防止することが出来る半導体集積回路
のレイアウト方法を提供する。 【解決手段】内部領域12内部に配置された回路ブロッ
ク13〜16の外側に最上位配線だけが配線可能なリン
グ状の配線障壁領域131〜161を設け、回路ブロッ
ク13〜16の外部から回路ブロック13〜16に接続
する配線が、必ず最上位配線を介して回路ブロックに接
続するようにして、アンテナ効果に影響する配線を短く
しアンテナ比を低減する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体集積回路のレ
イアウト方法に関し、特にアンテナ効果によるゲート破
壊を防止することができる半導体集積回路のレイアウト
方法に関する。
【0002】
【従来の技術】近年、半導体の微細加工技術の進歩に伴
い、半導体集積回路の高密度化、高集積度化が進み、半
導体集積回路の製造プロセスはディ−プサブミクロンの
時代を迎えた。そこでこれまで直面しなかったさまざま
な問題が顕著化しており、そのひとつにアンテナ効果に
よるゲート破壊の問題がある。
【0003】配線のエッチング工程では、プラズマにさ
らされる配線導体の露出部は配線の側面となり、配線導
体の露出部の面積は配線周囲長×配線膜厚となる。配線
導体の露出部の面積をゲート膜面積で除した値をアンテ
ナ比といい、アンテナ比が大きくなるとゲート膜にチャ
ージされる電荷が相対的に増加し、図7に示すようにプ
ラズマによる電荷がゲートに接続する各階層の配線を介
してゲートにチャージ電流として流れ込み、この電流が
しきい値を越えるとゲート破壊が発生する。
【0004】製造プロセス毎に、アンテナ効果を防ぐた
めのアンテナ比の許容基準値が定められており、レイア
ウト設計後はこの許容基準値を越えた配線パターンが存
在しないかどうかを検証する必要があった。
【0005】アンテナ効果によるゲート破壊を設計上防
止するための対策が特開2000−174131号公報
に記載されており、この公報記載の半導体集積回路で
は、専用のI/Oセルを介して階層ブロックの外部配線
を内部配線に接続する。従って、直接階層ブロックの内
部配線と外部配線とが接続されず、外部配線からのチャ
ージ電流が専用I/Oセルにより吸収されるので、ゲー
ト破壊を防止することが出来る。
【0006】
【発明が解決しようとする課題】上述した特開2000
−174131号公報は、専用I/Oセルを設けること
により、ゲート破壊の原因となるチャージ電流が直接外
部配線からゲートに流入するのを防止するので、半導体
集積回路を構成する素子数が増加しレイアウト面積が増
大すると共に、専用I/Oセルに付加する寄生容量によ
り配線遅延が増大するという問題がある。
【0007】このため本発明の目的は、回路素子数を増
やすことなく、配線製造工程において発生するチャージ
電流によりトランジスタのゲートが破壊するのを防止す
ることが出来る半導体集積回路のレイアウト方法を提供
することにある。
【0008】
【課題を解決するための手段】このため本発明の半導体
集積回路のレイアウト方法は、半導体集積回路を構成す
る複数の回路ブロックの配置と、複数の配線層からなる
配線を用いて前記回路ブロック間の配線を行う半導体集
積回路のレイアウト方法であって、前記回路ブロックを
配置する配置工程と、前記複数の配線層のうちの特定の
配線層を配線可能とする配線障壁領域を、前記複数の回
路ブロックのうち少なくとも1個の前記回路ブロックを
リング状に囲むように設定する配線障壁領域設定工程
と、前記回路ブロックの端子と他の前記回路ブロックの
端子とを接続する配線を生成する配線工程と、前記端子
に接続する各層毎の配線側面積を、前記端子に接続し前
記回路ブロックを構成するトランジスタのゲート面積で
除したアンテナ比が許容基準値よりも小さいか否かを判
定し、前記アンテナ比が許容基準値よりも小さいと判定
した場合は、前記配線工程で生成された配線をマスク製
作用の配線パターンとして出力し、前記アンテナ比が許
容基準値よりも大きいと判定した場合は、前記アンテナ
比が許容基準値よりも小さくするために前記配線工程で
の配線処理に戻るアンテナ比判定工程と、とを備えてい
る。
【0009】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
【0010】図1は、本発明の半導体集積回路の設計方
法を説明するための模式的レイアウト図であり、10は
半導体チップ、11はボンディングパッド、12は回路
ブロックを配置するための内部領域、13〜16はCP
U、RAM、ROM、ALUなどの回路ブロック、13
1〜161は各回路ブロック13〜16の外枠に隣接し
てリング状に配置された配線障壁領域である。
【0011】配線障壁領域131〜161を設けずに、
各ブロック13〜16間の配線、及び各回路ブロック1
3〜16と内部領域12の外側に配置された入出力バッ
ファ(記載せず)間との配線を行うと、これらの配線の
うち長配線長を有する配線はアンテナ効果に対する影響
が著しく大きくなり、長配線長を有する配線を介して回
路ブロック13〜16にチャージ電流が流入し、回路ブ
ロック13〜16を構成するトランジスタのゲートを破
壊する。
【0012】そのため本発明は、回路ブロック13〜1
6の外周に沿ってリング状の配線障壁領域131〜16
1を設け、回路ブロック13〜16の外部から回路ブロ
ック13〜16に接続する配線のうち、アンテナ効果に
影響する配線の配線長を短くなるように自動的配線する
ことにより、アンテナ比を低減しゲートが破壊しないよ
うにしている。
【0013】図2(a)は、図1に示す回路ブロック1
3と配線障壁領域131の点線部分132の拡大図であ
り、回路ブロック13の外形を表す回路ブロック外枠2
1と、回路ブロック13の入力端子、または出力端子、
あるいは入出力端子からなる回路ブロック端子22と、
自動配線を行うための配線グリッド23と、配線障壁領
域131とが示されている。
【0014】配線障壁領域131は、最上位配線層の配
線グリッドだけが設定されており、このため回路ブロッ
ク13〜16の外部から回路ブロック13〜16の内部
に、配線障壁領域131を介して配線処理を行う自動配
線工程では、配線障壁領域131の領域において、自動
的に最上位配線で配線障壁領域131の内部配線と外部
配線とが接続されることになる。
【0015】ここで配線障壁領域131の幅bは、最上
位配線から1階層下の配線層に接続するためのビアを2
個配置するために必要な1配線グリッド分あれば十分で
ある。
【0016】また間隔aは、半導体集積回路の製造工
程、使用する配線層の数などにより異なるが、回路ブロ
ック端子22の配線レベルをn(nは自然数)、半導体
集積回路全体の最上位配線の配線レベルをm(mは自然
数であり、通常m>n)とすると、間隔aは次の(1)
式により算出される。
【0017】 a=(m−n)+α[配線グリッド] ・・・(1) ここでαは、回路ブロック13〜16が配線グリッド上
にない回路ブロック配置グリッド上に配置されている場
合の、配線グリッドと回路ブロック配置グリッドとの間
隔をあらわす。
【0018】(1)式を図2(b),(c)を参照して
具体的に説明すると、図2(b)はn=1,m=5の場
合の回路ブロック端子22と外部配線246とを接続す
る配線パターンの平面図を示しており、231〜236
は配線グリッド、241〜245は1層〜5層の各配
線、246は4層の配線、251は1層の配線241と
2層の配線242とを接続するためのビア、252は2
層の配線242と3層の配線243とを接続するための
ビアであり、253〜254も同様である。
【0019】図から明らかなように、配線グリッド23
1と配線グリッド235の間隔は、5−1=4(配線グ
リッド)である。
【0020】従って回路ブロック外枠21と配線障壁領
域131間は、上記に説明した4配線グリッドに回路ブ
ロック配置グリッドと配線グリッド間の間隔αを加算す
ることにより算出できる。
【0021】上記に説明したように、回路ブロック外枠
21と配線障壁領域131間には配線グリッド23が設
けられており、回路ブロック13〜16の外部から回路
ブロック13〜16に接続する配線は、配線障壁領域1
31で半導体集積回路の最上位配線層の配線に接続し、
配線障壁領域131の内側では配線グリッド23上の配
線を介して、最終的に回路ブロック端子22に接続され
る。
【0022】次に図3を用いて、具体的に本発明による
半導体集積回路について説明する。
【0023】図3は、図2に示す配線障壁領域131が
設定された場合の回路ブロック端子22Aと、回路ブロ
ックの外部配線31Eとを接続する配線パターンを示し
ている。
【0024】回路ブロック端子22Aと同一配線層の配
線31Aは回路ブロック端子22Aから引き出され、配
線31Aより1階層上の配線31Bに接続される。この
ように順次配線層が変更され、(m−1)層配線31C
に接続される。
【0025】そして配線31Cは、配線障壁領域131
の左端に配置されたビアを介してm層配線31Dに接続
する。同様に、配線31Dは配線障壁領域131の右端
に配置されたビアを介して、(m−1)層配線31Eに
接続する。こうして、外部配線31Eと回路ブロック端
子22Aとが配線障壁領域131上の最上位層の配線3
1Dを介して接続する。
【0026】上記に説明したことからわかるように、回
路ブロック端子22Aに接続する配線に着目すると、こ
れらの配線は配線障壁領域131の内側の配線31A〜
31Cと、配線障壁領域131上の配線31Dと、配線
障壁領域131の外側の配線31E〜とに分けられる。
【0027】配線層の形成は、第1層の配線から最上位
のm層配線までプラズマエッチングで順次形成していく
が、最上位配線の形成工程で、配線障壁領域131の内
側の配線31A〜31Cと、配線障壁領域131の外側
の配線31Eとが接続することになり、(m−1)層配
線までのプラズマエッチング工程では、回路ブロック端
子22Aに接続する配線は、配線障壁領域131の内側
の配線31A〜31Cのみである。
【0028】これらの配線31A〜31Cは、回路ブロ
ック外枠21の近くに配置された配線障壁領域131の
内側で配線されるので、配線長が長くなることはない。
従って、(m−1)層配線までのプラズマエッチング工
程では、アンテナ比が小さくゲートがチャージ電流によ
り破壊されることはない。
【0029】次にm層配線のプラズマエッチング工程で
あるが、プラズマエッチングの対象となる配線はm層の
最上位配線のみであり、これより下層の配線はプラズマ
エッチングが完了しているため、アンテナ比に及ぼす配
線は最上位配線だけとなる。
【0030】従って、配線障壁領域131の両側に配置
された2つのビアを接続する最上位配線31Dの配線長
は1配線グリッド程度と十分短いので、最上位配線のプ
ラズマエッチング工程において、回路ブロック端子22
Aに接続する配線のアンテナ比は十分小さい。この為、
回路ブロック端子22Aに接続するトランジスタのゲー
トが、アンテナ効果により破壊するのを防止することが
出来る。
【0031】次に本発明による半導体集積回路の設計方
法について、図4に示すフローチャートを参照して説明
する。
【0032】最初にステップS1において、回路ブロッ
クの外枠と配線障壁領域との間隔、配線障壁領域の幅、
配線障壁領域の形状、アンテナ比の許容基準値などに関
する条件を設定する。
【0033】次にステップS2において、図1に示す内
部領域12に半導体集積回路を構成する回路ブロックを
配置し、ステップS3で回路ブロックの外側に図1,2
に示すリング状の配線障壁領域を設定する。
【0034】続いてステップS4において、回路ブロッ
ク間の配線と、回路ブロックと内部領域の外側に配置さ
れた入出力バッファ間とを接続する配線とを自動的に配
線する自動配線処理を行い、ステップS5において、回
路ブロック端子毎にこの回路ブロック端子に接続する配
線の配線層、配線長、配線幅などを参照してアンテナ比
を算出する。
【0035】次にステップS6において、ステップS5
で算出したアンテナ比がステップS1で設定した許容基
準値よりも小さいか否かを判定し、アンテナ比が許容基
準値よりも小さいと判定された場合は、ステップS4で
生成した配線を最終的な配線パターンとし、ステップS
7でこの最終的な配線パターンを用いてマスク制作のた
めのマスクパターンを生成する。
【0036】またアンテナ比が許容基準値を上回ってい
る場合は、許容基準値を超えている配線経路を探索し、
この配線経路上の配線を許容基準値を満たすように強制
的に配線し、ステップS4で残りの配線に対して自動配
線の処理を行う。
【0037】なお上記において、配線障壁領域131
は、最上位配線層の配線グリッドだけが設定されてお
り、自動的に最上位配線で配線障壁領域131の内部配
線と外部配線とが接続されるとしたが、配線障壁領域に
対して最上位配線層の1階層下までを配線禁止に設定し
ても同様な効果が得られる。
【0038】すなわち1層配線〜(m−1)層配線に対
して、配線障壁領域が禁止領域となっているのでこの配
線障壁領域内では自動配線されず、最上位配線であるm
層配線だけが自動配線の対象配線となる。
【0039】次に本発明の半導体集積回路の第2の実施
の形態について、図5(a),(b)を参照して説明す
る。
【0040】図5(a)において、51は内部領域1
2’に配置された回路ブロックの1つであり、回路ブロ
ック51の外周に沿って配線障壁領域52が設定されて
いる。配線障壁領域52内では、リング状にビア53が
配線グリッド上に配置されている。すなわち、これらの
ビア53は、第1層配線と第2層配線〜第(m−2)層
配線と第(m−1)層配線とをそれぞれ接続するように
配線層が定義されている。
【0041】そして図5(b)に示すように、これらの
ビア53は各配線グリッド54に対、配線障壁領域52
の一辺に沿って直線的に最小配線グリッド単位で配置さ
れるので、第1層配線〜第(m−1)層配線は配線障壁
領域52上を配線することが出来ない。一方、図5
(b)に示すm層配線55は、配線グリッド54上を配
線することが可能である。
【0042】また配線障壁領域52とこの配線障壁領域
52を構成するビア53は、図4のステップS6でアン
テナ比が許容基準値よりも小さいと判定された場合は、
不要なデータとなるのでステップS7のマスクパターン
生成に先立って、設計データから削除する。
【0043】次に本発明の半導体集積回路の第3の実施
の形態について、図6(a),(b)を参照して説明す
る。
【0044】図6(a)において、61は内部領域1
2”に配置された回路ブロックの1つであり、回路ブロ
ック61の外側に配線障壁領域62が設定されている。
さらに、回路ブロック61の外枠と配線障壁領域65の
外枠との間の領域を複数に分割する配線障壁領域分割パ
ターン63が設けられている。
【0045】この配線障壁領域分割パターン63内で
は、全層すなわち第1層〜第m層までの配線が禁止され
るように設定されている。図6(a)に示す例では、配
線障壁領域分割パターン63により、回路ブロック61
の外枠と配線障壁領域65の外枠との間の領域が、4つ
の分割領域66A〜66Dに分割されている。
【0046】従って、回路ブロック61を構成する回路
ブロック端子64から回路ブロック61の外部に接続す
る配線65は、分割領域66D内で配線処理が行われ、
他の分割領域、例えば分割領域66Aに配線が回り込む
ことはない。
【0047】このため図6(b)に示すように、回路ブ
ロック61の外枠と配線障壁領域65の外枠との間の領
域を迂回して回路ブロック61の外部に配線されること
はない。従って、図6(a),(b)から容易にわかる
ように、本実施の形態による半導体集積回路は、配線長
が冗長となり配線容量が増大して動作速度が低下すると
共に、配線長が増大することによるアンテナ比が増大す
るという問題は発生しない。
【0048】すなわち本実施の形態による半導体集積回
路は、回路ブロックの外枠と配線障壁領域の外枠との間
の領域で回路ブロック端子から回路ブロックの外部に接
続する配線が冗長とならず短い配線長で自動配線が行わ
れるので、アンテナ比が小さくなると共に配線容量が小
さいので半導体集積回路を高速に動作することができ
る。
【0049】なお図6(a)において、配線障壁領域分
割パターンにより、回路ブロックの外枠と配線障壁領域
の外枠との間の領域を4分割する場合について説明した
が、8分割、16分割などの分割方法であっても良い。
【0050】要は、回路ブロックの外枠と配線障壁領域
の外枠との間の領域を複数に分割することにより、回路
ブロック端子から回路ブロックの外部に接続される配線
が1つの分割領域内を経由して外部配線に接続されるよ
うにして、分割領域内では配線長が長くならないように
することが重要である。
【0051】また上記において、配線障壁領域は最上位
配線のみが配線可能であるとして説明したが、必ずしも
最上位配線である必要はなく、全層のうちの特定の配線
層だけが配線可能となるように設定しても同様な効果が
得られる。
【0052】また、回路ブロックの全てについて配線障
壁領域をリング状に設定する必要はなく、例えば図1に
おいて配線障壁領域141の右辺から長配線長の外部配
線が回路ブロック14の内部に接続されることが無いこ
とが明確である場合は、配線障壁領域141の右辺を削
除し箱形の形状としても良い。こうすることにより、配
線障壁領域の面積を小さくすることが出来る。
【0053】
【発明の効果】以上説明したように本発明による半導体
集積回路のレイアウト方法は、従来技術のような特別の
素子を設けることなく、CPU、メモリ、フリップフロ
ップ回路などの汎用的な回路ブロックを構成するゲート
に対して、アンテナ効果によるゲート破壊を防止するこ
とが出来る。このため、回路ブロックを特別に設計しな
くとも良いので、回路ブロックに関するライブラリデー
タなどの設計資産を流用することが出来る。
【0054】さらに特別な素子が不要であるので、チッ
プ面積を低減することが出来るほか、半導体集積回路の
ネットリストデータが小さくなるので、設計効率が向上
する。
【0055】また本発明による半導体集積回路の設計方
法においては、回路ブロックに隣接してリング状の配線
障壁領域を設けることにより、アンテナ効果によるゲー
ト破壊を防止するので、回路ブロック端子に接続する各
配線層の配線のうち、アンテナ効果に寄与する長配線長
の配線は、配線障壁領域の外側の配線となる。このた
め、図4のステップS6でアンテナ比が許容基準値より
も大きい配線が生じても、配線の修正は配線障壁領域の
外側の配線を対象として行えば良く、回路ブロック内部
及び配線障壁領域の内側の配線パターンを変更する必要
がない。従って、修正を容易に行うことができる。
【図面の簡単な説明】
【図1】本発明の半導体集積回路の設計方法を説明する
ための模式的レイアウト図である。
【図2】図2(a)は、図1に示す回路ブロック13と
配線障壁領域131の点線部分132の拡大図であり、
図2(b)はn=1,m=5の場合の回路ブロック端子
22と外部配線246とを接続する配線パターンの平面
図であり、図2(c)は図2(b)の平面図で示す配線
構造の模式的構造断面図である。
【図3】本発明の半導体集積回路の設計方法を具体的に
説明するための模式的レイアウト図である。
【図4】本発明の半導体集積回路の設計方法を説明する
ためのフローチャートである。
【図5】本発明の半導体集積回路の設計方法の実施例を
説明するための模式的レイアウト図である。
【図6】図6(a)は、本発明の半導体集積回路の設計
方法の他の実施例を説明するための模式的レイアウト図
であり、図6(b)は図6(a)で示した設計方法を用
いない場合の問題点を説明するための模式的レイアウト
図である。
【図7】従来の半導体集積回路の設計方法による問題点
を説明するための模式的構造断面図である。
【符号の説明】
10 半導体チップ 11 ボンディングパッド 12,12’,12” 回路ブロックを配置するため
の内部領域 13〜16,51,61 回路ブロック 131〜161 配線障壁領域 21 回路ブロック外枠 22,22A,64 回路ブロック端子 23、231〜236,54 配線グリッド 131,52,62 配線障壁領域 241〜246,31A〜31E,55,65 配線 251〜254,53 ビア 63 配線障壁領域分割パターン 66A〜66D 分割領域
フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 27/088 H01L 21/88 S Z 27/08 102D Fターム(参考) 5B046 AA08 BA05 BA06 5F033 HH07 JJ07 KK07 UU05 VV00 VV03 XX00 XX23 5F048 AA01 AA02 AA09 AB02 AB03 AC01 BF02 BF12 BF15 BF16 CC11 CC15 5F064 AA06 BB09 BB13 BB15 DD25 EE02 EE05 EE08 EE09 EE13 EE23 EE27 EE43 EE60 GG03 HH06

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 半導体集積回路を構成する複数の回路ブ
    ロックの配置と、複数の配線層からなる配線を用いて前
    記回路ブロック間の配線を行う半導体集積回路のレイア
    ウト方法であって、 前記回路ブロックを配置する配置工程と、 前記複数の配線層のうちの特定の配線層を配線可能とす
    る配線障壁領域を、前記複数の回路ブロックのうち少な
    くとも1個の前記回路ブロックをリング状に囲むように
    設定する配線障壁領域設定工程と、 前記回路ブロックの端子と他の前記回路ブロックの端子
    とを接続する配線を生成する配線工程と、 前記端子に接続する各層毎の配線側面積を、前記端子に
    接続し前記回路ブロックを構成するトランジスタのゲー
    ト面積で除したアンテナ比が許容基準値よりも小さいか
    否かを判定し、前記アンテナ比が許容基準値よりも小さ
    いと判定した場合は、前記配線工程で生成された配線を
    マスク製作用の配線パターンとして出力し、前記アンテ
    ナ比が許容基準値よりも大きいと判定した場合は、前記
    アンテナ比が許容基準値よりも小さくするために前記配
    線工程での配線処理に戻るアンテナ比判定工程と、を備
    えることを特徴とする半導体集積回路のレイアウト方
    法。
  2. 【請求項2】 前記特定の配線層を、前記複数の配線層
    のうちの最上位の配線層とすることを特徴とする請求項
    1記載の半導体集積回路のレイアウト方法。
  3. 【請求項3】 前記配線障壁領域に対して、各層毎の配
    線グリッドのうち前記特定の配線層の前記配線グリッド
    が設定されていることを特徴とする請求項1記載の半導
    体集積回路のレイアウト方法。
  4. 【請求項4】 前記配線障壁領域に対して、各層毎の配
    線禁止領域のうち前記特定の配線層の前記配線禁止領域
    を除いた各層の前記配線禁止領域が設定されていること
    を特徴とする請求項1記載の半導体集積回路のレイアウ
    ト方法。
  5. 【請求項5】 前記配線障壁領域に対して、各層毎のビ
    アのうち前記特定の配線層の前記ビアを除いた各層の前
    記ビアが設定されていることを特徴とする請求項1記載
    の半導体集積回路のレイアウト方法。
  6. 【請求項6】 前記回路ブロックの外枠と前記配線障壁
    領域の内側との間隔aが、mを最上位配線層の配線層番
    号とし、nを前記端子に接続する配線層の配線層番号と
    し、αを前記回路ブロックの外枠とこの外枠に最も近い
    配線グリッドとの間隔とすると、次式により算出される
    ことを特徴とする請求項2記載の半導体集積回路のレイ
    アウト方法。 a=(m−n)+α[配線グリッド]
  7. 【請求項7】 半導体集積回路を構成する複数の回路ブ
    ロックの配置と、複数の配線層からなる配線を用いて前
    記回路ブロック間の配線を行う半導体集積回路のレイア
    ウト方法であって、 前記回路ブロックを配置する配置工程と、 前記複数の配線層のうちの特定の配線層を配線可能とす
    る配線障壁領域を、前記複数の回路ブロックのうち少な
    くとも1個の前記回路ブロックをリング状に囲むように
    設定する配線障壁領域設定工程と、 前記回路ブロックの外側と前記配線障壁領域との間を複
    数の分割領域に分割し、前記分割領域を越えて配線され
    ないように前記分割領域の境界に配線障壁領域分割パタ
    ーンを生成する工程と、 前記回路ブロックの端子と他の前記回路ブロックの端子
    とを接続する配線を生成する配線工程と、 前記端子に接続する各層毎の配線側面積を、前記端子に
    接続し前記回路ブロックを構成するトランジスタのゲー
    ト面積で除したアンテナ比が許容基準値よりも小さいか
    否かを判定し、前記アンテナ比が許容基準値よりも小さ
    いと判定した場合は、前記配線工程で生成された配線を
    マスク製作用の配線パターンとして出力し、前記アンテ
    ナ比が許容基準値よりも大きいと判定した場合は、前記
    アンテナ比が許容基準値よりも小さくするために前記配
    線工程での配線処理に戻るアンテナ比判定工程と、を備
    えることを特徴とする半導体集積回路のレイアウト方
    法。
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