JP3996735B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3996735B2 JP3996735B2 JP2000364112A JP2000364112A JP3996735B2 JP 3996735 B2 JP3996735 B2 JP 3996735B2 JP 2000364112 A JP2000364112 A JP 2000364112A JP 2000364112 A JP2000364112 A JP 2000364112A JP 3996735 B2 JP3996735 B2 JP 3996735B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- semiconductor device
- circuit
- cell
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 83
- 239000000758 substrate Substances 0.000 claims description 17
- 230000005669 field effect Effects 0.000 claims description 3
- 239000003990 capacitor Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 30
- 238000000034 method Methods 0.000 description 23
- 238000013461 design Methods 0.000 description 19
- 230000006870 function Effects 0.000 description 13
- 238000003860 storage Methods 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 230000008569 process Effects 0.000 description 7
- 101150034680 Lis-1 gene Proteins 0.000 description 6
- 101150084844 PAFAH1B1 gene Proteins 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- 238000000926 separation method Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 241000080590 Niso Species 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 239000010941 cobalt Substances 0.000 description 3
- 229910017052 cobalt Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 238000003786 synthesis reaction Methods 0.000 description 3
- 101000685663 Homo sapiens Sodium/nucleoside cotransporter 1 Proteins 0.000 description 2
- 101000821827 Homo sapiens Sodium/nucleoside cotransporter 2 Proteins 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 102100023116 Sodium/nucleoside cotransporter 1 Human genes 0.000 description 2
- 102100021541 Sodium/nucleoside cotransporter 2 Human genes 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 238000012795 verification Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 150000001868 cobalt Chemical class 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 239000013598 vector Substances 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、その製造方法および記憶媒体技術に関し、特に、半導体装置のレイアウト設計技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体装置のレイアウト設計では、半導体装置の種類等に応じて種々のレイアウト設計方式がある。本発明者らが検討したレイアウト設計方式は、例えばマクロセル（メガセル）方式である。この方式は、例えばマイクロプロセッサ、メモリ、Ｉ／Ｏ（Input／Output）およびカスタム回路等のようなシステムを１チップ化するときに有効な方式であり、大小様々な回路ブロックをチップ領域に配置し、それらの間を配線する方式である。
【０００３】
【発明が解決しようとする課題】
ところが、上記本発明者らが検討した技術においては、以下の課題があることを本発明者は見出した。
【０００４】
すなわち、回路ブロック間を接続するために必要とする配線領域が半導体チップ上の無駄な領域となり、チップサイズが増大する問題がある。図２０は、その様子の一例を示している。ここでは、信号端子５０および電源端子５１が、回路ブロック５２のセル枠上に配置されている。この回路ブロック５２を図２０の左右横方向（Ｘ方向）に複数並べると、回路ブロック５２間の信号接続のために隣接回路ブロック５２間に第２層配線５３ａや第３層配線５３ｂを配置するための配線領域５４を設ける必要がある。これが、チップサイズの増加を招く。
【０００５】
本発明の目的は、チップサイズを縮小することのできる技術を提供することにある。
【０００６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００８】
すなわち、本発明は、回路ブロックの信号用の端子を、複数の回路ブロックが配置される第１方向に交差する第２方向に複数のチャネル分を確保可能な構造とし、前記信号用の端子の引き出しを、前記信号用の端子よりも上層の配線であって、前記第１方向に延在する第１配線で行うものである。
【０００９】
また、本発明は、前記信号用の端子を、前記第２方向に延在させたものである。
【００１０】
また、本発明は、前記信号用の端子を、前記第１方向にも配置し、その第１方向に互いに隣接する信号用の端子を、前記第２方向にずらして配置したものである。
【００１１】
また、本発明は、前記回路ブロックに、前記第２方向に延在する電源用の端子を配置したものである。
【００１２】
また、本発明は、回路ブロックの電源用の端子を、複数の回路ブロックが配置される第１方向に交差する第２方向に延在させ、前記電源用の端子の引き出しを、前記電源用の端子よりも上層の配線であって、前記第１方向に延在する第１配線で行うものである。
【００１３】
また、本発明は、前記回路ブロックにメモリ回路が形成されているものである。
【００１４】
【発明の実施の形態】
本願発明を詳細に説明する前に、本願における用語の意味を説明すると次の通りである。
【００１５】
１．半導体装置または半導体集積回路装置というときは、シリコンウエハやサファイア基板等の半導体または絶縁体基板上に作られるものだけでなく、特に、そうでない旨明示された場合を除き、ＴＦＴ（Thin-Film-Transistor）およびＳＴＮ（Super-Twisted-Nematic）液晶等のようなガラス等の他の絶縁基板上に作られるもの等も含むものとする。
【００１６】
２．マクロセル(Macro Cell)とは、基本セルよりも高機能で、大規模な回路ブロックまたは機能ブロックを言う。マスクパターンが確定しているハードマクロと、ライブラリ情報はネットリスト表現までで、設計のたびにマスクパターンを生成するソフトマクロに分類される。マクロセルには、小規模な論理ゲートを表し高さ一定の標準セル（ポリセル）、規則的なレイアウト構造を持ちモジュールジェネレータにより入力パラメータに応じて自動生成されるＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory），ＰＬＡ(Programmable Logic Array)、乗算器、加算機またはデータパスなどのようなモジュールセル、ＣＰＵ（Central Processing Unit）やアナログセル、Ｉ／Ｏ(Input／Output)セル等がある。マクロセルは、マスクパターン情報以外に、自動配置配線のためのセル枠および端子情報、シミュレーションのための機能モデル、論理モデルおよび遅延パラメータ等のような情報がセルライブラリとして設計システム（コンピュータ等）に登録されており、シミュレーションのとき等、セルライブラリから簡単に呼び出して使用できる。ＲＡＭおよびＲＯＭはメモリ回路（メモリモジュール）であり、ＲＡＭの例としては、ＤＲＡＭ（Dynamic RAM）、ＳＲＡＭ（Static RAM）またはＦＲＡＭ（Ferroelectric RAM）等がある。また、ＲＯＭの例としては、マスクＲＯＭ（ＭＲＯＭ）、フラッシュメモリ（ＥＥＰＲＯＭ；Electric Erasable Programmable ROM）等がある。
【００１７】
３．セル内配線とは、主としてセル内の所望の回路（機能）を構成するための信号用および電源用の配線を言う。
【００１８】
４．セル外配線（回路ブロック外配線、第１配線）とは、主として複数のセル間を接続して全体的な回路を構成するための信号用および電源用の配線を言う。
【００１９】
５．インナー端子とは、マクロセルのセル枠内に配置された端子を言う。
【００２０】
６．ＩＰ（Intellectual Property）とは、既に設計され、動作が確認されている回路機能ブロックを、設計資産として再利用が可能な回路ブロックのことを言う。
【００２１】
７．ネットリストとは、集積回路等の接続関係を表した設計データのことを言う。ネットリストは、コンピュータが処理できる形式になっている。一般的には、データをコンパクトにするために、接続関係を階層的に記述している。
【００２２】
８．配線格子とは、配線を配置する経路（配線チャネル）を示す線であって、互いに直交する複数の配線格子線によって構成されている。なお、配線格子とマクロセルの境界とが一致するタイプと、一致しないタイプがある。前者は、マクロセルの境界に配線を配置できるので、配線容易性を向上できる。後者は、セルサイズを小さくできるので、半導体チップのサイズ縮小が可能となる。
【００２３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２４】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２６】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２７】
また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２８】
また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。
【００２９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００３０】
（実施の形態１）
図１は、本発明の一実施の形態である半導体装置を構成する回路ブロックであるマクロセルＭＣ１の平面図を示している。また、図２は、その図１に、配線格子（破線）およびセル外配線Ｌを付加したレイアウト平面図を示している。なお、半導体装置上において、互いに隣接する配線格子線の間隔は、例えば０．５μｍ程度である。
【００３１】
このマクロセルＭＣ１には、例えばセル枠内に配置された複数の集積回路素子を、セル内配線によって電気的に接続することで所定の回路機能が構成されている。セル内配線は、例えば第１、第２層配線で構成されている。図１には、マクロセルＭＣ１の入力回路Ａと出力回路Ｂとが例示されている。入力回路Ａは、例えばＣＭＩＳ（Complementary MIS）インバータ回路からなり、ｐＭＩＳＱｐ１およびｎＭＩＳＱｎ１を有している。また、出力回路Ｂは、ｐＭＩＳＱｐ２およびｎＭＩＳＱｎ２を有している。なお、図２には、マクロセルＭＣ１のセル枠が配線格子の線上に配置される方式が例示されている。セル枠の配置の仕方は、これに限定されるものではなく、例えばセル枠を、隣接配線格子線間の半ピッチ分だけずらして配置する方式としても良い。
【００３２】
マクロセルＭＣ１は、信号用の複数の端子Ｔｓを有している。この端子Ｔｓは、マクロセルＭＣ１内に形成された回路と、そのマクロセルＭＣ１外の回路との信号の授受を行うための導体部であり、マクロセルＭＣ１内における最上配線層の配線で形成されている。ここでは、端子Ｔｓが、例えば第２層配線で構成されている。また、ここには、端子Ｔｓに、マクロセルＭＣ１内の入力回路Ａの入力および出力回路Ｂの出力が電気的に接続された状態が例示されている。入力回路ＡのｐＭＩＳＱｐ１およびｎＭＩＳＱｎ１のゲート電極は、端子Ｔｓに電気的に接続され、出力回路ＢのｐＭＩＳＱｐ２およびｎＭＩＳＱｎ２のドレイン領域は、端子Ｔｓに電気的に接続される。ｐＭＩＳＱｐ１，ｐＭＩＳＱｐ２のソース領域には、電源電圧Ｖｄｄが供給され、ｎＭＩＳＱｎ１，ｎＭＩＳＱｎ２のソース領域には電源電圧Ｖｄｄよりも低い電位の電源電圧Ｖｓｓが供給される。なお、これらの電源電圧Ｖｄｄ，Ｖｓｓについては後述する。また、端子Ｔｓは、第２層配線、第２層配線よりも下層の配線層である第１層配線またはその両方の配線を用いて入力回路Ａ、出力回路Ｂに電気的に接続される。
【００３３】
また、端子Ｔｓは、マクロセルＭＣ１のセル枠内において、図１および図２の上下縦方向（Ｙ方向（第２方向））に沿う辺の近傍に、その辺に沿って一列に並んで配置されている。Ｙ方向に隣接する端子Ｔｓの間には、例えば図１および図２の左右横方向（Ｘ方向（第１方向））に延在する配線格子線が１本分だけ配置可能な間隔が置かれている。このように端子Ｔｓをセル枠内に配置することにより（すなわち、インナー端子とすることにより）、マクロセルＭＣ１の面積を縮小できる。また、マクロセルＭＣ１の面積を大きくすることなく、複数の端子Ｔｓを配置することができる。ただし、本発明は、これに限定されるものではなく、例えば端子Ｔｓがセル枠上に配置される構造のものにも適用できる。また、ここでは、この端子（インナー端子）Ｔｓが一列に並んで配置されている場合が例示されているが、複数列にしても良い。これについては後述する。
【００３４】
また、本実施の形態においては、その端子（インナー端子）Ｔｓが、上記Ｙ方向に延びる配線格子線に沿ってその線上に、図２に示すように、上記Ｙ方向に長い平面長方形状のパターンで形成されている。すなわち、端子Ｔｓは、Ｘ方向に延在する配線格子線が複数本通過可能なように、Ｙ方向に延びて形成されている。ここでは、端子ＴｓのＹ方向寸法が、例えばＸ方向の配線格子線を２本以上通過させることが可能なように設定されている。マクロセルＭＣ１の外部からの端子Ｔｓへの直接的な接続は、マクロセルＭＣ１の上空配線となるセル外配線Ｌで行われる。このセル外配線Ｌは、端子（インナー端子）Ｔｓよりも上層の配線層の配線、例えば第３層配線で構成されており、上記Ｘ方向に延びる配線格子線に沿ってその線上に配置されている。セル外配線Ｌは、スルーホールＴＨ（図２参照）を通じて端子Ｔｓと電気的に接続されている。なお、スルーホールＴＨは、主に、Ｘ方向に延びる配線格子線とＹ方向に延びる配線格子線との交点に配置される。このようなマクロセルＭＣ１の構造とすることにより、複数のマクロセルＭＣ１を隙間無く（セル間に配線領域を設けないでも）配置できる。また、端子Ｔｓを長方形状としたことにより、配置配線工程時における配線チャネル効率を向上させることができ、配線の自由度を向上させることができる。これらにより、半導体チップのサイズ（チップサイズ）を縮小することが可能となる。
【００３５】
図３および図４は、上記マクロセルＭＣ１をＸ方向にｍ個、Ｙ方向にｎ個配置することで構成したＲＡＭまたはＲＯＭ等のようなメモリ回路（モジュール）の一例を示している。図３は、データ入力を共通としたケース（アドレス空間の拡張）を例示し、図４は、アドレスを共通としたケース（ビット幅の拡張）を例示している。なお、図３および図４中の符号のＬＣはクロック信号用のセル外配線、ＬＡはアドレス信号用のセル外配線、ＬＤINはデータ入力信号用のセル外配線およびＬＤOUTはデータ出力信号用のセル外配線を示している。いずれもセル外配線Ｌを例示するものである。
【００３６】
図３および図４において、各マクロセルＭＣ１の構成は同一となっている。各マクロセルＭＣ１には、例えば所定のメモリ容量のＲＡＭが形成されている。図３においては、データ入力を共通とするマクロセルＭＣ１が、セル外配線ＬＣの延在方向（Ｘ方向）に沿って隙間無く配置されている。また、図４においては、アドレスを共通とするマクロセルＭＣ１が、セル外配線ＬＡの延在方向（Ｘ方向）に沿って隙間無く配置されている。アドレス信号用のセル外配線ＬＡ、データ入力信号用のセル外配線ＬＤＩＮおよびデータ出力用のセル外配線ＬＤＯＵＴは、各マクロセルＭＣ上をＸ方向に延在するように配置される。
【００３７】
すなわち、図３に示すように、アドレス信号用のセル外配線ＬＡおよびデータ出力信号用のセル外配線ＬＤＯＵＴは、各々異なるマクロセルＭＣ１に電気的に接続され、データ入力信号用のセル外配線ＬＤＩＮは各々、これらのマクロセルＭＣ１に共通に電気的に接続される。
【００３８】
また、図４に示すように、アドレス信号用のセル外配線ＬＡは各々、これらのマクロセルＭＣ１に共通に電気的に接続され、データ入力信号用のセル外配線ＬＤＩＮおよびデータ出力信号用のセル外配線ＬＤＯＵＴは各々異なるマクロセルＭＣ１に電気的に接続される。
【００３９】
このような本実施の形態によれば、図３および図４に示すように、各マクロセルＭＣ１の端子Ｔｓを、その上層の第３配線層のセル外配線Ｌによって引き出すことができるので、信号用の配線を配置するための配線領域をマクロセルＭＣ１間に設ける必要がない。このため、複数のマクロセルＭＣ１をＸ方向およびＹ方向のいずれにおいても隙間無く配置することができる。したがって、チップサイズを縮小することが可能となっている。
【００４０】
また、図３および図４においては、クロック信号用のセル外配線ＬＣをマクロセルＭＣ１毎に分けている。すなわち、クロック信号用のセル外配線ＬＣは、各々異なるマクロセルＭＣ１に電気的に接続される。これにより、必要なマクロセルＭＣ１のみを動作させて半導体装置全体の消費電力を抑えることができる。また、マクロセルＭＣ１毎に異なるクロック信号を入力することができる。
【００４１】
図５は、マクロセルＭＣ１の配置と、信号用の端子Ｔｓの長手方向寸法との関係を説明するための説明図である。ここでは、端子Ｔｓの長手方向寸法が、Ｘ方向に延びる配線格子線を４本分配置可能な寸法に設定されている場合を例示している。この場合、マクロセＭＣ１は、Ｘ方向に最大４個まで隙間無く配置することが可能である。これを越える場合は、セル外配線を配置できない。そこで、その場合は、マクロセルＭＣ１をＹ方向に展開する場合が例示されている。
【００４２】
（実施の形態２）
本実施の形態は、信号用の端子を複数列配置する場合の一例を説明するものである。図６および図７は、その一例を示している。図６は、本実施の形態の半導体装置を構成する回路ブロックであるマクロセルＭＣ２の平面図を示している。また、図７は、その図６に、配線格子（破線）およびセル外配線Ｌを付加した図を示している。
【００４３】
マクロセルＭＣ２において、端子Ｔｓの配置以外の構成は、前記実施の形態１のマクロセルＭＣ１で説明したのと同じである。本実施の形態においては、端子Ｔｓの列がＸ方向に複数列配置されている。そして、互いに隣接する端子列の端子Ｔｓの位置がＹ方向にずれて配置されている。これにより、配線チャネルの有効利用が可能となる。例えば図７に示すように、最上のセル外配線Ｌ１（Ｌ）は、最も左の端子列の最上の端子Ｔｓ１（Ｔｓ）とスルーホールＴＨを通じて電気的に接続される配線である。このセル外配線Ｌ１は、その端子Ｔｓ１上のみならず、Ｘ方向に延在されているため、上記のように端子Ｔｓの位置をＹ方向にずらさないとすると、最上のセル外配線Ｌ１の配置によって、左から２番目の端子列の端子Ｔｓ２ａ，Ｔａ２ｂの接続部（配線チャネルの一部）も潰されてしまう。本実施の形態では、左から２番目の端子列の端子Ｔｓの位置が、最も左の端子列の端子Ｔｓの位置に対してＹ方向にずらしてあるので、その左から２番目の端子列中においてＹ方向に隣接する端子Ｔｓ２ａ（Ｔｓ），Ｔｓ２ｂ（Ｔｓ）の間の配線格子線上にセル外配線Ｌ１を通過させることができる。このため、左から２番目の端子列では、そのセル外配線Ｌ１によって端子Ｔｓ２ａ，Ｔｓ２ｂ上の接続部分が潰されずに済む。したがって、端子Ｔｓ２ａ，Ｔａ２ｂの接続可能な部分を確保できるので、配線チャネルの有効利用が可能となる。このため、セル外配線Ｌの接続の自由度を確保できるので、チップサイズの縮小を推進することが可能となる。
【００４４】
図８は、上記マクロセルＭＣ１，ＭＣ２を複数配置することで構成したＲＡＭまたはＲＯＭ等のメモリ回路（モジュール）の一例を示している。ここでは、マクロセルＭＣ１，ＭＣ２のサイズが異なる場合の構成を例示している。また、ここでは、サイズの異なる複数のマクロセルＭＣ１，ＭＣ２のクロック信号用のセル外配線ＬＣを共通とした場合を例示している。もちろん、サイズが同じでもタイプの異なるマクロセルを複数配置することもできる。
【００４５】
（実施の形態３）
図９は、本発明の他の実施の形態である半導体装置を構成するマクロセルＭＣ３の平面図、図１０は、図９に配線格子（破線）を付加したレイアウト平面図、図１１は、図９の回路ブロックであるマクロセルＭＣ３の要部拡大平面図、図１２は、図９のＸ１−Ｘ１線の断面図をそれぞれ示している。
【００４６】
マクロセルＭＣ３には、上記ＲＡＭまたはＲＯＭ等のメモリ回路（モジュール）が形成されている。マクロセルＭＣ３のセル枠内には、メモリセルアレイＭＡ、Ｘデコーダ領域ＸＤＡ、ＹデコーダＹＤＡおよび入出力回路領域Ｉ／ＯＡが配置されている。メモリセルアレイＭＡには、例えばＤＲＡＭ、ＳＲＡＭまたはＦＲＡＭ等のようなメモリ回路が形成されている。すなわち、メモリセルアレイＭＡには、メモリセル、ワード線、データ線が形成されている。Ｘデコーダ領域ＸＤＡには、Ｘデコーダ回路が、また、Ｙデコーダ領域ＹＤＡには、Ｙデコーダ回路が形成されている。上記ワード線とデータ線との交点にメモリセルが配置され、ワード線はＸデコーダ回路に電気的に接続され、データ線はＹデコーダ回路と電気的に接続される。入出力回路領域Ｉ／ＯＡには、前記した入力回路および出力回路の他に、入出力双方向回路が配置されている。
【００４７】
信号用の端子Ｔｓの配置は、前記実施の形態２で説明したのと同じである。ここでは、その端子（インナー端子）Ｔｓが、入出力回路領域Ｉ／ＯＡ内に配置されている。すなわち、端子Ｔｓ（インナー端子）と入出力回路領域Ｉ／ＯＡ上に配置することで配線遅延を少なくすることができる。また、本実施の形態では、マクロセルＭＣ３のセル枠内の入出力回路領域Ｉ／ＯＡ内において、信号用の端子Ｔｓ群に隣接する位置に、電源用の端子Ｔｖｄｄ，Ｔｖｓｓが配置されている。電源用の端子Ｔｖｄｄ，Ｔｖｓｓは、マクロセルＭＣ３に電源電圧を供給するための端子であり、信号用の端子Ｔｓの長手方向（Ｙ方向）に沿ってセル枠の上下の端から端まで延在する帯状のパターンで形成されている。これにより、マクロセルＭＣ３の電源をＹ方向寸法内においてどこでも取ることができる。このため、電源用のセル外配線の引き回し自由度を向上させることが可能となる。また、マクロセルＭＣ３に応じて可能な限り有効な箇所または数で電源を取ることができるので、電源電位の安定性を向上させることが可能となる。電源用の端子Ｔｖｄｄは、相対的に高電位の電源電圧Ｖｄｄを供給するための端子であって、例えば１．８Ｖまたは３．３Ｖ程度に設定されている。また、電源用の端子Ｔｖｓｓは、半導体装置の基準電位（相対的に低電位の電源電圧Ｖｓｓ）を供給するための端子であって、例えば０Ｖ程度に設定されている。
【００４８】
図１１は、この電源用の端子Ｔｖｄｄ，Ｔｖｓｓと、電源用のセル内配線ＬＩｖｄｄ１，ＬＩｖｓｓ１および電源用のセル外配線Ｌｖｄｄ，Ｌｖｓｓとの接続状態を示している。電源用の端子Ｔｖｄｄ，Ｔｖｓｓは、例えば第２層配線で構成されている。この端子Ｔｖｄｄ，Ｔｖｓｓは、スルーホールＴＨ１を通じて、それぞれ第１層配線で構成された電源用のセル内配線ＬＩｖｄｄ１，ＬＩｖｓｓ１と電気的に接続されている。また、端子Ｔｖｄｄ，Ｔｖｓｓは、スルーホールＴＨ２を通じて、それぞれ第３層配線で構成された電源用のセル外配線Ｌｖｄｄ，Ｌｖｓｓと電気的に接続されている。なお、第３層配線で構成されるセル外配線Ｌの中には、この電源用の端子Ｔｖｄｄ，Ｔｖｓｓの上方を単に通過するものもある。また、電源用の端子Ｔｖｄｄ，Ｔｖｓｓは、図１０および図１１に示すように、Ｙ方向に延在する配線格子線上に配置されている。
【００４９】
このように、マクロセルＭＣ３上およびその外部上をＸ方向に延在する電源用のセル外配線Ｌｖｄｄ，Ｌｖｓｓを電源用の端子Ｔｖｄｄ，Ｔｖｓｓよりも上層の配線層で構成し、かつ、電源用の端子Ｔｖｄｄ，Ｔｖｓｓを介して、電源用の端子Ｔｖｄｄ，Ｔｖｓｓよりも下層の電源用のセル内配線ＬＩｖｄｄ，ＬＩｖｓｓに電気的に接続されるように構成している。電源用の端子Ｔｖｄｄ，ＴｖｓｓをマクロセルＭＣ３のセル枠の上端から下端にまで延在する帯状のパターンで形成することにより、電源用のセル外配線Ｌｖｄｄ，Ｌｖｓｓと、電源用の端子Ｔｖｄｄ，Ｔｖｓｓとの接続の自由度を高めるとともに、マクロセルＭＣ３上を延在する信号用のセル外配線の配置の自由度を高めることができる。すなわち、これにより、マクロセルＭＣ３上を通る電源用のセル外配線Ｌｖｄｄ，Ｌｖｓｓ、信号用のセル外配線の配置密度を高めることができ、高集積化することができる。また、電源用の端子Ｔｖｄｄ，Ｔｖｓｓと第１層配線で構成された電源用のセル内配線ＬＩｖｄｄ，ＬＩｖｓｓとの接続の自由度を向上させることができる。なお、第１層配線ＬＩｖｄｄ，ＬＩｖｓｓは、例えばマクロセルＭＣ３内の各回路を構成する集積回路素子に電気的に接続される。
【００５０】
次に、図１２を用いてマクロセルＭＣ３の一部の縦構造を説明する。なお、図１２には、集積回路素子として、例えば上記出力回路用のｎＭＩＳＱｎ２の断面が例示されている。ただし、集積回路素子は、これに限定されるものではなく種々あり、例えばｐＭＩＳ、ダイオード、バイポーラトランジスタ、抵抗またはキャパシタがある。
【００５１】
半導体チップを構成する半導体基板（以下、単に基板という）１Ｓは、例えばｐ型の単結晶シリコンからなる。この基板１Ｓの主面の分離領域には、例えば溝型の分離部２（トレンチアイソレーション）が形成されている。分離部２は、基板１Ｓの主面から所定の深さに掘られた溝内に、例えば酸化シリコン（ＳｉＯ2）等のような絶縁膜が埋め込まれることで形成されている。分離部２は、溝型に限定されるものではなく種々変更可能であり、例えばロコス（ＬＯＣＯＳ；Local Oxidization of Silicon）法によって形成された酸化シリコン等からなるフィールド絶縁膜としても良い。
【００５２】
また、この分離部２に囲まれた活性領域において、基板１Ｓの主面（デバイス面）から所定の深さに渡って、ｐウエルＰＷＬ１，ＰＷＬ２およびｎウエルＮＷＬ１と称する半導体領域が形成されている。このうち、ｐウエルＰＷＬ２は、ｎ型の埋め込み領域ＮＩＳＯと称する半導体領域に取り囲まれている。すなわち、ｐウエルＰＷＬ２は、基板１Ｓと電気的に分離されている。これにより、基板１Ｓを通じてｐウエルＰＷＬ２にノイズ等が伝搬するのを抑制または防止できる。また、ｐウエルＰＬＷ２の電位を基板１Ｓとは異なる電位に設定できる。
【００５３】
ｐウエルＰＷＬ１，ＰＷＬ２には、例えばホウ素（Ｂ）等のようなｐ型領域を形成する不純物が導入され、ｎウエルＮＷＬ１およびｎ型の埋め込みウエルＮＩＳＯには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のようなｎ型領域を形成する不純物が導入されている。ここでは、上記ｐウエルＰＷＬ２にｎＭＩＳＱｎ２が形成されている。ｎＭＩＳＱｎ２は、ソースおよびドレイン用の一対の半導体領域３と、ゲート絶縁膜４と、ゲート電極５Ａとを有している。このｎＭＩＳＱｎ２のチャネルは、例えば一対の半導体領域３の間の基板１Ｓにおいて、ゲート電極５Ａ下のゲート絶縁膜４と基板１Ｓとの界面部分に形成される（表面チャネル）。
【００５４】
ｎＭＩＳＱｎ２のソース、ドレイン用の半導体領域３は、例えばリンまたはヒ素が導入されてｎ型に設定されている。ゲート絶縁膜４は、例えば酸化シリコン膜からなる。また、ゲート絶縁膜４を酸窒化膜としても良い。これにより、ホットキャリア耐性を向上させることが可能となる。ゲート電極５Ａは、例えばｎ型の低抵抗ポリシリコンからなる。ゲート電極５Ａには、例えばリンまたはヒ素が導入されている。このゲート電極５Ａは、低抵抗ポリシリコンの単体膜に限定されるものではなく種々変更可能である。例えばｎ型の低抵抗ポリシリコン膜上に、コバルトシリサイド（ＣｏＳｉx）を形成した、いわゆるポリサイドゲート構造としても良い。このコバルトシリサイドに変えてチタンシリサイド（ＴｉＳｉx）やタングステンシリサイド（ＷＳｉx）を採用することもできるが、コバルトシリサイドの方が抵抗を低減できる。また、ｎ型の低抵抗ポリシリコン膜上に窒化チタン（ＷＮ）等のようなバリア膜を介してタングステン（Ｗ）膜を堆積した、いわゆるポリメタルゲート構造としても良い。この場合、ゲート電極５Ａの抵抗およびゲート電極５Ａと配線との接触抵抗を大幅に低減することができる。
【００５５】
この基板１Ｓの主面上には、例えば酸化シリコンからなる層間絶縁膜６ａ，６ｂが下層から順に堆積されている。層間絶縁膜６ａ上に第１配線層が形成され、層間絶縁膜６ｂ上に第２配線層が形成されている。上記信号用の端子Ｔｓおよび電源用の端子Ｔｖｄｄ，Ｔｖｓｓは、層間絶縁膜６ｂ上に形成されている。これら端子Ｔｓ，Ｔｖｄｄ，Ｔｖｓｓは、例えばアルミニウム（Ａｌ）またはアルミニウム−Ｓｉ−銅合金等からなり、同一のパターニング時にパターン形成されている。
【００５６】
端子Ｔｓは、層間絶縁膜６ｂに穿孔されたスルーホールＴＨを通じて、第１層配線で構成されるセル内配線ＬＩｓ１と電気的に接続されている。セル内配線ＬＩｓ１は、層間絶縁膜６ａに穿孔されたコンタクトホールＣＮＴ１を通じてｎＭＩＳＱｎ２の一方の半導体領域３と電気手的に接続されている。なお、セル内配線ＬＩｓ１は、端子Ｔｓ等と同じ材料からなる。
【００５７】
端子Ｔｖｓｓは、層間絶縁膜６ｂに穿孔されたスルーホールＴＨ１を通じて、第１層配線で構成されるセル内配線ＬＩｖｓｓ１と電気的に接続されている。セル内配線ＬＩｖｓｓ１は、層間絶縁膜６ａに穿孔されたコンタクトホールＣＮＴ２を通じてｐウエルＰＷＬ１のｐ+型の半導体領域７と電気的に接続されている。なお、セル内配線ＬＩｖｓｓ１は、セル内配線ＬＩｓ１と同じ材料からなり、セル内配線ＬＩｓ１と同一のパターニング時にパターン形成されている。
【００５８】
次に、このような本実施の形態の技術思想を用いて作成した半導体チップ（以下、単にチップという）の平面図を図１３および図１４に示す。なお、図１４は、マクロセルを配置した段階であって、配線処理を行う前のチップ１Ｃの平面図を示している。
【００５９】
チップ１Ｃは、平面四角形状の基板１Ｓの小片からなり、このチップ１Ｃ内には、例えばコンピュータシステムが形成されている（ＳｏＣ；System On Chip）。ただし、本発明自体はＳｏＣに限定されるものではなく種々適用可能である。
【００６０】
チップ１Ｃの外周近傍には、複数の外部端子８がその外周辺に沿って配置されている。もちろん、外部端子８の配置は、これに限定されるものではなく、例えばチップ１Ｃの中央に配置される構成でも良い。この外部端子８の配置領域を含むチップ１Ｃの周辺領域は、チップ１Ｃの入出力回路領域、すなわち、Ｉ／Ｏセルが配置される領域となっている。なお、一般的に外部端子８は、それに直接接触された状態で接続されるボンディングワイヤやバンプ電極（突起電極）等を通じて、パッケージのリードと電気的に接続され、さらにそのパッケージを実装する配線基板上の配線を通じて上記チップ１Ｃの外部の外部装置（あるいは外部回路）の出力と電気的に接続されるようになっている。
【００６１】
チップ１Ｃの内部回路領域には、複数のマクロセルＭＣ３，ＭＣ４，ＭＣ５が配置されている。上記のようにＲＡＭが形成されたマクロセルＭＣ３は、互いの隣接間に隙間を生じることなく配置されている。また、マクロセルＭＣ４には、例えばＲＯＭが形成されている。このマクロセルＭＣ４も、互いに隣接間に隙間を生じることなく配置されている。したがって、無駄領域を低減または無くすことができるので、チップサイズを縮小することが可能となっている。Ｙ方向に隣接するマクロセルＭＣ３の電源用の端子Ｔｖｄｄ，Ｔｖｓｓは、互いに電気的に接続されている。また、Ｙ方向に隣接するマクロセルＭＣ４の電源用の端子Ｔｖｄｄ，Ｔｖｓｓも、互いに電気的に接続されている。
【００６２】
これらマクロセルＭＣ３，ＭＣ４の配置領域を除く領域は、コアセル領域またはカスタム領域とされている。このコアセル領域またはカスタム領域に配置されたマクロセルＭＣ５には、例えば所望のロジック回路が形成されている。このマクロセルＭＣ５にも本発明の技術思想を取り入れている。各マクロセルＭＣ３〜ＭＣ５の隣接間には、これらを接続するための配線領域が用意されている。この配線領域には、各マクロセルＭＣ３〜ＭＣ５を電気的に接続するためのセル外配線が配置されている。セル内配線およびセル外配線の構造は、前述したのと同じである。レイアウト設計に際しては、図１４に示すように、複数のマクロセルＭＣ３〜ＭＣ５を配置した後、これらマクロセルＭＣ３〜ＭＣ５を接続するセル外配線を配置することにより、全体的に所望の回路機能を有する半導体装置を設計する。
【００６３】
（実施の形態４）
本実施の形態の半導体装置における回路ブロックであるマクロセルの一例を図１５に示す。このマクロセルＭＣ６においては、信号用の端子Ｔｓが平面正方形状とされ、その信号用の端子Ｔｓの周囲（特にＹ方向）に、信号用の端子Ｔｓとセル外配線とを接続するための配線チャネル領域Ｃが配置されている。この配線チャネル領域Ｃ自体は、半導体装置の設計段階における配置配線の際にデータ上で設けられる仮想の領域である。この配線チャネル領域Ｃに配線が配置されるか否かはセル外配線との接続状態によって決まる。
【００６４】
このような本実施の形態によれば、信号用の端子Ｔｓを短くできるので、この端子Ｔｓによる配線容量を前記実施の形態１〜３の場合よりも低減できる。特に配線の信号速度が厳しい場合に、この技術思想適用することにより、配線遅延の低減に効果がある。このような本実施の形態の構造と、前記実施の形態１〜３の構造とを同一マクロセル内で実現しても良い。例えば特にクリティカルなパスが配置される個所では、本実施の形態のように信号用の端子を平面正方形状とし、それ以外の箇所では前記実施の形態１〜３のように信号用の端子Ｔｓを平面長方形状としても良い。これにより、チップサイズの縮小と、特性（信号速度）向上との両立が可能となる。また、端子列の１列目は、前記実施の形態１のようにし、端子列の２列目は、本実施の形態のようにする、あるいはその逆とする等、種々変更できる。この場合は、前記実施の形態２と同様の効果が得られる他、特性（信号速度）の向上を図ることができる。
【００６５】
図１６は、上記マクロセルＭＣ６を複数配置した場合に、セル外配線ＬＣ，ＬＡと信号用の端子Ｔｓとの接続方法の一例を示している。ここでは、２列目以降のマクロセルＭＣ６においては、セル外配線ＬＣ，ＬＡを一旦スルーホールＴＨを通じて、配線チャネル領域Ｃ内のセル内配線ＬＩｓ２に接続し、そのセル内配線ＬＩｓ２を通じて端子Ｔｓと電気的に接続する。
【００６６】
このようにして構成された半導体装置の要部平面図を図１７に示す。１列目のマクロセルＭＣ６においては、信号用の端子Ｔｓが、通常の平面正方形状の端子となっている。セル外配線ＬＣ，ＬＡは、スルーホールＴＨを通じて、一列目の端子Ｔｓと直接電気的に接続されている。２列目以降のマクロセルＭＣ６においては、セル外配線ＬＣ，ＬＡが、スルーホールＴＨを通じて第２層配線であるセル内配線ＬＩｓ２と電気的に接続されている。このセル内配線ＬＩｓ２は、図１７のＹ方向に延在されて端子Ｔｓと接続されている。すなわち、セル外配線ＬＣ，ＬＡは、セル内配線ＬＩｓ２を通じてそれと一体的に形成された端子Ｔｓと電気的に接続されている。３列目のマクロセルＭＣ６では、そのセル内配線ＬＩｓ２のＹ方向寸法が、２列目のマクロセルＭＣ６のセル内配線ＬＩｓ２よりも長くなっている。同じ長さにすると、セル外配線ＬＣ，ＬＡと、３列目のマクロセルＭＣ６の端子Ｔｓとを接続できないからである。この例では、チップサイズを縮小できる。また、配線容量を低減できるので、特性（信号速度等）を向上させることができる。
【００６７】
（実施の形態５）
前記実施の形態１〜４で説明した回路ブロックであるマクロセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ６（以下、マクロセルＭＣで代表する）は、集積回路の一部を構成するＩＰ部品として使用できる。このマクロセルＭＣを特定するためのデータ（以下、ＩＰモジュールデータという）は、磁気ディスク、フロッピーディスク、ハードディスク、ＣＤ−ＲＯＭ、ＭＯ（マグネット−オプティカル・ディスク）等のような記憶媒体に、コンピュータにより読み取り可能な状態で記憶されている。
【００６８】
このＩＰモジュールデータは、１つのチップ１Ｃに形成されるべき集積回路をコンピュータを用いて設計するためのデータである。ＩＰモジュールデータは、チップ１Ｃに形成するための図形パターンを定める図形パターンデータと、マクロセルの機能を定める機能データとを有している。
【００６９】
図形パターンデータは、例えば半導体装置を製造する際に使用されるマスクパターンを形成するためのデータであり、例えばマスクパターンを形成するための描画データである。マスクパターンのデータは、チップ１Ｃ上の半導体領域（活性領域）、素子分離領域、ゲート電極、配線層、絶縁膜、接続孔（コンタクトホールやスルーホール）等のような回路形成層毎に、図形パターンを規定するデータであり、リソグラフィ技術におけるフォトマスクのパターンを生成することができるようなデータである。また、上記機能データは、例えばマクロセルの機能をＨＤＬ（Hardware Description Language）等のようなコンピュータ言語で機能記述したデータである。
【００７０】
図１８には、集積回路の設計に用いられるエンジニアリングワークステーション、パーソナルコンピュータ若しくは設計装置等のようなコンピュータ１０の一例が示されている。このコンピュータ１０は、プロセッサおよびメモリなどを実装したプロセッサボード、そして各種インターフェイスボードを搭載した本体１０ａに、ディスプレイ１０ｂ、キーボード１０ｃ、ディスクドライブ１０ｄ等のような代表的に示された周辺機器が接続されている。上記図形パターンデータおよび機能データを含むＩＰモジュールデータは、上記記憶媒体１１に格納されている。特に制限されないが、記憶媒体１１に記憶されているＩＰモジュールデータは、その記憶媒体１１を前記ディスクドライブ１０ｄに装着することで、コンピュータ１０の本体１０ａに読み込まれる。例えば読み込まれたＩＰモジュールデータが、ＨＤＬで記述された記述データであった場合、上記コンピュータ１０は、これを解読して処理を行う。解読して処理を行うために、上記コンピュータ１０は、特定のプログラムを実行する。コンピュータ１０は、分散処理システムであっても良い。例えばディスクアクセス、レイアウト演算、マンマシン・インターフェイスのそれぞれを個々のコンピュータを用いて処理させ、処理結果を連携して利用可能にしても良い。なお、ＩＰモジュールデータの容量が大きくなり、１個の記憶媒体１１に格納することが不可能となった場合には、複数の記憶媒体１１に渡って上記ＩＰモジュールデータが格納されるようにしても良い。もちろん、上記ＩＰモジュールデータを予め複数の記憶媒体１１に格納するように分割しておいて、複数の記憶媒体１１に格納しても良い。
【００７１】
マクロセルＭＣを採用する設計処理は、前記記憶媒体１１からＩＰモジュールデータをコンピュータ１０に読み込み、読み込んだＩＰモジュールデータに対応するマクロセルＭＣを１つの内蔵モジュールとして含むマイクロコンピュータのような半導体装置を設計する処理の一部に含まれる処理として位置付けることができる。
【００７２】
図１９には、前記ＩＰモジュールデータを用いて半導体装置を設計する処理の一例が全体的に示されている。設計処理の方法は、この方法により形成されたマスクパターンを用いて半導体装置が製造されることから、これを半導体装置の製造方法と見なすことができる。
【００７３】
まず、論理合成では、マクロセル間の接続などの処理を行う（工程１００）。ここでは高位レベルの設計データ（ハードウェア記述言語、論理式、真理値表等）から論理回路（論理図、ネットリスト等）を自動生成する。最終的なネットリストを生成するまでの論理合成工程では、例えば論理圧縮（LogicMinimization）、因数化（Factoring）および平坦化（Flatten）等のような走査を繰り返して、論理最適化を行う。
【００７４】
続く論理検証では、論理合成されたものを論理検証する（工程１０１）。ここでは、設計者が意図したとおりに論理回路が動作するか否かを検証する。例えば各論理ゲートの論理動作、立ち上がり／立ち下がり時間等と、ネットリストを入力し、テストベクトル（論理回路機能をテストするための一連の入力信号パターン）を印加して出力された信号知を期待値とし比較する等して検証する。
【００７５】
この論理検証後、集積回路全体のレイアウト設計が行われる（工程１０２）。ここでは、論理設計に従って、フォトマスクの原画となるマスクパターンレイアウトを作成する。半導体装置の論理回路（ネットリスト）に基づき、仕様機能を満足させるよう、トランジスタ、抵抗等のような集積回路素子の寸法を決めながら配置し、これら集積回路素子間を配線する。ここでは、プロセス側からのデザイン・ルールにも従わなければならない。電気的特性を考慮しながら配置配線の最適化を行い、できる限りチップサイズを小さくする。
【００７６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７７】
例えば前記実施の形態１、２においては、マクロセルにおける全ての信号用の端子が平面長方形状の場合について説明したが、これに限定されるものではなく、例えば平面長方形状の端子と、平面正方形状の通常の端子とを配置するマクロセル構造としても良い。この平面正方形状の端子は、例えば複数のマクロセルで共通の信号用の端子とすることができる。これにより、この端子群全体の占有面積を縮小できる。
【００７８】
また、前記実施の形態１〜５の配線構造に代えて、層間絶縁膜に溝や孔を設けその中に導体膜（例えば銅（Ｃｕ）配線）を埋め込むことで配線を形成する、いわゆるダマシン配線構造を採用しても良い。
【００７９】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＳｏＣに適用した場合について説明したが、それに限定されるものではなく、例えばゲートアレイやスタンダードセルに代表されるＡＳＩＣ（Application Specific IC）等のような他の半導体装置にも適用できる。
【００８０】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００８１】
すなわち、本発明によれば、回路ブロックの信号用の端子を、複数の回路ブロックが配置される第１方向に交差する第２方向に複数のチャネル分を確保可能な構造とし、前記信号用の端子の引き出しを、前記信号用の端子よりも上層の配線であって、前記第１方向に延在する第１配線で行うことにより、第１方向に隣接する回路ブロックを隙間無く配置できるので、チップサイズを縮小することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置を構成するマクロセルの平面図である。
【図２】図１に配線格子およびセル外配線を付加したレイアウト平面の平面図である。
【図３】図１のマクロセルを複数個配置することで構成した半導体装置の要部平面の一例の説明図である。
【図４】図１のマクロセルを複数個配置することで構成した半導体装置の要部平面の一例の説明図である。
【図５】図１のマクロセルの配置と、信号用の端子の長手方向寸法との関係を説明するための説明図である。
【図６】本発明の他の実施の形態である半導体装置を構成するマクロセルの平面図である。
【図７】図６に配線格子およびセル外配線を付加したレイアウト平面の平面図である。
【図８】図１および図６のマクロセルを複数個配置することで構成した半導体装置の要部平面の一例の説明図である。
【図９】本発明の他の実施の形態であるマクロセルの一例の平面図である。
【図１０】図９に配線格子を付加したレイアウト平面の平面図である。
【図１１】図９のマクロセルの電源用の端子とセル内配線およびセル外配線との接続状態を示す要部平面図である。
【図１２】図９のＸ１−Ｘ１線の断面図である。
【図１３】図９のマクロセルを用いた半導体装置を構成する半導体チップの一例の平面図である。
【図１４】図１３の配線を配置する前の半導体チップの平面図である。
【図１５】本発明のさらに他の実施の形態であるマクロセルの一例の平面図である。
【図１６】図１５のマクロセルを用いる場合の配線接続方法を説明するための半導体装置の要部平面図である。
【図１７】図１６で説明した配線接続方法で製造された半導体装置の要部平面図である。
【図１８】本発明の他の実施の形態である半導体装置の製造方法で用いるコンピュータの説明図である。
【図１９】図１８のコンピュータを用いて半導体装置を設計する際のフロー図である。
【図２０】本発明者らが検討した半導体装置のレイアウト設計の説明図である。
【符号の説明】
１Ｃ 半導体チップ
１Ｓ 半導体基板
２ 分離部
３ 半導体領域
４ ゲート絶縁膜
５Ａ ゲート電極
６ａ，６ｂ 層間絶縁膜
７ 半導体領域
８ 外部端子
１０ コンピュータ
１０ａ 本体
１０ｂ ディスプレイ
１０ｃ キーボード
１０ｄ ディスクドライブ
１１ 記憶媒体
ＭＣ１〜ＭＣ６ マクロセル
Ｌ，Ｌ１ セル外配線
ＬＣ セル外配線
ＬＡ セル外配線
ＬＤIN セル外配線
ＬＤOUT セル外配線
Ｌｖｄｄ，Ｌｖｓｓ セル外配線
ＬＩｓ１，ＬＩｓ２ セル内配線
ＬＩｖｄｄ１，ＬＩｖｓｓ１ セル内配線
Ｔｓ，Ｔｓ１，Ｔｓ２ａ，Ｔｓ２ｂ 端子
Ｔｖｄｄ 端子
Ｔｖｓｓ 端子
ＴＨ，ＴＨ１，ＴＨ２ スルーホール
ＣＮＴ１，ＣＮＴ２ コンタクトホール
Ａ 入力回路
Ｂ 出力回路
Ｃ 配線チャネル領域
Ｑｐ１，Ｑｐ２ ｐチャネル型のＭＩＳ・ＦＥＴ
Ｑｎ１，Ｑｎ２ ｎチャネル型のＭＩＳ・ＦＥＴ
ＮＩＳＯ 埋め込み領域
ＰＷＬ１，ＰＷＬ２ ｐウエル
ＮＷＬ１ ｎウエル
ＭＡ メモリセルアレイ
Ｉ／ＯＡ 入出力回路領域
ＸＤＡ Ｘデコーダ領域
ＹＤＡ Ｙデコーダ領域
【発明の属する技術分野】
本発明は、半導体装置、その製造方法および記憶媒体技術に関し、特に、半導体装置のレイアウト設計技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体装置のレイアウト設計では、半導体装置の種類等に応じて種々のレイアウト設計方式がある。本発明者らが検討したレイアウト設計方式は、例えばマクロセル（メガセル）方式である。この方式は、例えばマイクロプロセッサ、メモリ、Ｉ／Ｏ（Input／Output）およびカスタム回路等のようなシステムを１チップ化するときに有効な方式であり、大小様々な回路ブロックをチップ領域に配置し、それらの間を配線する方式である。
【０００３】
【発明が解決しようとする課題】
ところが、上記本発明者らが検討した技術においては、以下の課題があることを本発明者は見出した。
【０００４】
すなわち、回路ブロック間を接続するために必要とする配線領域が半導体チップ上の無駄な領域となり、チップサイズが増大する問題がある。図２０は、その様子の一例を示している。ここでは、信号端子５０および電源端子５１が、回路ブロック５２のセル枠上に配置されている。この回路ブロック５２を図２０の左右横方向（Ｘ方向）に複数並べると、回路ブロック５２間の信号接続のために隣接回路ブロック５２間に第２層配線５３ａや第３層配線５３ｂを配置するための配線領域５４を設ける必要がある。これが、チップサイズの増加を招く。
【０００５】
本発明の目的は、チップサイズを縮小することのできる技術を提供することにある。
【０００６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００８】
すなわち、本発明は、回路ブロックの信号用の端子を、複数の回路ブロックが配置される第１方向に交差する第２方向に複数のチャネル分を確保可能な構造とし、前記信号用の端子の引き出しを、前記信号用の端子よりも上層の配線であって、前記第１方向に延在する第１配線で行うものである。
【０００９】
また、本発明は、前記信号用の端子を、前記第２方向に延在させたものである。
【００１０】
また、本発明は、前記信号用の端子を、前記第１方向にも配置し、その第１方向に互いに隣接する信号用の端子を、前記第２方向にずらして配置したものである。
【００１１】
また、本発明は、前記回路ブロックに、前記第２方向に延在する電源用の端子を配置したものである。
【００１２】
また、本発明は、回路ブロックの電源用の端子を、複数の回路ブロックが配置される第１方向に交差する第２方向に延在させ、前記電源用の端子の引き出しを、前記電源用の端子よりも上層の配線であって、前記第１方向に延在する第１配線で行うものである。
【００１３】
また、本発明は、前記回路ブロックにメモリ回路が形成されているものである。
【００１４】
【発明の実施の形態】
本願発明を詳細に説明する前に、本願における用語の意味を説明すると次の通りである。
【００１５】
１．半導体装置または半導体集積回路装置というときは、シリコンウエハやサファイア基板等の半導体または絶縁体基板上に作られるものだけでなく、特に、そうでない旨明示された場合を除き、ＴＦＴ（Thin-Film-Transistor）およびＳＴＮ（Super-Twisted-Nematic）液晶等のようなガラス等の他の絶縁基板上に作られるもの等も含むものとする。
【００１６】
２．マクロセル(Macro Cell)とは、基本セルよりも高機能で、大規模な回路ブロックまたは機能ブロックを言う。マスクパターンが確定しているハードマクロと、ライブラリ情報はネットリスト表現までで、設計のたびにマスクパターンを生成するソフトマクロに分類される。マクロセルには、小規模な論理ゲートを表し高さ一定の標準セル（ポリセル）、規則的なレイアウト構造を持ちモジュールジェネレータにより入力パラメータに応じて自動生成されるＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory），ＰＬＡ(Programmable Logic Array)、乗算器、加算機またはデータパスなどのようなモジュールセル、ＣＰＵ（Central Processing Unit）やアナログセル、Ｉ／Ｏ(Input／Output)セル等がある。マクロセルは、マスクパターン情報以外に、自動配置配線のためのセル枠および端子情報、シミュレーションのための機能モデル、論理モデルおよび遅延パラメータ等のような情報がセルライブラリとして設計システム（コンピュータ等）に登録されており、シミュレーションのとき等、セルライブラリから簡単に呼び出して使用できる。ＲＡＭおよびＲＯＭはメモリ回路（メモリモジュール）であり、ＲＡＭの例としては、ＤＲＡＭ（Dynamic RAM）、ＳＲＡＭ（Static RAM）またはＦＲＡＭ（Ferroelectric RAM）等がある。また、ＲＯＭの例としては、マスクＲＯＭ（ＭＲＯＭ）、フラッシュメモリ（ＥＥＰＲＯＭ；Electric Erasable Programmable ROM）等がある。
【００１７】
３．セル内配線とは、主としてセル内の所望の回路（機能）を構成するための信号用および電源用の配線を言う。
【００１８】
４．セル外配線（回路ブロック外配線、第１配線）とは、主として複数のセル間を接続して全体的な回路を構成するための信号用および電源用の配線を言う。
【００１９】
５．インナー端子とは、マクロセルのセル枠内に配置された端子を言う。
【００２０】
６．ＩＰ（Intellectual Property）とは、既に設計され、動作が確認されている回路機能ブロックを、設計資産として再利用が可能な回路ブロックのことを言う。
【００２１】
７．ネットリストとは、集積回路等の接続関係を表した設計データのことを言う。ネットリストは、コンピュータが処理できる形式になっている。一般的には、データをコンパクトにするために、接続関係を階層的に記述している。
【００２２】
８．配線格子とは、配線を配置する経路（配線チャネル）を示す線であって、互いに直交する複数の配線格子線によって構成されている。なお、配線格子とマクロセルの境界とが一致するタイプと、一致しないタイプがある。前者は、マクロセルの境界に配線を配置できるので、配線容易性を向上できる。後者は、セルサイズを小さくできるので、半導体チップのサイズ縮小が可能となる。
【００２３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２４】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２６】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２７】
また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２８】
また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。
【００２９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００３０】
（実施の形態１）
図１は、本発明の一実施の形態である半導体装置を構成する回路ブロックであるマクロセルＭＣ１の平面図を示している。また、図２は、その図１に、配線格子（破線）およびセル外配線Ｌを付加したレイアウト平面図を示している。なお、半導体装置上において、互いに隣接する配線格子線の間隔は、例えば０．５μｍ程度である。
【００３１】
このマクロセルＭＣ１には、例えばセル枠内に配置された複数の集積回路素子を、セル内配線によって電気的に接続することで所定の回路機能が構成されている。セル内配線は、例えば第１、第２層配線で構成されている。図１には、マクロセルＭＣ１の入力回路Ａと出力回路Ｂとが例示されている。入力回路Ａは、例えばＣＭＩＳ（Complementary MIS）インバータ回路からなり、ｐＭＩＳＱｐ１およびｎＭＩＳＱｎ１を有している。また、出力回路Ｂは、ｐＭＩＳＱｐ２およびｎＭＩＳＱｎ２を有している。なお、図２には、マクロセルＭＣ１のセル枠が配線格子の線上に配置される方式が例示されている。セル枠の配置の仕方は、これに限定されるものではなく、例えばセル枠を、隣接配線格子線間の半ピッチ分だけずらして配置する方式としても良い。
【００３２】
マクロセルＭＣ１は、信号用の複数の端子Ｔｓを有している。この端子Ｔｓは、マクロセルＭＣ１内に形成された回路と、そのマクロセルＭＣ１外の回路との信号の授受を行うための導体部であり、マクロセルＭＣ１内における最上配線層の配線で形成されている。ここでは、端子Ｔｓが、例えば第２層配線で構成されている。また、ここには、端子Ｔｓに、マクロセルＭＣ１内の入力回路Ａの入力および出力回路Ｂの出力が電気的に接続された状態が例示されている。入力回路ＡのｐＭＩＳＱｐ１およびｎＭＩＳＱｎ１のゲート電極は、端子Ｔｓに電気的に接続され、出力回路ＢのｐＭＩＳＱｐ２およびｎＭＩＳＱｎ２のドレイン領域は、端子Ｔｓに電気的に接続される。ｐＭＩＳＱｐ１，ｐＭＩＳＱｐ２のソース領域には、電源電圧Ｖｄｄが供給され、ｎＭＩＳＱｎ１，ｎＭＩＳＱｎ２のソース領域には電源電圧Ｖｄｄよりも低い電位の電源電圧Ｖｓｓが供給される。なお、これらの電源電圧Ｖｄｄ，Ｖｓｓについては後述する。また、端子Ｔｓは、第２層配線、第２層配線よりも下層の配線層である第１層配線またはその両方の配線を用いて入力回路Ａ、出力回路Ｂに電気的に接続される。
【００３３】
また、端子Ｔｓは、マクロセルＭＣ１のセル枠内において、図１および図２の上下縦方向（Ｙ方向（第２方向））に沿う辺の近傍に、その辺に沿って一列に並んで配置されている。Ｙ方向に隣接する端子Ｔｓの間には、例えば図１および図２の左右横方向（Ｘ方向（第１方向））に延在する配線格子線が１本分だけ配置可能な間隔が置かれている。このように端子Ｔｓをセル枠内に配置することにより（すなわち、インナー端子とすることにより）、マクロセルＭＣ１の面積を縮小できる。また、マクロセルＭＣ１の面積を大きくすることなく、複数の端子Ｔｓを配置することができる。ただし、本発明は、これに限定されるものではなく、例えば端子Ｔｓがセル枠上に配置される構造のものにも適用できる。また、ここでは、この端子（インナー端子）Ｔｓが一列に並んで配置されている場合が例示されているが、複数列にしても良い。これについては後述する。
【００３４】
また、本実施の形態においては、その端子（インナー端子）Ｔｓが、上記Ｙ方向に延びる配線格子線に沿ってその線上に、図２に示すように、上記Ｙ方向に長い平面長方形状のパターンで形成されている。すなわち、端子Ｔｓは、Ｘ方向に延在する配線格子線が複数本通過可能なように、Ｙ方向に延びて形成されている。ここでは、端子ＴｓのＹ方向寸法が、例えばＸ方向の配線格子線を２本以上通過させることが可能なように設定されている。マクロセルＭＣ１の外部からの端子Ｔｓへの直接的な接続は、マクロセルＭＣ１の上空配線となるセル外配線Ｌで行われる。このセル外配線Ｌは、端子（インナー端子）Ｔｓよりも上層の配線層の配線、例えば第３層配線で構成されており、上記Ｘ方向に延びる配線格子線に沿ってその線上に配置されている。セル外配線Ｌは、スルーホールＴＨ（図２参照）を通じて端子Ｔｓと電気的に接続されている。なお、スルーホールＴＨは、主に、Ｘ方向に延びる配線格子線とＹ方向に延びる配線格子線との交点に配置される。このようなマクロセルＭＣ１の構造とすることにより、複数のマクロセルＭＣ１を隙間無く（セル間に配線領域を設けないでも）配置できる。また、端子Ｔｓを長方形状としたことにより、配置配線工程時における配線チャネル効率を向上させることができ、配線の自由度を向上させることができる。これらにより、半導体チップのサイズ（チップサイズ）を縮小することが可能となる。
【００３５】
図３および図４は、上記マクロセルＭＣ１をＸ方向にｍ個、Ｙ方向にｎ個配置することで構成したＲＡＭまたはＲＯＭ等のようなメモリ回路（モジュール）の一例を示している。図３は、データ入力を共通としたケース（アドレス空間の拡張）を例示し、図４は、アドレスを共通としたケース（ビット幅の拡張）を例示している。なお、図３および図４中の符号のＬＣはクロック信号用のセル外配線、ＬＡはアドレス信号用のセル外配線、ＬＤINはデータ入力信号用のセル外配線およびＬＤOUTはデータ出力信号用のセル外配線を示している。いずれもセル外配線Ｌを例示するものである。
【００３６】
図３および図４において、各マクロセルＭＣ１の構成は同一となっている。各マクロセルＭＣ１には、例えば所定のメモリ容量のＲＡＭが形成されている。図３においては、データ入力を共通とするマクロセルＭＣ１が、セル外配線ＬＣの延在方向（Ｘ方向）に沿って隙間無く配置されている。また、図４においては、アドレスを共通とするマクロセルＭＣ１が、セル外配線ＬＡの延在方向（Ｘ方向）に沿って隙間無く配置されている。アドレス信号用のセル外配線ＬＡ、データ入力信号用のセル外配線ＬＤＩＮおよびデータ出力用のセル外配線ＬＤＯＵＴは、各マクロセルＭＣ上をＸ方向に延在するように配置される。
【００３７】
すなわち、図３に示すように、アドレス信号用のセル外配線ＬＡおよびデータ出力信号用のセル外配線ＬＤＯＵＴは、各々異なるマクロセルＭＣ１に電気的に接続され、データ入力信号用のセル外配線ＬＤＩＮは各々、これらのマクロセルＭＣ１に共通に電気的に接続される。
【００３８】
また、図４に示すように、アドレス信号用のセル外配線ＬＡは各々、これらのマクロセルＭＣ１に共通に電気的に接続され、データ入力信号用のセル外配線ＬＤＩＮおよびデータ出力信号用のセル外配線ＬＤＯＵＴは各々異なるマクロセルＭＣ１に電気的に接続される。
【００３９】
このような本実施の形態によれば、図３および図４に示すように、各マクロセルＭＣ１の端子Ｔｓを、その上層の第３配線層のセル外配線Ｌによって引き出すことができるので、信号用の配線を配置するための配線領域をマクロセルＭＣ１間に設ける必要がない。このため、複数のマクロセルＭＣ１をＸ方向およびＹ方向のいずれにおいても隙間無く配置することができる。したがって、チップサイズを縮小することが可能となっている。
【００４０】
また、図３および図４においては、クロック信号用のセル外配線ＬＣをマクロセルＭＣ１毎に分けている。すなわち、クロック信号用のセル外配線ＬＣは、各々異なるマクロセルＭＣ１に電気的に接続される。これにより、必要なマクロセルＭＣ１のみを動作させて半導体装置全体の消費電力を抑えることができる。また、マクロセルＭＣ１毎に異なるクロック信号を入力することができる。
【００４１】
図５は、マクロセルＭＣ１の配置と、信号用の端子Ｔｓの長手方向寸法との関係を説明するための説明図である。ここでは、端子Ｔｓの長手方向寸法が、Ｘ方向に延びる配線格子線を４本分配置可能な寸法に設定されている場合を例示している。この場合、マクロセＭＣ１は、Ｘ方向に最大４個まで隙間無く配置することが可能である。これを越える場合は、セル外配線を配置できない。そこで、その場合は、マクロセルＭＣ１をＹ方向に展開する場合が例示されている。
【００４２】
（実施の形態２）
本実施の形態は、信号用の端子を複数列配置する場合の一例を説明するものである。図６および図７は、その一例を示している。図６は、本実施の形態の半導体装置を構成する回路ブロックであるマクロセルＭＣ２の平面図を示している。また、図７は、その図６に、配線格子（破線）およびセル外配線Ｌを付加した図を示している。
【００４３】
マクロセルＭＣ２において、端子Ｔｓの配置以外の構成は、前記実施の形態１のマクロセルＭＣ１で説明したのと同じである。本実施の形態においては、端子Ｔｓの列がＸ方向に複数列配置されている。そして、互いに隣接する端子列の端子Ｔｓの位置がＹ方向にずれて配置されている。これにより、配線チャネルの有効利用が可能となる。例えば図７に示すように、最上のセル外配線Ｌ１（Ｌ）は、最も左の端子列の最上の端子Ｔｓ１（Ｔｓ）とスルーホールＴＨを通じて電気的に接続される配線である。このセル外配線Ｌ１は、その端子Ｔｓ１上のみならず、Ｘ方向に延在されているため、上記のように端子Ｔｓの位置をＹ方向にずらさないとすると、最上のセル外配線Ｌ１の配置によって、左から２番目の端子列の端子Ｔｓ２ａ，Ｔａ２ｂの接続部（配線チャネルの一部）も潰されてしまう。本実施の形態では、左から２番目の端子列の端子Ｔｓの位置が、最も左の端子列の端子Ｔｓの位置に対してＹ方向にずらしてあるので、その左から２番目の端子列中においてＹ方向に隣接する端子Ｔｓ２ａ（Ｔｓ），Ｔｓ２ｂ（Ｔｓ）の間の配線格子線上にセル外配線Ｌ１を通過させることができる。このため、左から２番目の端子列では、そのセル外配線Ｌ１によって端子Ｔｓ２ａ，Ｔｓ２ｂ上の接続部分が潰されずに済む。したがって、端子Ｔｓ２ａ，Ｔａ２ｂの接続可能な部分を確保できるので、配線チャネルの有効利用が可能となる。このため、セル外配線Ｌの接続の自由度を確保できるので、チップサイズの縮小を推進することが可能となる。
【００４４】
図８は、上記マクロセルＭＣ１，ＭＣ２を複数配置することで構成したＲＡＭまたはＲＯＭ等のメモリ回路（モジュール）の一例を示している。ここでは、マクロセルＭＣ１，ＭＣ２のサイズが異なる場合の構成を例示している。また、ここでは、サイズの異なる複数のマクロセルＭＣ１，ＭＣ２のクロック信号用のセル外配線ＬＣを共通とした場合を例示している。もちろん、サイズが同じでもタイプの異なるマクロセルを複数配置することもできる。
【００４５】
（実施の形態３）
図９は、本発明の他の実施の形態である半導体装置を構成するマクロセルＭＣ３の平面図、図１０は、図９に配線格子（破線）を付加したレイアウト平面図、図１１は、図９の回路ブロックであるマクロセルＭＣ３の要部拡大平面図、図１２は、図９のＸ１−Ｘ１線の断面図をそれぞれ示している。
【００４６】
マクロセルＭＣ３には、上記ＲＡＭまたはＲＯＭ等のメモリ回路（モジュール）が形成されている。マクロセルＭＣ３のセル枠内には、メモリセルアレイＭＡ、Ｘデコーダ領域ＸＤＡ、ＹデコーダＹＤＡおよび入出力回路領域Ｉ／ＯＡが配置されている。メモリセルアレイＭＡには、例えばＤＲＡＭ、ＳＲＡＭまたはＦＲＡＭ等のようなメモリ回路が形成されている。すなわち、メモリセルアレイＭＡには、メモリセル、ワード線、データ線が形成されている。Ｘデコーダ領域ＸＤＡには、Ｘデコーダ回路が、また、Ｙデコーダ領域ＹＤＡには、Ｙデコーダ回路が形成されている。上記ワード線とデータ線との交点にメモリセルが配置され、ワード線はＸデコーダ回路に電気的に接続され、データ線はＹデコーダ回路と電気的に接続される。入出力回路領域Ｉ／ＯＡには、前記した入力回路および出力回路の他に、入出力双方向回路が配置されている。
【００４７】
信号用の端子Ｔｓの配置は、前記実施の形態２で説明したのと同じである。ここでは、その端子（インナー端子）Ｔｓが、入出力回路領域Ｉ／ＯＡ内に配置されている。すなわち、端子Ｔｓ（インナー端子）と入出力回路領域Ｉ／ＯＡ上に配置することで配線遅延を少なくすることができる。また、本実施の形態では、マクロセルＭＣ３のセル枠内の入出力回路領域Ｉ／ＯＡ内において、信号用の端子Ｔｓ群に隣接する位置に、電源用の端子Ｔｖｄｄ，Ｔｖｓｓが配置されている。電源用の端子Ｔｖｄｄ，Ｔｖｓｓは、マクロセルＭＣ３に電源電圧を供給するための端子であり、信号用の端子Ｔｓの長手方向（Ｙ方向）に沿ってセル枠の上下の端から端まで延在する帯状のパターンで形成されている。これにより、マクロセルＭＣ３の電源をＹ方向寸法内においてどこでも取ることができる。このため、電源用のセル外配線の引き回し自由度を向上させることが可能となる。また、マクロセルＭＣ３に応じて可能な限り有効な箇所または数で電源を取ることができるので、電源電位の安定性を向上させることが可能となる。電源用の端子Ｔｖｄｄは、相対的に高電位の電源電圧Ｖｄｄを供給するための端子であって、例えば１．８Ｖまたは３．３Ｖ程度に設定されている。また、電源用の端子Ｔｖｓｓは、半導体装置の基準電位（相対的に低電位の電源電圧Ｖｓｓ）を供給するための端子であって、例えば０Ｖ程度に設定されている。
【００４８】
図１１は、この電源用の端子Ｔｖｄｄ，Ｔｖｓｓと、電源用のセル内配線ＬＩｖｄｄ１，ＬＩｖｓｓ１および電源用のセル外配線Ｌｖｄｄ，Ｌｖｓｓとの接続状態を示している。電源用の端子Ｔｖｄｄ，Ｔｖｓｓは、例えば第２層配線で構成されている。この端子Ｔｖｄｄ，Ｔｖｓｓは、スルーホールＴＨ１を通じて、それぞれ第１層配線で構成された電源用のセル内配線ＬＩｖｄｄ１，ＬＩｖｓｓ１と電気的に接続されている。また、端子Ｔｖｄｄ，Ｔｖｓｓは、スルーホールＴＨ２を通じて、それぞれ第３層配線で構成された電源用のセル外配線Ｌｖｄｄ，Ｌｖｓｓと電気的に接続されている。なお、第３層配線で構成されるセル外配線Ｌの中には、この電源用の端子Ｔｖｄｄ，Ｔｖｓｓの上方を単に通過するものもある。また、電源用の端子Ｔｖｄｄ，Ｔｖｓｓは、図１０および図１１に示すように、Ｙ方向に延在する配線格子線上に配置されている。
【００４９】
このように、マクロセルＭＣ３上およびその外部上をＸ方向に延在する電源用のセル外配線Ｌｖｄｄ，Ｌｖｓｓを電源用の端子Ｔｖｄｄ，Ｔｖｓｓよりも上層の配線層で構成し、かつ、電源用の端子Ｔｖｄｄ，Ｔｖｓｓを介して、電源用の端子Ｔｖｄｄ，Ｔｖｓｓよりも下層の電源用のセル内配線ＬＩｖｄｄ，ＬＩｖｓｓに電気的に接続されるように構成している。電源用の端子Ｔｖｄｄ，ＴｖｓｓをマクロセルＭＣ３のセル枠の上端から下端にまで延在する帯状のパターンで形成することにより、電源用のセル外配線Ｌｖｄｄ，Ｌｖｓｓと、電源用の端子Ｔｖｄｄ，Ｔｖｓｓとの接続の自由度を高めるとともに、マクロセルＭＣ３上を延在する信号用のセル外配線の配置の自由度を高めることができる。すなわち、これにより、マクロセルＭＣ３上を通る電源用のセル外配線Ｌｖｄｄ，Ｌｖｓｓ、信号用のセル外配線の配置密度を高めることができ、高集積化することができる。また、電源用の端子Ｔｖｄｄ，Ｔｖｓｓと第１層配線で構成された電源用のセル内配線ＬＩｖｄｄ，ＬＩｖｓｓとの接続の自由度を向上させることができる。なお、第１層配線ＬＩｖｄｄ，ＬＩｖｓｓは、例えばマクロセルＭＣ３内の各回路を構成する集積回路素子に電気的に接続される。
【００５０】
次に、図１２を用いてマクロセルＭＣ３の一部の縦構造を説明する。なお、図１２には、集積回路素子として、例えば上記出力回路用のｎＭＩＳＱｎ２の断面が例示されている。ただし、集積回路素子は、これに限定されるものではなく種々あり、例えばｐＭＩＳ、ダイオード、バイポーラトランジスタ、抵抗またはキャパシタがある。
【００５１】
半導体チップを構成する半導体基板（以下、単に基板という）１Ｓは、例えばｐ型の単結晶シリコンからなる。この基板１Ｓの主面の分離領域には、例えば溝型の分離部２（トレンチアイソレーション）が形成されている。分離部２は、基板１Ｓの主面から所定の深さに掘られた溝内に、例えば酸化シリコン（ＳｉＯ2）等のような絶縁膜が埋め込まれることで形成されている。分離部２は、溝型に限定されるものではなく種々変更可能であり、例えばロコス（ＬＯＣＯＳ；Local Oxidization of Silicon）法によって形成された酸化シリコン等からなるフィールド絶縁膜としても良い。
【００５２】
また、この分離部２に囲まれた活性領域において、基板１Ｓの主面（デバイス面）から所定の深さに渡って、ｐウエルＰＷＬ１，ＰＷＬ２およびｎウエルＮＷＬ１と称する半導体領域が形成されている。このうち、ｐウエルＰＷＬ２は、ｎ型の埋め込み領域ＮＩＳＯと称する半導体領域に取り囲まれている。すなわち、ｐウエルＰＷＬ２は、基板１Ｓと電気的に分離されている。これにより、基板１Ｓを通じてｐウエルＰＷＬ２にノイズ等が伝搬するのを抑制または防止できる。また、ｐウエルＰＬＷ２の電位を基板１Ｓとは異なる電位に設定できる。
【００５３】
ｐウエルＰＷＬ１，ＰＷＬ２には、例えばホウ素（Ｂ）等のようなｐ型領域を形成する不純物が導入され、ｎウエルＮＷＬ１およびｎ型の埋め込みウエルＮＩＳＯには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のようなｎ型領域を形成する不純物が導入されている。ここでは、上記ｐウエルＰＷＬ２にｎＭＩＳＱｎ２が形成されている。ｎＭＩＳＱｎ２は、ソースおよびドレイン用の一対の半導体領域３と、ゲート絶縁膜４と、ゲート電極５Ａとを有している。このｎＭＩＳＱｎ２のチャネルは、例えば一対の半導体領域３の間の基板１Ｓにおいて、ゲート電極５Ａ下のゲート絶縁膜４と基板１Ｓとの界面部分に形成される（表面チャネル）。
【００５４】
ｎＭＩＳＱｎ２のソース、ドレイン用の半導体領域３は、例えばリンまたはヒ素が導入されてｎ型に設定されている。ゲート絶縁膜４は、例えば酸化シリコン膜からなる。また、ゲート絶縁膜４を酸窒化膜としても良い。これにより、ホットキャリア耐性を向上させることが可能となる。ゲート電極５Ａは、例えばｎ型の低抵抗ポリシリコンからなる。ゲート電極５Ａには、例えばリンまたはヒ素が導入されている。このゲート電極５Ａは、低抵抗ポリシリコンの単体膜に限定されるものではなく種々変更可能である。例えばｎ型の低抵抗ポリシリコン膜上に、コバルトシリサイド（ＣｏＳｉx）を形成した、いわゆるポリサイドゲート構造としても良い。このコバルトシリサイドに変えてチタンシリサイド（ＴｉＳｉx）やタングステンシリサイド（ＷＳｉx）を採用することもできるが、コバルトシリサイドの方が抵抗を低減できる。また、ｎ型の低抵抗ポリシリコン膜上に窒化チタン（ＷＮ）等のようなバリア膜を介してタングステン（Ｗ）膜を堆積した、いわゆるポリメタルゲート構造としても良い。この場合、ゲート電極５Ａの抵抗およびゲート電極５Ａと配線との接触抵抗を大幅に低減することができる。
【００５５】
この基板１Ｓの主面上には、例えば酸化シリコンからなる層間絶縁膜６ａ，６ｂが下層から順に堆積されている。層間絶縁膜６ａ上に第１配線層が形成され、層間絶縁膜６ｂ上に第２配線層が形成されている。上記信号用の端子Ｔｓおよび電源用の端子Ｔｖｄｄ，Ｔｖｓｓは、層間絶縁膜６ｂ上に形成されている。これら端子Ｔｓ，Ｔｖｄｄ，Ｔｖｓｓは、例えばアルミニウム（Ａｌ）またはアルミニウム−Ｓｉ−銅合金等からなり、同一のパターニング時にパターン形成されている。
【００５６】
端子Ｔｓは、層間絶縁膜６ｂに穿孔されたスルーホールＴＨを通じて、第１層配線で構成されるセル内配線ＬＩｓ１と電気的に接続されている。セル内配線ＬＩｓ１は、層間絶縁膜６ａに穿孔されたコンタクトホールＣＮＴ１を通じてｎＭＩＳＱｎ２の一方の半導体領域３と電気手的に接続されている。なお、セル内配線ＬＩｓ１は、端子Ｔｓ等と同じ材料からなる。
【００５７】
端子Ｔｖｓｓは、層間絶縁膜６ｂに穿孔されたスルーホールＴＨ１を通じて、第１層配線で構成されるセル内配線ＬＩｖｓｓ１と電気的に接続されている。セル内配線ＬＩｖｓｓ１は、層間絶縁膜６ａに穿孔されたコンタクトホールＣＮＴ２を通じてｐウエルＰＷＬ１のｐ+型の半導体領域７と電気的に接続されている。なお、セル内配線ＬＩｖｓｓ１は、セル内配線ＬＩｓ１と同じ材料からなり、セル内配線ＬＩｓ１と同一のパターニング時にパターン形成されている。
【００５８】
次に、このような本実施の形態の技術思想を用いて作成した半導体チップ（以下、単にチップという）の平面図を図１３および図１４に示す。なお、図１４は、マクロセルを配置した段階であって、配線処理を行う前のチップ１Ｃの平面図を示している。
【００５９】
チップ１Ｃは、平面四角形状の基板１Ｓの小片からなり、このチップ１Ｃ内には、例えばコンピュータシステムが形成されている（ＳｏＣ；System On Chip）。ただし、本発明自体はＳｏＣに限定されるものではなく種々適用可能である。
【００６０】
チップ１Ｃの外周近傍には、複数の外部端子８がその外周辺に沿って配置されている。もちろん、外部端子８の配置は、これに限定されるものではなく、例えばチップ１Ｃの中央に配置される構成でも良い。この外部端子８の配置領域を含むチップ１Ｃの周辺領域は、チップ１Ｃの入出力回路領域、すなわち、Ｉ／Ｏセルが配置される領域となっている。なお、一般的に外部端子８は、それに直接接触された状態で接続されるボンディングワイヤやバンプ電極（突起電極）等を通じて、パッケージのリードと電気的に接続され、さらにそのパッケージを実装する配線基板上の配線を通じて上記チップ１Ｃの外部の外部装置（あるいは外部回路）の出力と電気的に接続されるようになっている。
【００６１】
チップ１Ｃの内部回路領域には、複数のマクロセルＭＣ３，ＭＣ４，ＭＣ５が配置されている。上記のようにＲＡＭが形成されたマクロセルＭＣ３は、互いの隣接間に隙間を生じることなく配置されている。また、マクロセルＭＣ４には、例えばＲＯＭが形成されている。このマクロセルＭＣ４も、互いに隣接間に隙間を生じることなく配置されている。したがって、無駄領域を低減または無くすことができるので、チップサイズを縮小することが可能となっている。Ｙ方向に隣接するマクロセルＭＣ３の電源用の端子Ｔｖｄｄ，Ｔｖｓｓは、互いに電気的に接続されている。また、Ｙ方向に隣接するマクロセルＭＣ４の電源用の端子Ｔｖｄｄ，Ｔｖｓｓも、互いに電気的に接続されている。
【００６２】
これらマクロセルＭＣ３，ＭＣ４の配置領域を除く領域は、コアセル領域またはカスタム領域とされている。このコアセル領域またはカスタム領域に配置されたマクロセルＭＣ５には、例えば所望のロジック回路が形成されている。このマクロセルＭＣ５にも本発明の技術思想を取り入れている。各マクロセルＭＣ３〜ＭＣ５の隣接間には、これらを接続するための配線領域が用意されている。この配線領域には、各マクロセルＭＣ３〜ＭＣ５を電気的に接続するためのセル外配線が配置されている。セル内配線およびセル外配線の構造は、前述したのと同じである。レイアウト設計に際しては、図１４に示すように、複数のマクロセルＭＣ３〜ＭＣ５を配置した後、これらマクロセルＭＣ３〜ＭＣ５を接続するセル外配線を配置することにより、全体的に所望の回路機能を有する半導体装置を設計する。
【００６３】
（実施の形態４）
本実施の形態の半導体装置における回路ブロックであるマクロセルの一例を図１５に示す。このマクロセルＭＣ６においては、信号用の端子Ｔｓが平面正方形状とされ、その信号用の端子Ｔｓの周囲（特にＹ方向）に、信号用の端子Ｔｓとセル外配線とを接続するための配線チャネル領域Ｃが配置されている。この配線チャネル領域Ｃ自体は、半導体装置の設計段階における配置配線の際にデータ上で設けられる仮想の領域である。この配線チャネル領域Ｃに配線が配置されるか否かはセル外配線との接続状態によって決まる。
【００６４】
このような本実施の形態によれば、信号用の端子Ｔｓを短くできるので、この端子Ｔｓによる配線容量を前記実施の形態１〜３の場合よりも低減できる。特に配線の信号速度が厳しい場合に、この技術思想適用することにより、配線遅延の低減に効果がある。このような本実施の形態の構造と、前記実施の形態１〜３の構造とを同一マクロセル内で実現しても良い。例えば特にクリティカルなパスが配置される個所では、本実施の形態のように信号用の端子を平面正方形状とし、それ以外の箇所では前記実施の形態１〜３のように信号用の端子Ｔｓを平面長方形状としても良い。これにより、チップサイズの縮小と、特性（信号速度）向上との両立が可能となる。また、端子列の１列目は、前記実施の形態１のようにし、端子列の２列目は、本実施の形態のようにする、あるいはその逆とする等、種々変更できる。この場合は、前記実施の形態２と同様の効果が得られる他、特性（信号速度）の向上を図ることができる。
【００６５】
図１６は、上記マクロセルＭＣ６を複数配置した場合に、セル外配線ＬＣ，ＬＡと信号用の端子Ｔｓとの接続方法の一例を示している。ここでは、２列目以降のマクロセルＭＣ６においては、セル外配線ＬＣ，ＬＡを一旦スルーホールＴＨを通じて、配線チャネル領域Ｃ内のセル内配線ＬＩｓ２に接続し、そのセル内配線ＬＩｓ２を通じて端子Ｔｓと電気的に接続する。
【００６６】
このようにして構成された半導体装置の要部平面図を図１７に示す。１列目のマクロセルＭＣ６においては、信号用の端子Ｔｓが、通常の平面正方形状の端子となっている。セル外配線ＬＣ，ＬＡは、スルーホールＴＨを通じて、一列目の端子Ｔｓと直接電気的に接続されている。２列目以降のマクロセルＭＣ６においては、セル外配線ＬＣ，ＬＡが、スルーホールＴＨを通じて第２層配線であるセル内配線ＬＩｓ２と電気的に接続されている。このセル内配線ＬＩｓ２は、図１７のＹ方向に延在されて端子Ｔｓと接続されている。すなわち、セル外配線ＬＣ，ＬＡは、セル内配線ＬＩｓ２を通じてそれと一体的に形成された端子Ｔｓと電気的に接続されている。３列目のマクロセルＭＣ６では、そのセル内配線ＬＩｓ２のＹ方向寸法が、２列目のマクロセルＭＣ６のセル内配線ＬＩｓ２よりも長くなっている。同じ長さにすると、セル外配線ＬＣ，ＬＡと、３列目のマクロセルＭＣ６の端子Ｔｓとを接続できないからである。この例では、チップサイズを縮小できる。また、配線容量を低減できるので、特性（信号速度等）を向上させることができる。
【００６７】
（実施の形態５）
前記実施の形態１〜４で説明した回路ブロックであるマクロセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ６（以下、マクロセルＭＣで代表する）は、集積回路の一部を構成するＩＰ部品として使用できる。このマクロセルＭＣを特定するためのデータ（以下、ＩＰモジュールデータという）は、磁気ディスク、フロッピーディスク、ハードディスク、ＣＤ−ＲＯＭ、ＭＯ（マグネット−オプティカル・ディスク）等のような記憶媒体に、コンピュータにより読み取り可能な状態で記憶されている。
【００６８】
このＩＰモジュールデータは、１つのチップ１Ｃに形成されるべき集積回路をコンピュータを用いて設計するためのデータである。ＩＰモジュールデータは、チップ１Ｃに形成するための図形パターンを定める図形パターンデータと、マクロセルの機能を定める機能データとを有している。
【００６９】
図形パターンデータは、例えば半導体装置を製造する際に使用されるマスクパターンを形成するためのデータであり、例えばマスクパターンを形成するための描画データである。マスクパターンのデータは、チップ１Ｃ上の半導体領域（活性領域）、素子分離領域、ゲート電極、配線層、絶縁膜、接続孔（コンタクトホールやスルーホール）等のような回路形成層毎に、図形パターンを規定するデータであり、リソグラフィ技術におけるフォトマスクのパターンを生成することができるようなデータである。また、上記機能データは、例えばマクロセルの機能をＨＤＬ（Hardware Description Language）等のようなコンピュータ言語で機能記述したデータである。
【００７０】
図１８には、集積回路の設計に用いられるエンジニアリングワークステーション、パーソナルコンピュータ若しくは設計装置等のようなコンピュータ１０の一例が示されている。このコンピュータ１０は、プロセッサおよびメモリなどを実装したプロセッサボード、そして各種インターフェイスボードを搭載した本体１０ａに、ディスプレイ１０ｂ、キーボード１０ｃ、ディスクドライブ１０ｄ等のような代表的に示された周辺機器が接続されている。上記図形パターンデータおよび機能データを含むＩＰモジュールデータは、上記記憶媒体１１に格納されている。特に制限されないが、記憶媒体１１に記憶されているＩＰモジュールデータは、その記憶媒体１１を前記ディスクドライブ１０ｄに装着することで、コンピュータ１０の本体１０ａに読み込まれる。例えば読み込まれたＩＰモジュールデータが、ＨＤＬで記述された記述データであった場合、上記コンピュータ１０は、これを解読して処理を行う。解読して処理を行うために、上記コンピュータ１０は、特定のプログラムを実行する。コンピュータ１０は、分散処理システムであっても良い。例えばディスクアクセス、レイアウト演算、マンマシン・インターフェイスのそれぞれを個々のコンピュータを用いて処理させ、処理結果を連携して利用可能にしても良い。なお、ＩＰモジュールデータの容量が大きくなり、１個の記憶媒体１１に格納することが不可能となった場合には、複数の記憶媒体１１に渡って上記ＩＰモジュールデータが格納されるようにしても良い。もちろん、上記ＩＰモジュールデータを予め複数の記憶媒体１１に格納するように分割しておいて、複数の記憶媒体１１に格納しても良い。
【００７１】
マクロセルＭＣを採用する設計処理は、前記記憶媒体１１からＩＰモジュールデータをコンピュータ１０に読み込み、読み込んだＩＰモジュールデータに対応するマクロセルＭＣを１つの内蔵モジュールとして含むマイクロコンピュータのような半導体装置を設計する処理の一部に含まれる処理として位置付けることができる。
【００７２】
図１９には、前記ＩＰモジュールデータを用いて半導体装置を設計する処理の一例が全体的に示されている。設計処理の方法は、この方法により形成されたマスクパターンを用いて半導体装置が製造されることから、これを半導体装置の製造方法と見なすことができる。
【００７３】
まず、論理合成では、マクロセル間の接続などの処理を行う（工程１００）。ここでは高位レベルの設計データ（ハードウェア記述言語、論理式、真理値表等）から論理回路（論理図、ネットリスト等）を自動生成する。最終的なネットリストを生成するまでの論理合成工程では、例えば論理圧縮（LogicMinimization）、因数化（Factoring）および平坦化（Flatten）等のような走査を繰り返して、論理最適化を行う。
【００７４】
続く論理検証では、論理合成されたものを論理検証する（工程１０１）。ここでは、設計者が意図したとおりに論理回路が動作するか否かを検証する。例えば各論理ゲートの論理動作、立ち上がり／立ち下がり時間等と、ネットリストを入力し、テストベクトル（論理回路機能をテストするための一連の入力信号パターン）を印加して出力された信号知を期待値とし比較する等して検証する。
【００７５】
この論理検証後、集積回路全体のレイアウト設計が行われる（工程１０２）。ここでは、論理設計に従って、フォトマスクの原画となるマスクパターンレイアウトを作成する。半導体装置の論理回路（ネットリスト）に基づき、仕様機能を満足させるよう、トランジスタ、抵抗等のような集積回路素子の寸法を決めながら配置し、これら集積回路素子間を配線する。ここでは、プロセス側からのデザイン・ルールにも従わなければならない。電気的特性を考慮しながら配置配線の最適化を行い、できる限りチップサイズを小さくする。
【００７６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７７】
例えば前記実施の形態１、２においては、マクロセルにおける全ての信号用の端子が平面長方形状の場合について説明したが、これに限定されるものではなく、例えば平面長方形状の端子と、平面正方形状の通常の端子とを配置するマクロセル構造としても良い。この平面正方形状の端子は、例えば複数のマクロセルで共通の信号用の端子とすることができる。これにより、この端子群全体の占有面積を縮小できる。
【００７８】
また、前記実施の形態１〜５の配線構造に代えて、層間絶縁膜に溝や孔を設けその中に導体膜（例えば銅（Ｃｕ）配線）を埋め込むことで配線を形成する、いわゆるダマシン配線構造を採用しても良い。
【００７９】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＳｏＣに適用した場合について説明したが、それに限定されるものではなく、例えばゲートアレイやスタンダードセルに代表されるＡＳＩＣ（Application Specific IC）等のような他の半導体装置にも適用できる。
【００８０】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００８１】
すなわち、本発明によれば、回路ブロックの信号用の端子を、複数の回路ブロックが配置される第１方向に交差する第２方向に複数のチャネル分を確保可能な構造とし、前記信号用の端子の引き出しを、前記信号用の端子よりも上層の配線であって、前記第１方向に延在する第１配線で行うことにより、第１方向に隣接する回路ブロックを隙間無く配置できるので、チップサイズを縮小することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置を構成するマクロセルの平面図である。
【図２】図１に配線格子およびセル外配線を付加したレイアウト平面の平面図である。
【図３】図１のマクロセルを複数個配置することで構成した半導体装置の要部平面の一例の説明図である。
【図４】図１のマクロセルを複数個配置することで構成した半導体装置の要部平面の一例の説明図である。
【図５】図１のマクロセルの配置と、信号用の端子の長手方向寸法との関係を説明するための説明図である。
【図６】本発明の他の実施の形態である半導体装置を構成するマクロセルの平面図である。
【図７】図６に配線格子およびセル外配線を付加したレイアウト平面の平面図である。
【図８】図１および図６のマクロセルを複数個配置することで構成した半導体装置の要部平面の一例の説明図である。
【図９】本発明の他の実施の形態であるマクロセルの一例の平面図である。
【図１０】図９に配線格子を付加したレイアウト平面の平面図である。
【図１１】図９のマクロセルの電源用の端子とセル内配線およびセル外配線との接続状態を示す要部平面図である。
【図１２】図９のＸ１−Ｘ１線の断面図である。
【図１３】図９のマクロセルを用いた半導体装置を構成する半導体チップの一例の平面図である。
【図１４】図１３の配線を配置する前の半導体チップの平面図である。
【図１５】本発明のさらに他の実施の形態であるマクロセルの一例の平面図である。
【図１６】図１５のマクロセルを用いる場合の配線接続方法を説明するための半導体装置の要部平面図である。
【図１７】図１６で説明した配線接続方法で製造された半導体装置の要部平面図である。
【図１８】本発明の他の実施の形態である半導体装置の製造方法で用いるコンピュータの説明図である。
【図１９】図１８のコンピュータを用いて半導体装置を設計する際のフロー図である。
【図２０】本発明者らが検討した半導体装置のレイアウト設計の説明図である。
【符号の説明】
１Ｃ 半導体チップ
１Ｓ 半導体基板
２ 分離部
３ 半導体領域
４ ゲート絶縁膜
５Ａ ゲート電極
６ａ，６ｂ 層間絶縁膜
７ 半導体領域
８ 外部端子
１０ コンピュータ
１０ａ 本体
１０ｂ ディスプレイ
１０ｃ キーボード
１０ｄ ディスクドライブ
１１ 記憶媒体
ＭＣ１〜ＭＣ６ マクロセル
Ｌ，Ｌ１ セル外配線
ＬＣ セル外配線
ＬＡ セル外配線
ＬＤIN セル外配線
ＬＤOUT セル外配線
Ｌｖｄｄ，Ｌｖｓｓ セル外配線
ＬＩｓ１，ＬＩｓ２ セル内配線
ＬＩｖｄｄ１，ＬＩｖｓｓ１ セル内配線
Ｔｓ，Ｔｓ１，Ｔｓ２ａ，Ｔｓ２ｂ 端子
Ｔｖｄｄ 端子
Ｔｖｓｓ 端子
ＴＨ，ＴＨ１，ＴＨ２ スルーホール
ＣＮＴ１，ＣＮＴ２ コンタクトホール
Ａ 入力回路
Ｂ 出力回路
Ｃ 配線チャネル領域
Ｑｐ１，Ｑｐ２ ｐチャネル型のＭＩＳ・ＦＥＴ
Ｑｎ１，Ｑｎ２ ｎチャネル型のＭＩＳ・ＦＥＴ
ＮＩＳＯ 埋め込み領域
ＰＷＬ１，ＰＷＬ２ ｐウエル
ＮＷＬ１ ｎウエル
ＭＡ メモリセルアレイ
Ｉ／ＯＡ 入出力回路領域
ＸＤＡ Ｘデコーダ領域
ＹＤＡ Ｙデコーダ領域
Claims (14)
- 複数の集積回路素子からなるセルを複数有する回路ブロックと、
前記回路ブロックの外部から供給され、且つ、前記回路ブロック内に第１方向に沿って延在して配置された複数の第１信号配線とを有する半導体装置であって、
前記回路ブロックは、前記第１方向に交差する第２方向に沿って配置された複数の信号用の端子を有し、
前記複数の信号用の端子の各々は、スルーホールを介して前記複数の第１信号配線と電気的に接続されており、
前記複数の信号用の端子の各々は、前記第２方向に複数のチャネル分の空間が確保されるようにしたことを特徴とする半導体装置。 - 複数の集積回路素子からなるセルを複数有する回路ブロックと、
前記回路ブロックの外部から供給され、且つ、前記回路ブロック内に第１方向に沿って延在して配置された複数の第１信号配線とを有する半導体装置であって、
前記回路ブロックは、前記第１方向に交差する第２方向に沿って配置された複数の信号用の端子を有し、
前記複数の信号用の端子の各々は、スルーホールを介して前記複数の第１信号配線と電気的に接続されており、
前記複数の信号用の端子の各々は、前記第２方向に複数のチャネル分の空間が確保される構成となっており、
前記複数の信号用の端子は、前記第１方向に沿って複数列配置されており、
前記第１方向で隣接する前記複数の信号用の端子の位置は、前記第２方向にずれて配置されていることを特徴とする半導体装置。 - 複数の集積回路素子からなるセルを複数有する回路ブロックと、
前記回路ブロックの外部から供給され、且つ、前記回路ブロック内に第１方向に沿って延在して配置された複数の第１信号配線とを有する半導体装置であって、
前記回路ブロックは、前記第１方向に交差する第２方向に沿って配置された複数の信号用の端子を有し、
前記複数の信号用の端子の各々は、スルーホールを介して前記複数の第１信号配線と電気的に接続されており、
前記複数の信号用の端子の各々は、前記第２方向に複数の配線チャネル分の空間が確保される構成となっており、
前記複数の信号用の端子は、前記第１方向に沿って複数列配置されており、
前記第１方向で隣接する前記複数の信号用の端子の位置は、前記第２方向にずれて配置されており、
前記半導体装置は更に、
前記回路ブロックの外部から供給される第１電源配線と、
前記回路ブロックの内部に配置され、且つ、前記第１方向に沿って延在して配置された第２電源配線と、
前記回路ブロックに配置され、且つ、前記第２方向に延在する電源用の端子とを有し、
前記電源用の端子は、スルーホールを介して、前記第１および第２電源配線と接続していることを特徴とする半導体装置。 - 請求項３記載の半導体装置において、
前記第１電源配線は前記電源用の端子より上層の配線層で形成されており、
前記第２電源配線は前記電源用の端子より下層の配線層で形成されていることを特徴とする半導体装置。 - 請求項３または４のいずれか１項に記載の半導体装置において、
前記第２電源配線は、前記複数の集積回路素子からなるセルに電源を供給するための配線であることを特徴とする半導体装置。 - 請求項１〜５のいずれか１項に記載の半導体装置において、
前記回路ブロックを、前記第１方向に沿って複数配置し、その各々の回路ブロックの前記複数の信号用の端子と、前記複数の第１信号配線とを電気的に接続したことを特徴とする半導体装置。 - 請求項６記載の半導体装置において、
前記複数の回路ブロックのうち、異なる回路ブロックの一群の間に配線領域を設けたことを特徴とする半導体装置。 - 請求項１〜７のいずれか１項に記載の半導体装置において、
前記複数の信号用の端子を、前記回路ブロックの枠内に配置したことを特徴とする半導体装置。 - 請求項１〜８のいずれか１項に記載の半導体装置において、
前記第１信号配線は前記複数の信号用の端子より下層の配線層で形成されていることを特徴とする半導体装置。 - 請求項１〜９のいずれか１項に記載の半導体装置において、
前記集積回路素子は、半導体基板に形成された電界効果トランジスタ、ダイオード、バイポーラトランジスタ、抵抗素子またはキャパシタで構成されていることを特徴とする半導体装置。 - 請求項１〜１０のいずれか１項に記載の半導体装置において、 前記回路ブロックはメモリ回路であり、
前記メモリ回路は、
前記第１方向に延在するワード線、前記第２方向に延在するデータ線、および、前記ワード線と前記データ線の交点に配置されたメモリセルを有するメモリセルアレイと、
前記ワード線と電気的に接続する第１デコーダ回路と、
前記データ線と電気的に接続する第２デコーダ回路とを有することを特徴とする半導体装置。 - 請求項１１に記載の半導体装置において、
前記メモリ回路は更に、入出力回路領域を有し、
前記複数の信号用の端子は前記メモリ回路の入出力回路領域上に形成されることを特徴とする半導体装置。 - 請求項１１または１２のいずれか１項に記載の半導体装置において、
前記複数の第１信号配線は、それぞれ、クロック信号用の配線、アドレス信号用の配線、データ入力用の配線またはデータ出力用の配線であることを特徴とする半導体装置。 - 請求項１１〜１３のいずれか１項に記載の半導体装置において、
前記メモリ回路は、ＤＲＡＭ、ＳＲＡＭ、マスクＲＯＭまたはＥＥＰＲＯＭであることを特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000364112A JP3996735B2 (ja) | 2000-11-30 | 2000-11-30 | 半導体装置 |
| TW090125699A TW522523B (en) | 2000-11-30 | 2001-10-17 | Semiconductor device, method of manufacturing the same and storage media |
| US09/982,839 US6897496B2 (en) | 2000-11-30 | 2001-10-22 | Semiconductor device, a method of manufacturing the same and storage media |
| KR1020010075266A KR20020042507A (ko) | 2000-11-30 | 2001-11-30 | 반도체장치, 그 제조방법 및 기억매체 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000364112A JP3996735B2 (ja) | 2000-11-30 | 2000-11-30 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007011041A Division JP4441541B2 (ja) | 2007-01-22 | 2007-01-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002170930A JP2002170930A (ja) | 2002-06-14 |
| JP3996735B2 true JP3996735B2 (ja) | 2007-10-24 |
Family
ID=18835111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000364112A Expired - Lifetime JP3996735B2 (ja) | 2000-11-30 | 2000-11-30 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6897496B2 (ja) |
| JP (1) | JP3996735B2 (ja) |
| KR (1) | KR20020042507A (ja) |
| TW (1) | TW522523B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6642556B2 (en) * | 2001-11-09 | 2003-11-04 | Applied Micro Circuits Corporation | Modular macro cell layout method |
| CN101069185B (zh) * | 2004-10-04 | 2010-09-01 | Nxp股份有限公司 | 用于子系统的具有可配置的侧边输入/输出端的硬宏 |
| JP2007043049A (ja) * | 2004-12-20 | 2007-02-15 | Matsushita Electric Ind Co Ltd | セル、スタンダードセル、スタンダードセル配置方法、スタンダードセルライブラリ、ならびに半導体集積回路 |
| CN100511405C (zh) * | 2005-06-30 | 2009-07-08 | 精工爱普生株式会社 | 集成电路装置及电子设备 |
| US8014125B2 (en) * | 2007-11-26 | 2011-09-06 | Ati Technologies Ulc | Chip capacitor |
| US8332798B2 (en) * | 2011-03-08 | 2012-12-11 | Apple Inc. | Using synthesis to place macros |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5410173A (en) * | 1991-01-28 | 1995-04-25 | Kikushima; Ken'ichi | Semiconductor integrated circuit device |
| JP2959444B2 (ja) * | 1995-08-30 | 1999-10-06 | 日本電気株式会社 | フリップチップ型半導体装置の自動配置配線方法 |
| US6714903B1 (en) * | 1998-07-10 | 2004-03-30 | Lsi Logic Corporation | Placement and routing of circuits using a combined processing/buffer cell |
| JP2000077609A (ja) * | 1998-08-28 | 2000-03-14 | Hitachi Ltd | 半導体集積回路装置 |
| JP4493787B2 (ja) * | 2000-03-10 | 2010-06-30 | 富士通マイクロエレクトロニクス株式会社 | 配線設計方法及び設計支援装置 |
-
2000
- 2000-11-30 JP JP2000364112A patent/JP3996735B2/ja not_active Expired - Lifetime
-
2001
- 2001-10-17 TW TW090125699A patent/TW522523B/zh not_active IP Right Cessation
- 2001-10-22 US US09/982,839 patent/US6897496B2/en not_active Expired - Lifetime
- 2001-11-30 KR KR1020010075266A patent/KR20020042507A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| US20020064064A1 (en) | 2002-05-30 |
| KR20020042507A (ko) | 2002-06-05 |
| TW522523B (en) | 2003-03-01 |
| JP2002170930A (ja) | 2002-06-14 |
| US6897496B2 (en) | 2005-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4357409B2 (ja) | 半導体集積回路装置及びその設計方法 | |
| KR900000202B1 (ko) | 반도체 집적회로 및 그 회로 패턴 설계방법 | |
| US6765245B2 (en) | Gate array core cell for VLSI ASIC devices | |
| JP4002412B2 (ja) | 基本セル、集積回路レイアウトセクション、集積回路レイアウト、集積回路デバイスおよび集積回路の信号線を設計する方法 | |
| US20080180132A1 (en) | Semiconductor device and method of fabricating the same | |
| US10950594B2 (en) | Integrated circuit and method of fabricating the same | |
| US7882476B2 (en) | Semiconductor integrated circuit device formed by automatic layout wiring by use of standard cells and design method of fixing its well potential | |
| JP2001015602A (ja) | スタンダードセル、スタンダードセル列、スタンダードセルの配置配線装置および配置配線方法 | |
| US11239228B2 (en) | Integrated circuit layout and method of configuring the same | |
| US20240037309A1 (en) | Multiplexer | |
| JP3996735B2 (ja) | 半導体装置 | |
| US11392743B2 (en) | Multiplexer | |
| JP3644138B2 (ja) | 半導体集積回路及びその配置配線方法 | |
| JP4441541B2 (ja) | 半導体装置 | |
| JP4786989B2 (ja) | 半導体集積回路装置 | |
| US11217528B2 (en) | Semiconductor structure having buried power rail disposed between two fins and method of making the same | |
| TW201941396A (zh) | 錯開的自對準閘極接觸件 | |
| JP2570597B2 (ja) | 半導体集積回路のレイアウト設計方法 | |
| Ding et al. | A Novel Zigzag SRAM Bitcell Design in the Complementary FET Framework | |
| JP2005229061A (ja) | スタンダードセル、セル列および複合セル列 | |
| JPH0566737B2 (ja) | ||
| JP4498787B2 (ja) | 半導体装置 | |
| JP2018082071A (ja) | 半導体装置及びそのレイアウト設計方法 | |
| JP2004259723A (ja) | 半導体集積回路及びそのレイアウト方法 | |
| JPH1012849A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040226 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050315 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061115 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061121 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070122 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070710 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070803 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100810 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3996735 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100810 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110810 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110810 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110810 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120810 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120810 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130810 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |