JP2570597B2 - 半導体集積回路のレイアウト設計方法 - Google Patents
半導体集積回路のレイアウト設計方法Info
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- JP2570597B2 JP2570597B2 JP5244183A JP24418393A JP2570597B2 JP 2570597 B2 JP2570597 B2 JP 2570597B2 JP 5244183 A JP5244183 A JP 5244183A JP 24418393 A JP24418393 A JP 24418393A JP 2570597 B2 JP2570597 B2 JP 2570597B2
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Description
【０００１】
【産業上の利用分野】本発明は大規模集積回路の素子レ
ベルでのレイアウト設計システムによるレイアウト設計
方法に係わり、特にメモリ用ＬＳＩの周辺レイアウト設
計方法に関する。
ベルでのレイアウト設計システムによるレイアウト設計
方法に係わり、特にメモリ用ＬＳＩの周辺レイアウト設
計方法に関する。
【０００２】
【従来の技術】半導体メモリの周辺レイアウト設計自動
化の必要性が年々増大している。メモリＬＳＩの周辺レ
イアウトにおいては、特性とチップ面積の制限から、セ
ルベース方式やゲートアレイ方式では設計が困難であ
る。したがって素子毎に設計していく必要がある。
化の必要性が年々増大している。メモリＬＳＩの周辺レ
イアウトにおいては、特性とチップ面積の制限から、セ
ルベース方式やゲートアレイ方式では設計が困難であ
る。したがって素子毎に設計していく必要がある。
【０００３】このための手段として、いわゆるレイアウ
トシンセシスと呼ばれるシステム（方法）がある。この
手法は、素子記述の接続情報（以後、ネットリスト、と
称す）と設計基準データを入力し、全体的に一体化して
入力されたネットリストを各論理ゲート回路（以後、グ
ループ、と称す）に分割し、論理ゲートの種別判定およ
び一次元での配置を行い、対応する論理ゲートの図形形
状を決定するソフトウェアモジュール（以後、パラメタ
ライズセル、と称す）で図形を作成し、各パラメタライ
ズセルによる図形間の配線を行うものである。
トシンセシスと呼ばれるシステム（方法）がある。この
手法は、素子記述の接続情報（以後、ネットリスト、と
称す）と設計基準データを入力し、全体的に一体化して
入力されたネットリストを各論理ゲート回路（以後、グ
ループ、と称す）に分割し、論理ゲートの種別判定およ
び一次元での配置を行い、対応する論理ゲートの図形形
状を決定するソフトウェアモジュール（以後、パラメタ
ライズセル、と称す）で図形を作成し、各パラメタライ
ズセルによる図形間の配線を行うものである。
【０００４】図８（Ａ）はこのフローの１例を示す図で
あり、（Ｂ）はそれをまとめた図である。ネットリスト
の例として代表的な回路シミュレーションシステムであ
る″ＳＰＩＣＥ″の入力データ書式があり、これは素子
記述に適している。以後の説明ではネットリストとして
このＳＰＩＣＥ入力データを使用する。
あり、（Ｂ）はそれをまとめた図である。ネットリスト
の例として代表的な回路シミュレーションシステムであ
る″ＳＰＩＣＥ″の入力データ書式があり、これは素子
記述に適している。以後の説明ではネットリストとして
このＳＰＩＣＥ入力データを使用する。
【０００５】図８でグループ化とは、入力されたネット
リストを図９に示すように論理ゲート単位にまとめるこ
とである。この方法は、ゲートへの接続、電源、アース
への接続をきることで容易に実現できる。図９（Ａ）で
は、論理ゲートとして入力Ａ１，Ａ２と出力Ｄとの間に
接続節点（およびその接続配線）Ｂ，Ｃにより直列接続
されたＮＡＮＤ回路１１，第１のインバータ回路１２お
よび第２のインバータ回路１３が各論理ゲートとして示
し、図９（Ｂ）には正電源ラインのＶＤＤ２３と接地ラ
インのＧＮＤ２４間に各論理ゲートがＰチャネルＭＯＳ
ＦＥＴ（ＰＭＯＳ）２１とＮチャネルＭＯＳＦＥＴ（Ｎ
ＭＯＳ）２２とから構成されていることを示している。
リストを図９に示すように論理ゲート単位にまとめるこ
とである。この方法は、ゲートへの接続、電源、アース
への接続をきることで容易に実現できる。図９（Ａ）で
は、論理ゲートとして入力Ａ１，Ａ２と出力Ｄとの間に
接続節点（およびその接続配線）Ｂ，Ｃにより直列接続
されたＮＡＮＤ回路１１，第１のインバータ回路１２お
よび第２のインバータ回路１３が各論理ゲートとして示
し、図９（Ｂ）には正電源ラインのＶＤＤ２３と接地ラ
インのＧＮＤ２４間に各論理ゲートがＰチャネルＭＯＳ
ＦＥＴ（ＰＭＯＳ）２１とＮチャネルＭＯＳＦＥＴ（Ｎ
ＭＯＳ）２２とから構成されていることを示している。
【０００６】図８でパラメタライズセルとは、設計基準
データ、ネットリストより入力パラメータを得て、先に
説明したように、図形形状を決定する図形作成用ソフト
ウエアモジュールであり、従来技術では各論理ゲートご
とに１つのパラメタライズセル用の関数が対応してい
る。
データ、ネットリストより入力パラメータを得て、先に
説明したように、図形形状を決定する図形作成用ソフト
ウエアモジュールであり、従来技術では各論理ゲートご
とに１つのパラメタライズセル用の関数が対応してい
る。
【０００７】図１０に図９の第１のインバータ回路１２
を例にとり、それに対応するネットリスト、パラメタラ
イズセルの一部と、対応するレイアウト図を示す。すな
わち、（Ａ）が論理回路図、（Ｂ）が素子回路図、
（Ｃ）がネットリスト、（Ｄ）がパラメタライズセル、
（Ｅ）がパラメタライズセルにより得られた図形形状の
レイアウト図である。ここでパラメタライズセルは計算
機言語″Ｃ″で表している。パラメータは、これ以外に
も存在するが、ここでは例として各トランジスタのゲー
ト長（Ｐ１，Ｐ３）、ゲート幅（Ｐ２，Ｐ４）を示して
いる。ここでのネットリストはあらかじめシステムにデ
ータとして初期設定されている。またレイアウト図では
以後も簡略化して示している。なおレイアウト図（Ｅ）
において、ＰＭＯＳ２１にＰ型のソース、ドレイン３
１，３１が、ＮＭＯＳ２２にＮ型のソース、ドレイン３
２，３２が示され、両端に端部●を有するポリシリコン
ゲート３４が点線で示され、論理回路内を配線接続する
下層の第１層目金属配線３５が実線で示されている。第
１層目金属配線３５は、コンタクトホール（×印）を通
してソース、ドレイン３１，３２と接続し、両ＭＯＳ間
のコンタクトホール（×印）（図９の節点Ｂ，Ｃに相
当）を通して他の論理ゲート（図９のＮＡＮＤ回路１１
および第２のインバータ回路１３）と接続する上層の第
２層目金属配線にそれぞれ接続される。
を例にとり、それに対応するネットリスト、パラメタラ
イズセルの一部と、対応するレイアウト図を示す。すな
わち、（Ａ）が論理回路図、（Ｂ）が素子回路図、
（Ｃ）がネットリスト、（Ｄ）がパラメタライズセル、
（Ｅ）がパラメタライズセルにより得られた図形形状の
レイアウト図である。ここでパラメタライズセルは計算
機言語″Ｃ″で表している。パラメータは、これ以外に
も存在するが、ここでは例として各トランジスタのゲー
ト長（Ｐ１，Ｐ３）、ゲート幅（Ｐ２，Ｐ４）を示して
いる。ここでのネットリストはあらかじめシステムにデ
ータとして初期設定されている。またレイアウト図では
以後も簡略化して示している。なおレイアウト図（Ｅ）
において、ＰＭＯＳ２１にＰ型のソース、ドレイン３
１，３１が、ＮＭＯＳ２２にＮ型のソース、ドレイン３
２，３２が示され、両端に端部●を有するポリシリコン
ゲート３４が点線で示され、論理回路内を配線接続する
下層の第１層目金属配線３５が実線で示されている。第
１層目金属配線３５は、コンタクトホール（×印）を通
してソース、ドレイン３１，３２と接続し、両ＭＯＳ間
のコンタクトホール（×印）（図９の節点Ｂ，Ｃに相
当）を通して他の論理ゲート（図９のＮＡＮＤ回路１１
および第２のインバータ回路１３）と接続する上層の第
２層目金属配線にそれぞれ接続される。
【０００８】また図８でグループの論理ゲート判定と
は、グループがどの論理ゲートなのかを判定することで
ある。この方法として、図１１（Ａ）の回路を例にとり
図１１（Ｂ）に示すように、各グループ内、並びにパラ
メタライズセルに対応するネットリスト双方において、
節点を頂点、トランジスタ（ＭＯＳ）を一方の電源電圧
供給配線である電源ＶＤＤ２３側から他方の電源電圧供
給配線である接地ＧＮＤ２４側へ向かう辺とした有効グ
ラフを作成しこの同形判定問題として容易に実現でき
る。なお図１１において、Ｍ１，Ｍ２はＰＭＯＳ２１，
２１を示し、Ｍ３，Ｍ４はＮＭＯＳ２２，２２を示して
いる。
は、グループがどの論理ゲートなのかを判定することで
ある。この方法として、図１１（Ａ）の回路を例にとり
図１１（Ｂ）に示すように、各グループ内、並びにパラ
メタライズセルに対応するネットリスト双方において、
節点を頂点、トランジスタ（ＭＯＳ）を一方の電源電圧
供給配線である電源ＶＤＤ２３側から他方の電源電圧供
給配線である接地ＧＮＤ２４側へ向かう辺とした有効グ
ラフを作成しこの同形判定問題として容易に実現でき
る。なお図１１において、Ｍ１，Ｍ２はＰＭＯＳ２１，
２１を示し、Ｍ３，Ｍ４はＮＭＯＳ２２，２２を示して
いる。
【０００９】また図８でのグループの配置とは、目的値
によりグループの一次元の順位を決定するもので、通常
はパラメタライズセル図形間接続配線幅が最小になるよ
うに行う。
によりグループの一次元の順位を決定するもので、通常
はパラメタライズセル図形間接続配線幅が最小になるよ
うに行う。
【００１０】
【発明が解決しようとする課題】上記従来技術によるレ
イアウト設計方法では、論理ゲートごとにパラメタライ
ズセルが対応し図形を配置順に１次元に並べて接続を行
う。したがって従来のシステムでは、論理ゲートの１個
ずつ一方向（Ｘ方向）に配列したものとなり、特にメモ
リＬＳＩの周辺回路のレイアウトに適用すると、上記一
方向とは直角方向（Ｙ方向）に充分のスペースがあるに
もかかわらずそのスペースを活用しない欠点がある。し
かも従来技術では、図８の設計基準、ネットリストを読
込むステップから図形を出力するステップまで一貫した
全自動配線であるからその間でレイアウトを修正するこ
とは不可能である。
イアウト設計方法では、論理ゲートごとにパラメタライ
ズセルが対応し図形を配置順に１次元に並べて接続を行
う。したがって従来のシステムでは、論理ゲートの１個
ずつ一方向（Ｘ方向）に配列したものとなり、特にメモ
リＬＳＩの周辺回路のレイアウトに適用すると、上記一
方向とは直角方向（Ｙ方向）に充分のスペースがあるに
もかかわらずそのスペースを活用しない欠点がある。し
かも従来技術では、図８の設計基準、ネットリストを読
込むステップから図形を出力するステップまで一貫した
全自動配線であるからその間でレイアウトを修正するこ
とは不可能である。
【００１１】図１２に図９の回路を用いたレイアウトの
結果を示す。上層の第２層目金属配線のＶＤＤ線２３お
よびＧＮＤ線２４がＸ方向を延在している。そしてこの
両電源配線２３，２４下およびその間下である領域Ｙ１
にＮＡＮＤ回路１１，第１のインバータ１２および第２
のインバータ１３がＸ方向に配列されている。
結果を示す。上層の第２層目金属配線のＶＤＤ線２３お
よびＧＮＤ線２４がＸ方向を延在している。そしてこの
両電源配線２３，２４下およびその間下である領域Ｙ１
にＮＡＮＤ回路１１，第１のインバータ１２および第２
のインバータ１３がＸ方向に配列されている。
【００１２】すなわち各回路はＰＭＯＳ２１とＮＭＯＳ
２２とから構成され、これらのＭＯＳは両端に端部●を
有し点線で示すポリシリコンゲート３４とその両側のＰ
型ソース、ドレイン拡散層３１，３１もしくはＮ型ソー
ス、ドレイン拡散層３２，３２を有して構成されてい
る。また隣接するＰＭＯＳのＰ型ソース、ドレイン３１
は共通に形成され、同様に隣接するＮＭＯＳのＮ型ソー
ス、ドレイン３２は共通に形成されている。各論理ゲー
ト内の配線は全て実線で示す下層の第１層目金属配線３
５で行われ、コンタクトホールを×印で示してある。第
１層目金属配線３５はコンタクトホールを通して電源配
線ＶＤＤ，ＧＮＤに接続され、またコンタクトホールを
通してソース、ドレイン３１，３２に接続されている。
また、２点鎖線で示しＸ方向を延在する上層の第２層目
金属配線の信号線（論理ゲート間の接続配線）が各論理
ゲート間の節点Ｂ，Ｃとなって、コンタクトホールを通
して第１層目金属内部配線３５やポリシリコンゲート３
４に接続し、ＮＡＮＤ回路２１と第１のインバータ回路
２２との接続（Ｂ）および第１のインバータ２２と第２
のインバータ２３との接続（Ｃ）を行っている。
２２とから構成され、これらのＭＯＳは両端に端部●を
有し点線で示すポリシリコンゲート３４とその両側のＰ
型ソース、ドレイン拡散層３１，３１もしくはＮ型ソー
ス、ドレイン拡散層３２，３２を有して構成されてい
る。また隣接するＰＭＯＳのＰ型ソース、ドレイン３１
は共通に形成され、同様に隣接するＮＭＯＳのＮ型ソー
ス、ドレイン３２は共通に形成されている。各論理ゲー
ト内の配線は全て実線で示す下層の第１層目金属配線３
５で行われ、コンタクトホールを×印で示してある。第
１層目金属配線３５はコンタクトホールを通して電源配
線ＶＤＤ，ＧＮＤに接続され、またコンタクトホールを
通してソース、ドレイン３１，３２に接続されている。
また、２点鎖線で示しＸ方向を延在する上層の第２層目
金属配線の信号線（論理ゲート間の接続配線）が各論理
ゲート間の節点Ｂ，Ｃとなって、コンタクトホールを通
して第１層目金属内部配線３５やポリシリコンゲート３
４に接続し、ＮＡＮＤ回路２１と第１のインバータ回路
２２との接続（Ｂ）および第１のインバータ２２と第２
のインバータ２３との接続（Ｃ）を行っている。
【００１３】そしてたがいに平行なＶＤＤ線２３および
ＧＮＤ線２４間のの外側の領域（図で上下側の領域）Ｙ
２，Ｙ３は信号線形成領域となっており、第２層目金属
層からなる他の信号線がＸ方向を延在できるようになっ
ている。
ＧＮＤ線２４間のの外側の領域（図で上下側の領域）Ｙ
２，Ｙ３は信号線形成領域となっており、第２層目金属
層からなる他の信号線がＸ方向を延在できるようになっ
ている。
【００１４】このように、一般的に中央部にメモリセル
アレイを形成するメモリＬＳＩの周辺部のレイアウトで
は、第１層目（下層）金属配線までをパラメタライズセ
ルで作成される論理ゲートに使用し、第２層目（上層）
の金属配線は電源線、接地線、論理ゲート間の接続を含
む信号線に使用するため、図１２のＹ方向の領域Ｙ２お
よびＹ３では第２層目の金属配線が形成されるだけで、
それより下層の第１層目の金属配線、ポリシリコンゲー
トおよび半導体基板の拡散領域のソース、ドレインを具
備する論理ゲートは形成しないから、このスペースが活
用されずそれだけＸ方向の寸法Ｘ１が大きくなり集積度
向上の支障となっていた。
アレイを形成するメモリＬＳＩの周辺部のレイアウトで
は、第１層目（下層）金属配線までをパラメタライズセ
ルで作成される論理ゲートに使用し、第２層目（上層）
の金属配線は電源線、接地線、論理ゲート間の接続を含
む信号線に使用するため、図１２のＹ方向の領域Ｙ２お
よびＹ３では第２層目の金属配線が形成されるだけで、
それより下層の第１層目の金属配線、ポリシリコンゲー
トおよび半導体基板の拡散領域のソース、ドレインを具
備する論理ゲートは形成しないから、このスペースが活
用されずそれだけＸ方向の寸法Ｘ１が大きくなり集積度
向上の支障となっていた。
【００１５】
【課題を解決するための手段】本発明の特徴は、レイア
ウト設計基準データと、論理ゲートの図形形状を決定す
る複数のパラメタライズセルと、素子記述の接続情報で
あるネットリストとを用い、前記ネットリストを各パラ
メタライズセルに対応するネットリストにより分割し、
かつ前記複数のパラメタライズセルのうちの少なくとも
一つのパラメタライズセルは複数の論理ゲートの図形形
状を決定するパラメタライズセルである半導体集積回路
のレイアウト設計方法にある。ここで、第１および第２
の論理ゲートの図形形状を決定する図形作成用の第１の
パラメタライズセルと、第３の論理ゲートの図形形状を
決定する図形作成用の第２のパラメタライズセルと、前
記第１および第２のパラメタライズセルのそれぞれに対
応して分割された素子記述の接続情報であるネットリス
トとを用いて、前記第１および第２の論理ゲートを第１
の方向に配列し、前記第１の方向とは直角の第２の方向
に前記第３の論理ゲートを前記配列と隣接させて配置さ
せる半導体集積回路のレイアウト設計方法であることが
できる。また、前記パラメタライズセルによる論理ゲー
トの図形発生後、各パラメタライズセルによる論理ゲー
ト間を接続する接続設計を行うこができる。
ウト設計基準データと、論理ゲートの図形形状を決定す
る複数のパラメタライズセルと、素子記述の接続情報で
あるネットリストとを用い、前記ネットリストを各パラ
メタライズセルに対応するネットリストにより分割し、
かつ前記複数のパラメタライズセルのうちの少なくとも
一つのパラメタライズセルは複数の論理ゲートの図形形
状を決定するパラメタライズセルである半導体集積回路
のレイアウト設計方法にある。ここで、第１および第２
の論理ゲートの図形形状を決定する図形作成用の第１の
パラメタライズセルと、第３の論理ゲートの図形形状を
決定する図形作成用の第２のパラメタライズセルと、前
記第１および第２のパラメタライズセルのそれぞれに対
応して分割された素子記述の接続情報であるネットリス
トとを用いて、前記第１および第２の論理ゲートを第１
の方向に配列し、前記第１の方向とは直角の第２の方向
に前記第３の論理ゲートを前記配列と隣接させて配置さ
せる半導体集積回路のレイアウト設計方法であることが
できる。また、前記パラメタライズセルによる論理ゲー
トの図形発生後、各パラメタライズセルによる論理ゲー
ト間を接続する接続設計を行うこができる。
【００１６】本発明の他の特徴は、レイアウト設計基準
データと、論理ゲートの図形形状を決定する複数のパラ
メタライズセルと、前記複数のパラメタライズセルのそ
れぞれに対応して分割された素子記述の接続情報である
ネットリストとを有し、前記複数のパラメタライズセル
による複数の論理ゲートの配置設計を行ない、しかる
後、この配置データを含む中間ファイルを出力し、出力
された中間ファイルを人手により修正し、配置設計が修
正された該中間ファイルを入力して前記複数のパラメタ
ライズセルにより論理ゲートの図形を作成する半導体集
積回路のレイアウト設計方法にある。
データと、論理ゲートの図形形状を決定する複数のパラ
メタライズセルと、前記複数のパラメタライズセルのそ
れぞれに対応して分割された素子記述の接続情報である
ネットリストとを有し、前記複数のパラメタライズセル
による複数の論理ゲートの配置設計を行ない、しかる
後、この配置データを含む中間ファイルを出力し、出力
された中間ファイルを人手により修正し、配置設計が修
正された該中間ファイルを入力して前記複数のパラメタ
ライズセルにより論理ゲートの図形を作成する半導体集
積回路のレイアウト設計方法にある。
【００１７】
【実施例】以下図面を参照して本発明を説明する。
【００１８】図１（Ａ）は本発明の一実施例のフローを
示す図であり、（Ｂ）はそれをまとめた図である。まず
レイアウト設計基準データとパラメタライズセルに対応
する素子記述のネットリスト（以後、ＰＮ、と称す）を
ライブラリとして読込む。ここでパラメタライズセルは
１つの論理ゲートの図形形状を決定するものだけではな
く、複数のパラメタライズセルのなかには、１つのパラ
メタライズセルで複数の論理ゲートの図形形状を決定す
るものも存在する。
示す図であり、（Ｂ）はそれをまとめた図である。まず
レイアウト設計基準データとパラメタライズセルに対応
する素子記述のネットリスト（以後、ＰＮ、と称す）を
ライブラリとして読込む。ここでパラメタライズセルは
１つの論理ゲートの図形形状を決定するものだけではな
く、複数のパラメタライズセルのなかには、１つのパラ
メタライズセルで複数の論理ゲートの図形形状を決定す
るものも存在する。
【００１９】図２および図３に複数の論理ゲートを有す
る論理回路の例としてインバータ２段の場合を示す。す
なわち、図２（Ａ）に第１のインバータ１２と第２のイ
ンバータ１３とが直列接続した論理回路であることを示
す。
る論理回路の例としてインバータ２段の場合を示す。す
なわち、図２（Ａ）に第１のインバータ１２と第２のイ
ンバータ１３とが直列接続した論理回路であることを示
す。
【００２０】図２（Ｂ）は一方の電源電位供給線の正電
位供給線ＶＤＤ２３と他方の電源電位供給線の接地電位
供給線ＧＮＤ２４との間に、素子参照名Ｍ１およびＭ３
で示す２個のＰチャネル型トランジスタ（ＰＭＯＳ）２
１および素子参照名Ｍ２およびＭ４で示す２個のＮチャ
ネル型トランジスタ（ＮＭＯＳ）２２が接続されて第１
および第２のインバータ１２，１３を構成していること
を示す。またこの論理回路の入力節点をＢ，出力節点を
Ｄ，両インバータ間の接続節点をＸで示す。
位供給線ＶＤＤ２３と他方の電源電位供給線の接地電位
供給線ＧＮＤ２４との間に、素子参照名Ｍ１およびＭ３
で示す２個のＰチャネル型トランジスタ（ＰＭＯＳ）２
１および素子参照名Ｍ２およびＭ４で示す２個のＮチャ
ネル型トランジスタ（ＮＭＯＳ）２２が接続されて第１
および第２のインバータ１２，１３を構成していること
を示す。またこの論理回路の入力節点をＢ，出力節点を
Ｄ，両インバータ間の接続節点をＸで示す。
【００２１】図３（Ａ）にこの論理回路のパラメタライ
ズセルに対応するネットリストすなわちＰＮを示す。
ズセルに対応するネットリストすなわちＰＮを示す。
【００２２】図３（Ｂ）にパラメタライズセルの一部を
示す。すなわちこのパラメタライズセルは計算機言語″
Ｃ″で表している。パラメータは、これ以外にも存在す
るが、ここでは例として各トランジスタのゲート長、ゲ
ート幅を示している。
示す。すなわちこのパラメタライズセルは計算機言語″
Ｃ″で表している。パラメータは、これ以外にも存在す
るが、ここでは例として各トランジスタのゲート長、ゲ
ート幅を示している。
【００２３】図３（Ｃ）に図３（Ｂ）のパラメタライズ
セルにより得られる図形形状のレイアウト図を示す。こ
の実施例では、４個のトランジスタから成る２個の論理
ゲート（第１および第２のインバータ）の図形が１つの
パラメタライズセルにより得られるから、図に示すよう
に４個のトランジスタＭ１〜Ｍ４をＹ方向に縦積みして
２個の論理ゲートをＹ方向に配列することができる。
尚、図３（Ｃ）において、、ＰＭＯＳ２１（Ｍ１，Ｍ
３）にＰ型のソース、ドレイン拡散層３１，３１が、Ｎ
ＭＯＳ２２（Ｍ２，Ｍ４）にＮ型のソース、ドレイン拡
散層３２，３２が示され、両端に端部●を有するポリシ
リコンゲート３４が点線で示され、論理回路内を配線接
続する下層の第１層目金属配線３５が実線で示されてい
る。第１層目金属配線３５は、コンタクトホール（×
印）を通してソース、ドレイン３１，３２と接続し、Ｍ
１とＭ２との間のコンタクトホール（×印）は図２
（Ｂ）の節点Ｂ，ＸＤに相当し、節点Ｂにおいて他のパ
ラメタライズセルによる他の論理ゲートであるＮＡＮＤ
回路に上層の第２層目金属配線により接続される。
セルにより得られる図形形状のレイアウト図を示す。こ
の実施例では、４個のトランジスタから成る２個の論理
ゲート（第１および第２のインバータ）の図形が１つの
パラメタライズセルにより得られるから、図に示すよう
に４個のトランジスタＭ１〜Ｍ４をＹ方向に縦積みして
２個の論理ゲートをＹ方向に配列することができる。
尚、図３（Ｃ）において、、ＰＭＯＳ２１（Ｍ１，Ｍ
３）にＰ型のソース、ドレイン拡散層３１，３１が、Ｎ
ＭＯＳ２２（Ｍ２，Ｍ４）にＮ型のソース、ドレイン拡
散層３２，３２が示され、両端に端部●を有するポリシ
リコンゲート３４が点線で示され、論理回路内を配線接
続する下層の第１層目金属配線３５が実線で示されてい
る。第１層目金属配線３５は、コンタクトホール（×
印）を通してソース、ドレイン３１，３２と接続し、Ｍ
１とＭ２との間のコンタクトホール（×印）は図２
（Ｂ）の節点Ｂ，ＸＤに相当し、節点Ｂにおいて他のパ
ラメタライズセルによる他の論理ゲートであるＮＡＮＤ
回路に上層の第２層目金属配線により接続される。
【００２４】説明を図１のフローに戻り、ライブラリと
して読込まれたＰＮをグループ化し、ここでネットリス
トを一体的に入力読込み、グループ化してＰＮと照合、
同形判定を行う。尚ここで読込れた入力ネットリストは
ＰＮと基本的には同じであるが、ＰＮは上記したように
パラメタライズセルごとに必要であるが、ここで一体的
に読込まれた通常の入力ネットリストは全体で１つであ
り、これをグループ化しＰＮにより検索するわけであ
る。
して読込まれたＰＮをグループ化し、ここでネットリス
トを一体的に入力読込み、グループ化してＰＮと照合、
同形判定を行う。尚ここで読込れた入力ネットリストは
ＰＮと基本的には同じであるが、ＰＮは上記したように
パラメタライズセルごとに必要であるが、ここで一体的
に読込まれた通常の入力ネットリストは全体で１つであ
り、これをグループ化しＰＮにより検索するわけであ
る。
【００２５】この照合においてまず、図１１で説明した
ように、各グループのゲート種類の判定を行い、グルー
プを頂点、節点をソース、ドレインからＭＯＳトランジ
スタのゲートへ向かう辺とする有効グラフを作成してそ
の同形判定を行う。グループ化した入力ネットリストを
ＰＮに対応して検索し対応するパラメタライズセルに分
割するネットリストとＰＮの照合の例を図４に示す。す
なわち、図２，図３で説明した第１および第２のインバ
ータ１２，１３の図形作成用の第１のパラメタライズセ
ル（Ａ）と、ＮＡＮＤ回路１１の図形作成用の第２のパ
ラメタライズセル（Ｂ）を結合し（Ｄ）、ＮＡＮＤ回路
１１と第１のインバータ１２と第２のインバータ１３と
を直列接続し、Ａ１，Ａ２を入力節点としＤを出力節点
とする回路（Ｃ）のレイアウト設計を行う。
ように、各グループのゲート種類の判定を行い、グルー
プを頂点、節点をソース、ドレインからＭＯＳトランジ
スタのゲートへ向かう辺とする有効グラフを作成してそ
の同形判定を行う。グループ化した入力ネットリストを
ＰＮに対応して検索し対応するパラメタライズセルに分
割するネットリストとＰＮの照合の例を図４に示す。す
なわち、図２，図３で説明した第１および第２のインバ
ータ１２，１３の図形作成用の第１のパラメタライズセ
ル（Ａ）と、ＮＡＮＤ回路１１の図形作成用の第２のパ
ラメタライズセル（Ｂ）を結合し（Ｄ）、ＮＡＮＤ回路
１１と第１のインバータ１２と第２のインバータ１３と
を直列接続し、Ａ１，Ａ２を入力節点としＤを出力節点
とする回路（Ｃ）のレイアウト設計を行う。
【００２６】このようにパラメタライズセルの配置、パ
ラメタライズセルによる図形作成、パラメタライズセル
間の配線、すなわち第１のパラメタライズセルによる図
形と第２のパラメタライズセルによる図形との間を接続
する配線設計を行ったレイアウト図を図５に示す。
ラメタライズセルによる図形作成、パラメタライズセル
間の配線、すなわち第１のパラメタライズセルによる図
形と第２のパラメタライズセルによる図形との間を接続
する配線設計を行ったレイアウト図を図５に示す。
【００２７】このレイアウトは、図３（Ｃ）に示すＹ方
向に配列された第１および第２のインバータ１２，１３
の配列体のＸ方向に（左側に）ＮＡＮＤ回路１１が隣接
配置され、節点Ｂで両者を接続（２点鎖線で示す）した
ものとなる。
向に配列された第１および第２のインバータ１２，１３
の配列体のＸ方向に（左側に）ＮＡＮＤ回路１１が隣接
配置され、節点Ｂで両者を接続（２点鎖線で示す）した
ものとなる。
【００２８】すなわち、上層の第２層目金属配線のＶＤ
Ｄ線２３およびＧＮＤ線２４がＸ方向を延在している。
そしてこの両電源配線２３，２４下およびその間下であ
る領域Ｙ１から外側の領域Ｙ２，Ｙ３にかけて第１のイ
ンバータ１２および第２のインバータ１３がＹ方向に配
列され、それに接続されるＮＡＮＤ回路１１が領域Ｙ１
内に配列されている。各回路は図の上側に位置するＰＭ
ＯＳ２１と図の下側に位置するＮＭＯＳ２２とから構成
され、これらのＭＯＳは両端に端部●を有し点線で示す
ポリシリコンゲート３４とその両側のＰ型のソース、ド
レイン拡散層３１，３１もしくはＮ型のソース、ドレイ
ン拡散層３２，３２を有して構成されている。また隣接
するＰＭＯＳのＰ型ソース、ドレイン３１は共通に形成
され、同様に隣接するＮＭＯＳのＮ型ソース、ドレイン
３２は共通に形成されている。各論理ゲート内の配線は
全て実線で示す下層の第１層目金属配線３５で行われ、
コンタクトホールを×印で示してある。第１層目金属配
線３５はコンタクトホールを通して電源配線ＶＤＤ線２
３やＧＮＤ線２４に接続され、またコンタクトホールを
通してソース、ドレイン３１，３２に接続されている。
また上記したように、２点鎖線で示しＸ方向を延在する
上層の第２層目金属配線の信号線（論理ゲート間の接続
配線）が論理ゲート間の節点Ｂとなって、コンタクトホ
ールを通して第１層目金属内部配線３５とポリシリコン
ゲート３４に接続し、ＮＡＮＤ回路２１と第１のインバ
ータ回路１２との接続を行っている。
Ｄ線２３およびＧＮＤ線２４がＸ方向を延在している。
そしてこの両電源配線２３，２４下およびその間下であ
る領域Ｙ１から外側の領域Ｙ２，Ｙ３にかけて第１のイ
ンバータ１２および第２のインバータ１３がＹ方向に配
列され、それに接続されるＮＡＮＤ回路１１が領域Ｙ１
内に配列されている。各回路は図の上側に位置するＰＭ
ＯＳ２１と図の下側に位置するＮＭＯＳ２２とから構成
され、これらのＭＯＳは両端に端部●を有し点線で示す
ポリシリコンゲート３４とその両側のＰ型のソース、ド
レイン拡散層３１，３１もしくはＮ型のソース、ドレイ
ン拡散層３２，３２を有して構成されている。また隣接
するＰＭＯＳのＰ型ソース、ドレイン３１は共通に形成
され、同様に隣接するＮＭＯＳのＮ型ソース、ドレイン
３２は共通に形成されている。各論理ゲート内の配線は
全て実線で示す下層の第１層目金属配線３５で行われ、
コンタクトホールを×印で示してある。第１層目金属配
線３５はコンタクトホールを通して電源配線ＶＤＤ線２
３やＧＮＤ線２４に接続され、またコンタクトホールを
通してソース、ドレイン３１，３２に接続されている。
また上記したように、２点鎖線で示しＸ方向を延在する
上層の第２層目金属配線の信号線（論理ゲート間の接続
配線）が論理ゲート間の節点Ｂとなって、コンタクトホ
ールを通して第１層目金属内部配線３５とポリシリコン
ゲート３４に接続し、ＮＡＮＤ回路２１と第１のインバ
ータ回路１２との接続を行っている。
【００２９】そしてたがいに平行なＶＤＤ線２３および
ＧＮＤ線２４間の外側の領域（図で上下側の領域）Ｙ
２，Ｙ３は信号線形成領域となっており、第２層目金属
層からなる他の信号線（図示省略）がＸ方向を延在でき
るようになっているが、第１のパラメタライズセルによ
る第１および第２のインバータ１２，１３はそれより下
層レベルのソース、ドレイン拡散層、ポリシリコンゲー
トおよび第１層目金属配線から構成されているから、第
２層目金属層の他の信号線の下方に自由にレイアウト設
計することが出来る。
ＧＮＤ線２４間の外側の領域（図で上下側の領域）Ｙ
２，Ｙ３は信号線形成領域となっており、第２層目金属
層からなる他の信号線（図示省略）がＸ方向を延在でき
るようになっているが、第１のパラメタライズセルによ
る第１および第２のインバータ１２，１３はそれより下
層レベルのソース、ドレイン拡散層、ポリシリコンゲー
トおよび第１層目金属配線から構成されているから、第
２層目金属層の他の信号線の下方に自由にレイアウト設
計することが出来る。
【００３０】このように従来は論理ゲートのレイアウト
設計には用いられなかったＹ方向の領域Ｙ２およびＹ３
を、本発明によれば用いることができるのでそれだけＸ
方向の寸法Ｘ２を小さくすることができる。例えば本発
明の寸法Ｘ２は、従来技術を示す図１２のＸ方向の寸法
Ｘ１に比べて約２／３となる。
設計には用いられなかったＹ方向の領域Ｙ２およびＹ３
を、本発明によれば用いることができるのでそれだけＸ
方向の寸法Ｘ２を小さくすることができる。例えば本発
明の寸法Ｘ２は、従来技術を示す図１２のＸ方向の寸法
Ｘ１に比べて約２／３となる。
【００３１】そしてこのレイアウト図形を既定の書式、
例えばｓｔｒｅａｍ ｆｉｌｅの書式のインターフェー
スファイルとして出力する。
例えばｓｔｒｅａｍ ｆｉｌｅの書式のインターフェー
スファイルとして出力する。
【００３２】図６（Ａ）は上記した一実施例の一部を変
更した他の実施例のフローを示す図であり、（Ｂ）はそ
れをまとめた図である。図６において図１との相違は、
パラメタライズセルの配置後、中間ファイルを出力し、
中間ファイルを人手で修正し、修正された中間ファイル
を入力（読込み）してからパラメタライズセルによる図
形作成を行うことである。
更した他の実施例のフローを示す図であり、（Ｂ）はそ
れをまとめた図である。図６において図１との相違は、
パラメタライズセルの配置後、中間ファイルを出力し、
中間ファイルを人手で修正し、修正された中間ファイル
を入力（読込み）してからパラメタライズセルによる図
形作成を行うことである。
【００３３】図７に中間ファイルの一例を示す。ここで
ネットリストはＳＰＩＣＥ入力データであるが、コメン
ト行（第１文字が＊）で区切ってＰＮごとにまとめられ
ており、順に左から図形作成するものとする。したがっ
て図７のままの場合は図５と同様に、ＮＡＮＤ回路の右
側に２つのインバータからなる論理回路がレイアウト配
置される。しかしこの中間ファイルを人手により、＊Ｎ
ＡＮＤのリスト１００と＊ＩＮＶ２のリスト２００の順
番を入れ替える修正を行うと、２つのインバータからな
る論理回路の右側にＮＡＮＤ回路が位置するレイアウト
となる。このように中間ファイルを人手修正することに
より配置順等の指定が可能となる長所を有する。
ネットリストはＳＰＩＣＥ入力データであるが、コメン
ト行（第１文字が＊）で区切ってＰＮごとにまとめられ
ており、順に左から図形作成するものとする。したがっ
て図７のままの場合は図５と同様に、ＮＡＮＤ回路の右
側に２つのインバータからなる論理回路がレイアウト配
置される。しかしこの中間ファイルを人手により、＊Ｎ
ＡＮＤのリスト１００と＊ＩＮＶ２のリスト２００の順
番を入れ替える修正を行うと、２つのインバータからな
る論理回路の右側にＮＡＮＤ回路が位置するレイアウト
となる。このように中間ファイルを人手修正することに
より配置順等の指定が可能となる長所を有する。
【００３４】
【発明の効果】以上述べたように本発明は、パラメタラ
イズセルに対応した素子記述のネットリスト（ＰＮ）に
よりネットリストを分割するため、複数の論理ゲートを
含むパラメタライズセルの利用が可能であり、従って、
１列（図５で縦のＹ方向）に複数の論理ゲートを含むレ
イアウトが可能となりレイアウト面積縮小が実現でき
る。通常のメモリチップの周辺レイアウトではこの方向
の１列に２〜３個の論理ゲートの形成が可能であるため
に、本発明によればこの方向と直角方向（図５で横のＸ
方向）の長さは１／３〜２／３程度に縮小が可能とな
る。また、パラメタライズセル対応のネットリストをフ
ァイルから読込むため、設計者によるパラメタライズセ
ルの作成が可能である。さらに、パラメタライズセルの
配置後に中間データを出力することにより、人手介入に
よるレイアウト設計変更等の修正が可能となる。
イズセルに対応した素子記述のネットリスト（ＰＮ）に
よりネットリストを分割するため、複数の論理ゲートを
含むパラメタライズセルの利用が可能であり、従って、
１列（図５で縦のＹ方向）に複数の論理ゲートを含むレ
イアウトが可能となりレイアウト面積縮小が実現でき
る。通常のメモリチップの周辺レイアウトではこの方向
の１列に２〜３個の論理ゲートの形成が可能であるため
に、本発明によればこの方向と直角方向（図５で横のＸ
方向）の長さは１／３〜２／３程度に縮小が可能とな
る。また、パラメタライズセル対応のネットリストをフ
ァイルから読込むため、設計者によるパラメタライズセ
ルの作成が可能である。さらに、パラメタライズセルの
配置後に中間データを出力することにより、人手介入に
よるレイアウト設計変更等の修正が可能となる。
【図１】本発明の一実施例のフローチャートである。
【図２】本発明の一実施例における論理回路およびその
素子回路を示す図である。
素子回路を示す図である。
【図３】図２の論理回路におけるパラメタライズセル用
ネットリスト、パラメタライズセルおよびそれによるレ
イアウトを示す図である。
ネットリスト、パラメタライズセルおよびそれによるレ
イアウトを示す図である。
【図４】本発明の一実施例におけるネットリスト照合に
よる各論理ゲートおよびそのパラメタライズセルの一例
を示す図である。
よる各論理ゲートおよびそのパラメタライズセルの一例
を示す図である。
【図５】本発明の一実施例によるレイアウトを示す図で
ある。
ある。
【図６】本発明の他の実施例のフローチャートである。
【図７】本発明の他の実施例における中間ファイルの１
例を示す図である。
例を示す図である。
【図８】従来技術のフローチャートである。
【図９】従来技術における論理回路および素子回路を示
す図である。
す図である。
【図１０】図９の一部の論理回路図、素子回路図、ネッ
トリスト、パラメタライズセルの一部およびそれによる
レイアウトを示す図である。
トリスト、パラメタライズセルの一部およびそれによる
レイアウトを示す図である。
【図１１】論理ゲートの照合判定方法の一例を示す図で
ある。
ある。
【図１２】従来技術によるレイアウトを示す図である。
１１ ＮＡＮＤ回路 １２，１３ インバータ ２１ ＰＭＯＳ ２２ ＮＭＯＳ ２３ ＶＤＤ線 ２４ ＧＮＤ線 ３１ Ｐ型ソース、ドレイン ３２ Ｎ型ソース、ドレイン
Claims (7)
- 【請求項１】 レイアウト設計基準データと、論理ゲー
トの図形形状を決定する複数のソフトウェアモジュール
と、素子記述の接続情報であるネットリストとを用いる
半導体集積回路のレイアウト設計方法において、前記ネ
ットリストを各ソフトウェアモジュールに対応するネッ
トリストにより分割し、かつ前記複数のソフトウェアモ
ジュールのうちの少なくとも一つのソフトウェアモジュ
ールは複数の論理ゲートの図形形状を決定するモジュー
ルであることを特徴とする半導体集積回路のレイアウト
設計方法。 - 【請求項２】 第１および第２の論理ゲートの図形形状
を決定する図形作成用の第１のソフトウェアモジュール
と、第３の論理ゲートの図形形状を決定する図形作成用
の第２のソフトウェアモジュールと、前記第１および第
２のソフトウェアモジュールのそれぞれに対応して分割
された素子記述の接続情報であるネットリストとを用い
て、前記第１および第２の論理ゲートを第１の方向に配
列し、前記第１の方向とは直角の第２の方向に前記第３
の論理ゲートを前記配列と隣接させて配置させることを
特徴とする請求項１に記載の半導体集積回路のレイアウ
ト設計方法。 - 【請求項３】 前記ソフトウェアモジュールによる論理
ゲートの図形発生後、各ソフトウェアモジュールによる
論理ゲート間を接続する接続設計を行うことを特徴とす
る請求項１もしくは請求項２に記載の半導体集積回路の
レイアウト設計方法。 - 【請求項４】 前記第１および第２の論理ゲートは第１
および第２のインバータ回路であり、前記第３の論理ゲ
ートはＮＡＮＤ回路であることを特徴とする請求項２も
しくは請求項３に記載の半導体集積回路のレイアウト設
計方法。 - 【請求項５】 一対の電源電圧供給配線がたがいに平行
に前記第２の方向に延在して設計され、前記第１および
第２の論理ゲートの配列は前記電源電圧供給配線下およ
び前記電源電圧供給配線間下から前記第１の方向を外側
に延長して配置されていることを特徴とする請求項２，
請求項３もしくは請求項４に記載の半導体集積回路のレ
イアウト設計方法。 - 【請求項６】 レイアウト設計基準データと、論理ゲー
トの図形形状を決定する複数のソフトウェアモジュール
と、前記複数のソフトウェアモジュールのそれぞれに対
応して分割された素子記述の接続情報であるネットリス
トとを用い、前記複数のソフトウェアモジュールの配置
後、この配置データを含む中間ファイルを出力し、出力
された中間ファイルを人手により修正し、配置設計が修
正された該中間ファイルを入力して配置の修正を行い、
前記ソフトウェアモジュールによる論理ゲートの図形を
作成することを特徴とする半導体集積回路のレイアウト
設計方法。 - 【請求項７】 前記複数のソフトウェアモジュールのう
ちの少なくとも一つのソフトウェアモジュールは複数の
論理ゲートの図形形状を決定するモジュールであること
を特徴とする請求項６に記載の半導体集積回路のレイア
ウト設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5244183A JP2570597B2 (ja) | 1993-09-30 | 1993-09-30 | 半導体集積回路のレイアウト設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5244183A JP2570597B2 (ja) | 1993-09-30 | 1993-09-30 | 半導体集積回路のレイアウト設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07106423A JPH07106423A (ja) | 1995-04-21 |
| JP2570597B2 true JP2570597B2 (ja) | 1997-01-08 |
Family
ID=17115007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5244183A Expired - Fee Related JP2570597B2 (ja) | 1993-09-30 | 1993-09-30 | 半導体集積回路のレイアウト設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2570597B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10144054B2 (en) | 2012-06-13 | 2018-12-04 | Sintokogio, Ltd. | Mixing and water adjusting method for foundry sand |
-
1993
- 1993-09-30 JP JP5244183A patent/JP2570597B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07106423A (ja) | 1995-04-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960827 |
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