JP3115743B2 - Ｌｓｉ自動レイアウト方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体チップ上に多数の
セルを集積し、それらを相互接続して成る半導体集積回
路（以下、ＬＳＩと記す）、特に、デジタル信号処理を
行うブロックを含む回路に適したＬＳＩ自動レイアウト
方法に関する。

【０００２】

【従来の技術】現在、ＬＳＩの高集積化及び高速化の要
求により、レイアウト設計の良否がＬＳＩの性能を左右
するようになってきている。特に最近はデジタルＡＶ・
デジタルＴＶなどの製品の需要が高まってきており、こ
れらの製品に使用するＬＳＩの核となるデジタル信号処
理ブロックの設計方法も重要になってきた。

【０００３】一般に、ＬＳＩを設計するに当たっては、
レイアウト設計を電子計算機の自動設計で行うために、
ビルディングブロック方式を採用している。ビルディン
グブロック方式とは、１チップあるいは１ブロック内に
複数種類の論理機能をもつセルを横または縦方向に多数
個連接配置した論理ブロック段を縦または横方向に所定
間隔を隔てて複数段に配列し、各ブロック段間で各ブロ
ックの入出力端子を相互接続する配線を行っている。

【０００４】従来のビルディングブロック方式のＬＳＩ
自動レイアウト方法について、デジタル信号処理回路を
用いて説明する。デジタル信号処理回路ブロックでは、
特殊な回路構成を持つため、配置配線について、特別な
配慮が必要である。

【０００５】図１０は、電子回路ブロックを示す回路図
であり、１は複数のセルをもつセル群Ａ〜Ｄから成るグ
ループで、グループ１内のｎ１、ｎ２、ｎ３、ｎ４は、
それぞれセル群Ａ〜Ｄ中のセルの数を表す数字である。
２は単体セルｇ、ｈから成るグループであり、３、４は
単体セルｇおよびグループ２の入力端子、５、６は単体
セルｈおよびグループ２の出力端子であり、かつグルー
プ１への入力端子である。

【０００６】図１１は図１０の回路図の展開図であり、
ｎ１、ｎ２、ｎ３、ｎ４はすべて４個とし、セル群Ａ〜
Ｄ中のセルをそれぞれａ１〜ａ４、ｂ１〜ｂ５、ｃ１〜
ｃ４、ｄ１〜ｄ４で示す。１１〜１４はセルａ１〜ａ４
の入力端子、１５〜１８はセルｄ１〜ｄ４の出力端子で
ある。

【０００７】図１２は従来のＬＳＩ自動レイアウト方法
により、レイアウトされた半導体集積回路装置で、図１
１に示すセル群Ａがレイアウトされている部分の平面図
である。従来のＬＳＩ自動レイアウト方法によれば、セ
ルは列方向に連接して配置され、複数の列間に配線領域
が設けられる。列内の電源はセルを配置するだけで接続
されるが、列への電源は、列の端のセルに対し、電源幹
線１９、接地幹線２０から垂直方向に配線される。各セ
ルの入出力端子はセルの上下方向にあり、入出力端子間
の配線は配線領域を通り、セルの上下方向に行われる。
ここで、２１〜２４はセルａ１〜ａ４の入力端子１１〜
１４への配線、２５はセルａ１〜ａ４に含まれるフリッ
プフロップ回路へのクロック配線である。

【０００８】図１１に示すようなデジタル信号処理回路
においては、セル群Ａ〜Ｄそれぞれのグループ間および
入力端子１１〜１４からセル群Ａ〜Ｄを経由して、出力
端子１５〜１８までの配線遅延はほぼ同じにする必要が
ある。また、各配線についてもできるだけ短くする必要
がある。

【０００９】

【発明が解決しようとする課題】しかしながら、上記従
来のＬＳＩ自動レイアウト方法によれば、セルａ１〜ａ
４、ｂ１〜ｂ５、ｃ１〜ｃ４、ｄ１〜ｄ４のグループの
配置についての考慮は行われず、個々のセル間の接続の
みを考えて配置配線を行っている。その結果として、図
１２に示すセルａ１〜ａ４のようにグループ内のセルが
散在して配置されることがあり、そのため、グループ内
の配線は長くなり、クロック配線２５の場合、クロック
スキューが発生する可能性が生じる。また、グループ１
の入力端子１１〜１４から各セル群Ａ〜Ｄを経て出力端
子１５〜１８に至るまでの配線遅延にばらつきがでると
いう問題があった。

【００１０】また、各セルの高さあるいは幅を一定に固
定するため、実際の回路規模に対して大きなセルが作ら
れることが多く、レイアウト面積が大きくなるという問
題があった。

【００１１】さらに、セルは列方向に連接して配置する
ため、セルの片側に接地電位に接続されたウェル領域を
形成する必要があるため、セル設計に関する自由度が少
ない。

【００１２】上記課題を解決し、セル設計の自由度が高
いセルを使用し、効率的な配置により配線遅延をなく
し、レイアウト面積も大きくならないＬＳＩ自動レイア
ウト方法を提供することを目的とする。

【００１３】

【課題を解決するための手段】この目的を達成するため
に本発明のＬＳＩ自動レイアウト方法は、四辺に入出力
端子をもち、トランジスタの導電型を決定するウエル領
域を有するセル群を平面上でアレイ状に離間して、また
は隣接して配置する第１のステップと、前記セル群を配
置した平面上に、電源電位を供給する複数の幹線よりな
る電源幹線群を互いに並行に形成する第２のステップ
と、前記電源幹線群から、個々の前記セル群に電源電位
を供給する電源配線を行う第３のステップと、前記セル
群の各セル間の接続を四辺の前記入力端子を用いて配線
する第４のステップと、前記セル群の配置後に、前記セ
ル群のウエル領域を拡張、連結し、電源電位に接続する
第５のステップからなる構成を有している。

【００１４】

【００１５】

【作用】本発明は、上記構成によれば、四辺に入出力端
子をもつセル群を平面上でアレイ状に離間して、または
隣接して配置することから、各セルの高さを自由に設定
できるので、セル設計において最小のセル面積が実現で
き、レイアウト面積を小さくすることができる。

【００１６】個々のセル群に電源電位を供給する電源幹
線群および電源配線の幅を自由に設定できること、セル
群の各セル間の接続を四辺の入出力端子を用いて配線す
ることから、配線の容量と抵抗を最適な状態に保ち、配
線遅延を小さくすることができる。

【００１７】

【００１８】そして、セル群の配置終了後に各セルのウ
ェル領域を拡張・連結し、電源電位へ接続させることに
より、より自由なセル設計が可能になる。

【００１９】

【実施例】以下、本発明のＬＳＩ自動レイアウト方法の
実施例について、図面を参照しながら説明する。

【００２０】図１は本発明の第１の実施例におけるＬＳ
Ｉ自動レイアウト方法を用い、図１１に示す回路につい
て、セル群を配置したレイアウト図である。

【００２１】図１において、３１は複数のセルをもつセ
ル群Ａ〜Ｄからなるブロックを配置したグループ、３２
は単体セルｇ、ｈを配置したグループで、グループ１内
のセル群Ａ〜Ｄにはそれぞれ四辺に入出力端子をもつセ
ルａ１〜ａ４、ｂ１〜ｂ５、ｃ１〜ｃ４、ｄ１〜ｄ４が
配置されている。同一機能で、かつ信号の流れを考慮し
て近接配置すべきセルａ１〜ａ４がセル群Ａとして、ア
レイ状に離間して配置される。同様に、セル群Ｂ〜Ｄに
それぞれセルｂ１〜ｂ５、ｃ１〜ｃ４、ｄ１〜ｄ４をア
レイ状に離間して配置される。

【００２２】自動レイアウト方法によれば、回路に対応
するセルは最初にセル群Ａ〜Ｄからなるグループ３１と
単体セルｇ、ｈからなるグループ３２に分類され、グル
ープ３１を配置後に、平面上の空きスペースに、レイア
ウト全体が長方形または正方形に近づくようにグループ
３２を配置する。

【００２３】図２は本発明の第１の実施例におけるＬＳ
Ｉ自動レイアウト方法を用い、図１に示すグループ３
１、３２に配置されたセルへの電源配線およびセルの入
出力端子相互の接続配線を示すレイアウト図である。

【００２４】グループ３１、３２に対し、両サイドに互
いに並行して、配置されたセル群に電源電位および接地
電位を供給する複数の幹線よりなる電源幹線（以下、Ｖ
ＤＤ幹線と記す）４１および電源幹線（以下、ＶＳＳ幹
線と記す）４２を配線する。

【００２５】次に、ＶＤＤ幹線４１およびＶＳＳ幹線４
２から離間したセルａ１〜ａ４、ｂ１〜ｂ５、ｃ１〜ｃ
４、ｄ１〜ｄ４、ｇ、ｈに対し、それぞれの電源電位を
供給する電源配線（以下、ＶＤＤ配線と記す）４３およ
び電源配線（以下、ＶＳＳ配線と記す）４４を配線す
る。

【００２６】同様に、クロック信号をセルに伝達するた
めのクロック幹線４５がＶＤＤ幹線３１およびＶＳＳ幹
線３２に並行して配線され、クロツク配線４６がセルａ
１〜ａ４のクロック入力端子に対し配線される。

【００２７】次に、セルａ１〜ａ４、ｂ１〜ｂ５、ｃ１
〜ｃ４、ｄ１〜ｄ４、ｇ、ｈの四辺にある入出力端子間
の接続配線を行う。配線５１〜５４はグループ１の入力
端子に接続され、配線５５〜５８はグループ１の出力端
子に接続されており、配線６３、６４はグループ２の入
力端子に接続され、配線６５、６６はグループ１の入力
端子かつグループ２の出力端子に接続されている。配線
６５、６６はセルｈのサイドにある出力端子に接続され
ている。

【００２８】図３は本発明の第１の実施例におけるＬＳ
Ｉ自動レイアウト手法を示すフローチャートである。

【００２９】まず、電子化された回路図情報を読み込み
（１）、読み込んだ回路情報から回路構成および接続情
報を認識し（２）、回路の機能、回路間の接続関係、配
線遅延を含む伝搬遅延時間の厳しさ等の情報により、回
路に優先度をつけてブロック化してグルーピングを行な
うと共に、グルーピングしたブロックに対し、入力端
子、出力端子の情報をもたせる（３）。

【００３０】次に、優先度の高いグループに含まれるセ
ルを信号の流れに従って平面上に、アレイ状に離間し
て、または隣接して配置し、その後、平面上の空きスペ
ースに優先度の低いグループを長方形または正方形に近
づくように配置していく。同じ手順で全グループの配置
が完了するまで繰り返す（４）。

【００３１】次に、全グループに含まれるセルに対し、
電源電位を供給する複数の幹線よりなる電源幹線群を互
いに並行に形成すると共に、特定のセルにクロック信号
等を供給するクロック幹線を電源幹線群に並行に形成す
る（５）。

【００３２】最後に、電源幹線群から、個々のセルに電
源電位を供給する電源配線を行い、セル群の各セル間の
接続を四辺の入出力端子を用いて配線する（６）。

【００３３】ここで、各電源幹線群、クロック幹線およ
びそれら幹線群からセルへの配線は通常の各セル間の配
線とは異なった配線幅を配線容量、配線抵抗を考慮して
最適に設定することができる。

【００３４】また、セルは離間しても配置することがで
きるため、セルは他のセルと高さ等のサイズをそろえる
必要がないので最小サイズに設計することができる。こ
れにより、レイアウト全体のサイズを小さくすることが
できる。さらに、ブロック全体を複数のグループに分割
した場合、空きスペースを埋めるように各グループを配
置していくので、無駄のない配置ができる。また、各電
源幹線群、クロック幹線およびそれら幹線群からセルへ
の配線の形状の自由度や、信号の流れに従ったセル配置
より、配線遅延を含む伝搬遅延時間を小さくすることが
できる。

【００３５】以下、本発明の第２の実施例を、レイアウ
トの順を追って図面を参照しながら説明する。

【００３６】図４，図５はセルの一例を示す平面図であ
り、セルはセル外形７１、７２と、セル群に含まれるト
ランジスタの導電型を決定するウェル領域つまりＶＳＳ
配線に接続しているウェル領域７３、ＶＤＤ配線に接続
しているウェル領域７４を備えている。

【００３７】図６は図４，図５に示すセルを複数個、ア
レイ状に離間して配置した平面図であり、セル列に沿っ
て、ＶＳＳ幹線７５が形成されている。ここではＶＤＤ
幹線は省略している。

【００３８】図７は図６に示す平面図において孤立して
いるウェル領域７３、７４を拡張し、連結した状態を示
す平面図であり、図８は、さらにＶＳＳ配線７６を用い
て、ＶＳＳ幹線７５とウェル領域７４を接続した平面図
である。

【００３９】図９は本発明の第２の実施例をおけるＬＳ
Ｉ自動レイアウト手法を示すフローチャートである。

【００４０】第１の実施例において説明したセル配置
（４）、幹となる配線形成（５）、配線（６）の後（工
程（１）〜（３）は省略）では、個々のセルのウェル領
域はそれぞれ孤立している。次に、セル列の孤立してい
るセルのウェル領域を同じセル列の中で孤立したウェル
領域が存在しない状態になるまで拡張し、連結していき
（７）、連結されたウェル領域に電源幹線群および電源
配線により接続して、ウェル領域を電源電位に固定する
（８）。

【００４１】このようにして、個々のウェル領域を拡張
・連結するため、ウェル領域についての設計ルールを考
慮せずにセルの配置を行うことができ、またウェル領域
の電位固定も行うことから、セル設計時に必ずしも電位
固定されたウェルを片側に発生させる必要がなくなり、
より自由なセル設計が可能になる。

【００４２】

【発明の効果】以上のように本発明は、四辺に入出力端
子をもつセル群を平面上でアレイ状に離間して配置する
ことができるため、高さを合わせる必要がなく、セルを
回路に対して最小の大きさに設計することができ、レイ
アウト面積を小さくすることができる。

【００４３】また、回路情報に基づいたセル群を複数の
グループに分割して、１つのグループをアレイ状に、残
りのグループをその空きスペースに配置することによ
り、レイアウト面積を小さくすることができるだけでな
く、配置・配線の効率が非常によくなる。

【００４４】また、信号の流れに沿ったセル群の配置に
より、配線が短くなるばかりか電源幹線群、電源配線、
クロック幹線およびクロック配線の幅を配線容量、配線
抵抗を考慮して最適に設定することができ、配線遅延を
含む伝搬遅延時間を小さくすることができる。

【００４５】そして、セル群の配置・配線終了後に各セ
ルのウェル領域を拡大し、電源電位へ接続させることに
より、より自由なセル設計が可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における１ステップを示
すレイアウト図

【図２】本発明の第１の実施例における１ステップを示
すレイアウト図

【図３】本発明の第１の実施例におけるＬＳＩ自動レイ
アウト手法を示すフローチャート

【図４】本発明の一実施例のセルを示す平面図

【図５】本発明の一実施例のセルを示す平面図

【図６】本発明の第２の実施例における１ステップを示
す平面図

【図７】本発明の第２の実施例における１ステップを示
す平面図

【図８】本発明の第２の実施例における１ステップを示
す平面図

【図９】本発明の第２の実施例におけるＬＳＩ自動レイ
アウト手法を示すフローチャート

【図１０】電子回路ブロックを示す回路図

【図１１】図１０に示す回路図の展開図

【図１２】従来のＬＳＩ自動レイアウト方法により、レ
イアウトされた回路の平面図

【符号の説明】

１，２，３１，３２ グループ ３，４，１１〜１４ 入力端子 ５，６，１５〜１８ 出力端子 １９ 電源幹線 ２０ 接地幹線 ２１〜２４ 配線 ２５，４６ クロック配線 ４１，４２ 電源幹線 ４３，４４ 電源配線 ４５ クロック幹線 ５１〜５８、６３〜６６ 配線 ７１，７２ セル外形 ７３，７４ ウェル領域 ７５ ＶＳＳ幹線 ７６ ＶＳＳ配線 Ａ〜Ｄ セル群 ｇ，ｈ 単体セル ａ１〜ａ４、ｂ１〜ｂ５、ｃ１〜ｃ４、ｄ１〜ｄ４ セ
ル

フロントページの続き (56)参考文献 特開 平１−243541（ＪＰ，Ａ) 特開 平４−186747（ＪＰ，Ａ) 特開 平３−255648（ＪＰ，Ａ) 特開 平３−268447（ＪＰ，Ａ) 特開 平４−107844（ＪＰ，Ａ) 特開 平４−192349（ＪＰ，Ａ) 特開 平４−180259（ＪＰ，Ａ) 特開 昭61−226943（ＪＰ，Ａ) 特開 昭63−81946（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/82,21/822 H01L 27/118,27/04

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 四辺に入出力端子をもち、トランジスタ
   の導電型を決定するウエル領域を有するセル群を平面上
   でアレイ状に離間して、または隣接して配置する第１の
   ステップと、前記セル群を配置した平面上に、電源電位
   を供給する複数の幹線よりなる電源幹線群を互いに並行
   に形成する第２のステップと、前記電源幹線群から、個
   々の前記セル群に電源電位を供給する電源配線を行う第
   ３のステップと、前記セル群の各セル間の接続を四辺の
   前記入力端子を用いて配線する第４のステップと、前記
   セル群の配置後に、前記セル群のウエル領域を拡張、連
   結し、電源電位に接続する第５のステップとを備えたこ
   とを特徴とする、ＬＳＩ自動レイアウト方法。