JP3273683B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、同一のクロック信号を
受ける複数のクロック入力端子を備えた論理演算機能や
記憶機能を有する大規模な半導体集積回路に関する。

【０００２】

【従来の技術】同期式のシステムにおいては、クロック
信号の立ち上がり（立ち下がり）の時刻に回路の出力値
を評価する。そのため、正常動作を保証するには、クロ
ック信号はチップ上のいずれの場所においても全く同じ
タイミングで得られることが望ましい。しかし、実際に
は、クロック信号配線をチップ上を引き回したり、接続
されている素子によって遅延（ディレイ）が生じる。こ
のため、クロック信号の源から最も近い素子と最も遠い
素子とで到達するクロック信号には到達時間差（スキュ
ー）が発生する。このスキューが大きいと回路が誤動作
するため、可能な限りスキューを最小化することが必要
である。

【０００３】そこで、スキューを最小にする方法とし
て、クロック信号を分配するのに二分木（バイナリーツ
リー）状の配線径路を用いる方法が提案されている。こ
の方法は、二分木状配線径路の分岐点から素子までの信
号伝搬遅延時間が等しくなる点に分岐点の位置を決定す
ることを繰り返して配線径路を決定する方法である。こ
の手法は特開平３−０３０７２１号公報に記載されてお
り、スキューが最小のクロック分配配線を得ることがで
きる。

【０００４】このクロック配線方法では、二分木がきち
んと構成できることが重要であり、配線に対する障害物
が存在し配線径路が長くなると本来のスキューが小さい
という特徴を発揮することができなくなる。したがっ
て、配線径路の迂回がなるべく発生しないようにして配
線径路を短くする必要がある。

【０００５】このようなクロック配線方法を使用して、
集積回路の高機能化、高性能化のために基本的な論理機
能、例えばＡＮＤゲートやＯＲゲート、フリップ・フロ
ップなどのセルだけでなく、大規模な演算機能や記憶機
能を実現したマクロセルを同一チップ内に搭載するゲー
トアレー、スタンダードセルなどのＬＳＩ実現手法が多
用されるようになってきた。このような大きなマクロセ
ルと小型のセルが混在するＬＳＩの設計においては、マ
クロセルがクロック配線の障害になることがあった。

【０００６】従来のマクロセルにあっては、図８に示す
ように、マクロセル８１の四辺のいずれかの一辺に近接
してクロック信号が供給されるクロック入力端子８２を
備えている。マクロセルの形状は一般のセルに比べて大
きく、かつマクロセルの上は配線リソースが非常に少な
いので、マクロセルの端子位置や向きによっては前述の
ようなツリー構造で配線する際に迂回径路が生じてしま
う。

【０００７】従って、マクロセルにクロック信号を供給
する際には、クロック配線の迂回が起こらないようにマ
クロセルのクロック端子がクロック信号を供給する側の
領域に配置されていることが望ましい。しかし、マクロ
セルの配置方向はクロックの配線径路だけを考慮して決
めることは困難である。すなわち、クロック信号以外の
他の信号の径路などを考慮して配置方向を決定しなけれ
ばならず、クロック信号にとって最適な方向となるとは
限らない。

【０００８】例えば、図９に示すように、半導体チップ
９１に形成されたマクロセル９２のクロック入力端子９
３が、クロックドライバー９４から与えられるクロック
信号の伝搬径路となるクロックツリー配線９５を介して
同じクロック信号の供給を受ける側の領域に存在しない
ため、配線が迂回して長くなる。このため、ディレーが
増大し、スキューを最小にすることも困難になってい
た。

【０００９】

【発明が解決しようとする課題】このように、従来のマ
クロセルに対するクロック入力端子の配置設定では、マ
クロセルの配置方向によってクロック配線の迂回が生
じ、クロック信号の遅延の最小化及びスキューの調節が
困難になるという不具合を招いていた。

【００１０】そこで、本発明は、上記に鑑みてなされた
ものであり、その目的とするところは、クロック信号を
供給し易くすると同時に、ディレーやスキューの最小化
を達成し得る半導体集積回路を提供することにある。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、この発明の第１の特徴は、論理演算機能や記憶機能
を有する大規模な回路に同一のクロック信号を外部から
受けるクロック入力端子を複数備えてなる。

【００１２】この発明の第２の特徴は、前記それぞれの
クロック入力端子は、回路の周縁に配置されて、クロッ
ク入力端子の電気的特性ならびにクロック入力端子から
クロック信号の供給先までの信号伝搬遅延時間の情報を
有してなる。

【００１３】この発明の第３の特徴は、前記クロック入
力端子の電気的特性ならびに信号伝搬遅延時間は、それ
ぞれのクロック入力端子で同一にしてなる。

【００１４】この発明の第４の特徴は、前記半導体集積
回路は、論理演算機能や記憶機能を有する大規模回路の
マクロセル又は半導体基板を同一とする半導体チップか
らなる。

【００１５】この発明の第５の特徴は、前記クロック入
力端子は、相互に逆相のクロック信号対を受ける１対の
端子からなり、該端子対は同一間隔に設けられてなる。

【００１６】この発明の第６の特徴は、予め配置された
前記半導体集積回路を用いて半導体装置を設計する際
に、それぞれのクロック端子に与えられた電気的特性な
らびに信号伝搬遅延時間に基づいて、クロック入力端子
とクロック信号が与えられるそれぞれの箇所とのスキュ
ーが最小となるように複数のクロック入力端子の中から
最適なクロック入力端子を選択してなる。

【００１７】

【作用】本発明によれば、同一のクロック信号を受ける
クロック入力端子を複数備え、回路の配置位置や配置方
向に従って最適のクロック信号入力端子を選択すること
によりクロック配線のスキューの増大を抑制するように
している。

【００１８】

【実施例】以下、図面を用いて本発明の実施例を説明す
る。

【００１９】図１は本発明の一実施例に係わる半導体集
積回路の構成を示す図である。

【００２０】図１はマクロセル１１の四辺の周縁に沿っ
た領域にクロック入力端子１２，１３，１４，１５を配
置したマクロセルの構成例である。図１において、クロ
ック入力端子、１２，１３，１４，１５には各々端子容
量とその端子からクロック配線端末のセルまでの信号遅
延情報が与えられている。端子容量と信号遅延情報が与
えられるので、これらの端子のいずれを選んでもディレ
ーをバランス配線させることが可能である。

【００２１】図２は図１に示すマクロセルの内部構造の
一実施例を示した図である。

【００２２】図２において、マクロセル１１は、マクロ
セル１１内のクロック信号を受ける素子にクロック信号
を供給するクロック配線２１と、そのクロック配線２１
にマクロセル１１の各クロック入力端子１２，１３，１
４，１５から接続される配線径路２２，２３，２４，２
５と、クロック配線２１と配線径路２２，２３，２４２
５との接続点２６とを有している。

【００２３】接続点２６からは遅延バランスによりスキ
ューを最小化したクロック配線２１となるので、それぞ
れのクロック入力端子１２，１３，１４，１５からのデ
ィレーの違いは、径路２２，２３，２４，２５の径路の
違いによる配線ディレーと、クロック入力端子１２，１
３，１４，１５のいずれかがクロック入力端子として選
ばれた際の選択されなかったクロック入力端子から接続
点２６までの径路の配線容量による配線ディレーであ
る。各クロック入力端子１２，１３，１４，１５に対し
てそのディレーの情報を、それぞれクロック信号の入力
端子の情報として登録しておく。

【００２４】例えば、クロック入力端子１５から径路２
５自身の配線容量と径路２２，２３，２４の配線容量と
接続点２６以下の容量総和から算出されるディレーと、
接続点２６より下流側のディレーとの和をクロック入力
端子１５のディレーとして登録しておく。同様に、クロ
ック入力端子１２，１３，１４についても遅延情報を登
録しておく。このように遅延情報をクロック入力端子に
ついて登録してあるので、所望の遅延を持つ端子を選択
することも可能である。

【００２５】なお、図２に示す例では接続点２６は１点
であったが、クロック配線２１の配線構造によっては、
この接続点は１点とは限らない。

【００２６】図３は本発明のマクロセルをクロックツリ
ー配線に適用した実施例である。図３において、半導体
基板３１上に配置されたマクロセル３２は４個の同一の
クロック入力端子３３，３４，３５，３６を備えてい
る。クロックツリー配線３７は半導体基板３１上のクロ
ックドライバー３８を根とするツリー状径路で配線され
る。マクロセル３２は、クロックツリー配線３７に応じ
てマクロセル３２の４辺上のクロック入力端子３３，３
４，３５，３６の中から配線遅延を小さくするのに最も
適している上辺のクロック入力端子３６をマクロセル３
１のクロック入力端子としてクロックツリー配線３７と
接続して、クロックツリーを構築する。 一方、同じク
ロック信号の供給を受ける素子の領域の中心に最も近い
クロック入力端子ではなく、同じクロック信号の供給を
受ける素子の領域の中心から離れた別のクロック入力端
子を選ぶことによって、配線長を意図的に長くして配線
遅延を増やすことによりスキューの最小化を計り易くな
ることもある。

【００２７】このような技術的手法は、チップをプリン
ト基板やマルチチップモジュールなどの基板上に半導体
集積回路のチップを配置する場合にも利用でき、半導体
集積回路のチップの４辺上の２辺以上にクロック入力端
子を設け、基板上での配置位置、回転方向によってクロ
ック入力端子を選択して基板上でのクロックディレー、
スキューの最小化を図ることも可能である。

【００２８】図４は本発明の一実施例に係わるマクロセ
ルの構成を示す図である。

【００２９】図４において、マクロセル４１の二つのク
ロック入力端子４２は、上辺の端子４２及び下辺の端子
４２からマクロセル内のクロックバッファ４３への分岐
点４４までの遅延ｄｘ（ｘ₁ ）＋ｄｙ（ｙ₁ ）とｄｘ
（ｘ₂ ）＋ｄｙ（ｙ₂ ）が等しいように分岐点４４を決
定している。ここで、ｄｘ（・）は所定の配線幅および
物理常数を持つ水平方向の配線の遅延に対する寄与を計
算する関数であり、ｄｙ（・）は垂直方向の配線に対す
る関数である。

【００３０】このような接続構造においては、分岐点４
４からバッファ４３までの遅延は上辺のクロック端子４
２を選択した場合も、下辺のクロック端子４２を選択し
た場合も共通の信号遅延となる。さらに、上辺のクロッ
ク端子４２から分岐点４４までの信号遅延と下辺のクロ
ック端子４２から分岐点４４までの信号遅延が等しいた
めに、上辺のクロック端子４２から見たクロックバッフ
ァ４３までの遅延も下辺のクロック端子４２から見たク
ロックバッファ４３までの遅延も等しくなる。ここで、
クロック信号の接続に利用されなかった配線について
は、信号が伝搬しないので無視できる。この実施例にお
いては、上下辺のクロック端子４２は電気特性として同
じ物として取り扱ってさしつかえない。

【００３１】図５は本発明の他の実施例に係わるマクロ
セルの構成を示す図である。

【００３２】図５において、マクロセル５１は上辺のク
ロック入力端子５２と右辺のクロック入力端子５２を結
線し、下辺の端子５２と左辺の端子５２を結線してあ
る。このように相互に隣接する辺上のクロック入力端子
５２を結線することにより垂直線、水平線の比率を同様
にできるため、遅延を二つの配線間でそろえ易くなる利
点がある。

【００３３】ここで、マクロセル５１の外部に結線する
配線のクロック入力端子５２までの遅延が等しくなる二
つの分岐点５３を相互に接続する。さらに二つの分岐点
５３を結ぶ配線について、四辺上のクロック入力端子５
２からの遅延が等しくなるように分岐点５４を決定す
る。この分岐点５４からクロックバッファ５５に配線す
ることによって四辺上のクロック端子５２からクロック
バッファ５５までの遅延が同じとして取り扱えるように
できる。

【００３４】図６は本発明の他の実施例に係わるマクロ
セルの構成を示す図である。

【００３５】この実施例は、図５に示す構成において、
クロック信号が高速のため不要な配線容量はできる限り
排除したい場合に有効である。そのため、配線の一部を
マクロセルの外部から追加削除可能とすることによって
余分な配線容量を除ける構造としてある。

【００３６】図６において、クロック入力端子とクロッ
クバッファ５５を接続する配線を選択するパッチ６１及
び６２はマクロセルの外部から、選択したクロック入力
端子に対応してメタル配線を追加するようになってい
る。このような実施例では、結線する必要のない部分に
ついての配線が削除され余分な負荷容量がなくなるため
高速動作が可能となる。また、パッチ６１又は６２のど
ちらかによって結線をしてもクロックバッファ５５まで
の遅延は等しく設計することが可能である。もちろん本
実施例においてこのような追加削除可能な配線を４個用
意することによってさらに配線容量を減らすことが可能
となる。

【００３７】また、クロック入力端子に直接的にバッフ
ァを接続することによって遅延特性などの電気的特性を
クロック入力端子相互にそろえることは容易である。

【００３８】図７は本発明の他の実施例に係わるマクロ
セルの構成を示す図である。

【００３９】高速バイポーラＬＳＩなどで利用されるＥ
ＣＬ（エミッタ・カップルド・ロジック）や、高速のＭ
ＯＳ回路などで利用される差動信号がクロックとして利
用される場合は、特開平４−３６９７７８号公報等に示
されているように、他の回路からの干渉を小さくするた
めに差動信号の対は同一の間隔を保って配線されている
ことが望ましい。

【００４０】このような回路方式を使ったクロック系を
持つマクロセルに対しては、同一クロック入力端子対間
隔を持つようにマクロセルの異なる辺上にクロック入力
端子を配置することによって他の回路からの干渉を最小
化し、インピーダンスマッチングの問題を容易に解消と
することができる。

【００４１】図７において、マクロセル７１の上辺及び
右辺にあるクロック入力端子対７２は差動信号クロック
のための接続端子である。７３はクロックバッファであ
る。このような技術は上述した実施例と組み合わせて利
用することが可能であり、このような組み合わせによっ
て更に性能の良いクロック配線が可能となる。

【００４２】

【発明の効果】以上詳述したように、本発明によれば、
論理演算機能や記憶機能を有する大規模な回路に同一の
クロック信号を外部から受けるクロック入力端子を複数
備えるようにしているので、回路の配置状況に応じてク
ロック入力端子を選択することができ、クロック信号の
配線径路のディレーやスキューを最小化することができ
る。

【図面の簡単な説明】

【図１】本発明の一実施例に係わるマクロセルの構成を
示す図である。

【図２】図１に示すマクロセルの内部構造の一実施例を
示す図である。

【図３】本発明に係わるマクロセルをクロックツリー配
線に適用した実施例である。

【図４】本発明の一実施例に係わるマクロセルの構成を
示す図である。

【図５】本発明の他の実施例に係わるマクロセルの構成
を示す図である。

【図６】本発明の他の実施例に係わるマクロセルの構成
を示す図である。

【図７】本発明の他の実施例に係わるマクロセルの構成
を示す図である。

【図８】従来のマクロセルの構成を示す図である。

【図９】従来のマクロセルを用いた配線例を示す図であ
る。

【符号の説明】

１１，３２，４１，５１，７１ マクロセル １２，１３，１４，１５，３３，３４，３５，３６，４
２，５２，７２ クロック入力端子 ２１ クロック配線 ２２，２３，２４，２５ クロック入力点までの配線径
路 ２６ 接続点 ３１ 半導体チップ ３７ クロックツリー配線 ３８ クロックドライバー ４３，５５，７３ クロックバッファ ４４，５３，５４ 分岐点（ビア） ６１，６２ パッチ

フロントページの続き (56)参考文献 特開 昭55−115352（ＪＰ，Ａ) 特開 平２−208956（ＪＰ，Ａ) 特開 平１−112808（ＪＰ，Ａ) 特開 平４−274358（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/82

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 同一のクロック信号を外部より受け取る
   複数のクロック入力端子を周縁部に配置し、各入力端子
   の電気的特性及び各クロック入力端子から各クロック信
   号の供給先までの信号伝搬遅延時間の情報を有するマク
   ロセルと、 前記マクロセルの外部にあって、前記マクロセルにクロ
   ックツリー配線から前記クロック信号を供給するクロッ
   クドライバとを具備する半導体集積回路。
2. 【請求項２】 前記各入力端子の電気的特性及び信号伝
   播遅延時間は、同一であることを特徴とする請求項１に
   記載のマクロセルを具備する半導体集積回路。
3. 【請求項３】 前記複数のクロック入力端子は、作動信
   号を受け入れるための複数の入力端子対からなり、前記
   入力端子対は、それぞれ等間隔で設けられることを特徴
   とする請求項１に記載の半導体集積回路。
4. 【請求項４】 前記マクロセルの前記複数のクロック入
   力端子のうち、前記クロック信号の供給を受ける素子領
   域の中心に最も近いクロック入力端子を、前記クロック
   ツリー配線の一端と接続することにより、前記クロック
   ツリー配線による信号伝播遅延時間を最小とすることを
   特徴とする請求項１に記載の半導体集積回路。
5. 【請求項５】 前記マクロセルの前記複数のクロック入
   力端子のうち、前記クロック信号の供給を受ける素子領
   域の中心から離れたクロック入力端子を、前記クロック
   ツリー配線の一端と接続することによりスキューを最小
   にすることを特徴とする請求項４に記載の半導体集積回
   路。