JP3052955B1 - クロックラインツリ―構築方法 - Google Patents
クロックラインツリ―構築方法Info
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Abstract
し、かつ、配線性を向上させる。 【解決手段】 本発明は、階層11に3つのクロック信
号入力端子14〜16を形成し階層12に4つのクロッ
ク信号入力端子17〜20を形成し、かつ、階層13に
1つのクロック信号入力端子21を形成する工程と、階
層11〜13の内部にクロック信号入力端子14〜21
に接続される同じ構造の階層内クロックラインツリー2
2を構築する工程と、階層の最上部にクロック信号入力
端子14〜21に接続されるトップクロックラインツリ
ー23を構築する工程とを有している。クロック信号入
力端子14〜21は、階層11〜13の規模や階層11
〜13の内部のフリップフロップおよびラッチなどの数
により決定される。クロック入力用端子14〜21に対
する階層内クロックラインツリー22の構造は同じであ
る。
Description
る集積回路のクロックラインツリー構築方法に関する。
高速化により、ASICのように論理回路設計からレイ
アウト設計まで自動的に処理が行われる集積回路の設計
は、ますます困難になり、開発期間も大幅に長くなって
きている。それに伴い、複数の設計者が機能ブロックご
とに論理回路設計およびレイアウト設計を行いそれらを
後でひとつの集積回路としてまとめる階層設計という設
計手法が用いられるようになってきた。
面に基づいて説明する。図6および図7に示すように、
従来のクロックラインツリー構築方法は、複数の階層1
11、112、113を有する集積回路101におい
て、前記階層111〜113の各々に1つのクロック信
号入力端子114、115、116を形成する工程と、
前記階層111〜113の内部にクロック信号入力端子
114〜116に接続される階層内クロックラインツリ
ー117を構築する工程と、前記階層111〜113の
最上部にクロック信号入力端子114〜116に接続さ
れるトップクロックラインツリー118を構築する工程
とを有している。
つのルートドライバ119と、このルートドライバ11
9に直列に接続されている1つのクロックドライバ12
0と、このクロックドライバ120に並列に接続されて
いる2つのクロックドライバ121、122とからな
る。クロックドライバ121は、クロック信号入力端子
114、115に接続されている。クロックドライバ1
22は、クロック信号入力端子116に接続されてい
る。
ツリー117は、クロック信号入力端子114、115
および116に接続されている階層内クロックラインツ
リーからなる。クロック信号入力端子114に接続され
ている階層内クロックラインツリーは、クロック信号入
力端子114に接続されている1つのルートドライバ1
23と、このルートドライバ123に並列に接続されて
いる2つのクロックドライバ124、125とからな
る。クロックドライバ124、125には、それぞれフ
リップフロップおよびラッチなどの階層内回路126が
接続されている。クロック信号入力端子115に接続さ
れている階層内クロックラインツリーは、クロック信号
入力端子115に接続されている1つのルートドライバ
127と、このルートドライバ127に並列に接続され
ている2つのクロックドライバ128、129とからな
る。クロックドライバ128、129には、それぞれフ
リップフロップおよびラッチなどの階層内回路130が
接続されている。クロック信号入力端子116に接続さ
れている階層内クロックラインツリーは、クロック信号
入力端子116に接続されている1つのルートドライバ
131と、このルートドライバ131に並列に接続され
ている2つのクロックドライバ132、133と、クロ
ックドライバ132に並列に接続されている2つのクロ
ックドライバ134、135と、クロックドライバ13
3に並列に接続されている2つのクロックドライバ13
6、137とからなる。クロックドライバ134〜13
7には、それぞれフリップフロップおよびラッチなどの
階層内回路138が接続されている。
の違いをトップクロックラインツリーで吸収するための
クロックラインツリー構築方法が知られている。次に、
このクロックラインツリー構築方法を説明する。図8に
示すように、このクロックラインツリー構築方法は、複
数の階層111、112、113を有する集積回路10
1において、前記階層111〜113の各々に1つのク
ロック信号入力端子114、115、116を形成する
工程と、前記階層111〜113の内部にクロック信号
入力端子114〜116に接続される階層内クロックラ
インツリー117を構築する工程と、前記階層111〜
113の最上部にクロック信号入力端子114〜116
に接続されるトップクロックラインツリー139を構築
する工程とを有している。
つのルートドライバ140と、このルートドライバ14
0に直列に接続されている1つのクロックドライバ14
1と、このクロックドライバ141とクロック信号入力
端子114との間に直列に接続されている2つのクロッ
クドライバ142、143と、クロックドライバ141
とクロック信号入力端子115との間に直列に接続され
ている3つのクロックドライバ144、145、146
と、クロックドライバ141とクロック信号入力端子1
16との間に直列に接続されている1つのクロックドラ
イバ147とからなる。すなわち、図8に示す集積回路
のクロックラインツリー構築方法は、ルートドライバ1
40とクロック信号入力端子との間に階層内クロックラ
インツリーの構造の違いに応じてクロックドライバを挿
入するものである。
ンツリー構築方法として、特開平4−225476号公
報に開示されているものがある。この特開平4−225
476号公報に開示された集積回路のクロックラインツ
リー構築方法は、デジタルチップのシステムにおいて、
すべてのクロックツリーの遅延時間(ディレイ)が全ツ
リーの各レベルに及ぶディレイを等しくすることにより
等しくされ、レベルのディレイが各レベルにおいて各ネ
ットのターミネータのキャパシタンスを調整することに
よって、あるいは各レベルにおいて各ドライバのパフォ
ーマンス(パワー)を調整することによって等しくされ
るものである。
インツリー構築方法として、特開平5−159080号
公報に開示されているものがある。この特開平5−15
9080号公報に開示された集積回路のクロックライン
ツリー構築方法は、半導体チップを面積がほぼ等しい複
数のブロックに分割し、かつ、各ブロックごとにクロッ
ク入力端子とバッファ回路および位相調整回路を含むク
ロック分配系をそれぞれ独立に構成するとともに、各ブ
ロックごとにクロック分配系をツリー状に構成し、かつ
各ノード間の配線が等長かつ等容量となるように設計す
るものである。
よび図7に示す集積回路のクロックラインツリー構築方
法においては、階層111、112ではクロックドライ
バ124、125、128、129の段数が1段である
のに対し、階層113ではクロックドライバ132〜1
37の段数が2段である。すなわち、階層111、11
2と階層113では階層内クロックラインツリーの構造
が異なっている。これにより、図6および図7に示す集
積回路のクロックラインツリーにおいては、階層11
1、112内の階層内回路126、130までのクロッ
ク信号の到達時間と階層113内の階層回路138まで
のクロック信号の到達時間の差が大きくなり結果として
階層回路の誤動作を招いているという問題がある。
ンツリー構築方法においては、階層内ドライバとトップ
クロックラインツリーのドライバの種類が異なる場合、
また、同じドライバであってもドライバに接続されてい
る配線による影響の受け方が異なるためプロセスのバラ
ツキによりクロックスキューを大きくしてしまうという
問題がある。また、図8に示す集積回路のクロックライ
ンツリー構築方法においては、トップクロックラインツ
リーにドライバを挿入しクロック信号配線を行うためオ
ーバーヘッドが大きくなり配線性を悪化させているとい
う問題がある。
示された集積回路のクロックラインツリー構築方法にお
いては、すべてのクロックツリーの遅延時間(ディレ
イ)が全ツリーの各レベルに及ぶディレイを等しくする
から、集積回路の複数の階層回路の構造が異なる場合に
クロックラインツリーの構造が複雑になり、かつ、配線
性を悪化させているという問題がある。
開示された集積回路のクロックラインツリー構築方法に
おいては、半導体チップを面積がほぼ等しい複数のブロ
ックに分割しているが、面積を等しくするだけでは負荷
容量の均一化をすることができないという問題がある。
特に、ASICのような半導体装置では、同じ面積に同
じ数のF/Fを配置することは困難であるという問題が
ある。
化でき、誤動作を防止し、かつ、配線性を向上させるこ
とができるクロックラインツリー構築方法を提供するこ
とにある。
に、請求項1記載の発明は、複数の階層を有する集積回
路のクロックラインツリー構築方法において、複数の階
層の少なくとも1つの階層に複数のクロック信号入力端
子を形成する工程と、階層の内部にクロック信号入力端
子に接続される同じ構造の階層内クロックラインツリー
を構築する工程とを有することを特徴とする。
る集積回路のクロックラインツリー構築方法において、
複数の階層の少なくとも1つの階層に複数のクロック信
号入力端子を形成する工程と、階層の内部にクロック信
号入力端子に接続される同じ構造の階層内クロックライ
ンツリーを構築する工程と、階層の最上部にクロック信
号入力端子に接続されるトップクロックラインツリーを
構築する工程とを有することを特徴とする。
る集積回路のクロックラインツリー構築方法において、
複数の階層の少なくとも2以上の階層に複数のクロック
信号入力端子を形成する工程と、階層ごとに当該階層の
内部にクロック信号入力端子に接続される同じ構造の階
層内クロックラインツリーを構築する工程とを有するこ
とを特徴とする。
る集積回路のクロックラインツリー構築方法において、
複数の階層の少なくとも2以上の階層に複数のクロック
信号入力端子を形成する工程と、階層ごとに当該階層の
内部にクロック信号入力端子に接続される同じ構造の階
層内クロックラインツリーを構築する工程と、階層の最
上部にクロック信号入力端子に接続されるトップクロッ
クラインツリーを構築する工程とを有することを特徴と
する。
る集積回路のクロックラインツリー構築方法において、
複数の階層の少なくとも2以上の階層に複数のクロック
信号入力端子を形成する工程と、階層の内部にクロック
信号入力端子に接続される異なる構造の2系統以上の階
層内クロックラインツリーを構築する工程とを有するこ
とを特徴とする。
る集積回路のクロックラインツリー構築方法において、
複数の階層の少なくとも2以上の階層に複数のクロック
信号入力端子を形成する工程と、階層の内部にクロック
信号入力端子に接続される異なる構造の2系統以上の階
層内クロックラインツリーを構築する工程と、クロック
信号入力端子のうち同じ構造のクロックラインツリーが
接続されているクロック信号入力端子ごとにこれらに接
続されるトップクロックラインツリーを階層の最上部に
構築する工程とを有することを特徴とする。
に基づいて詳細に説明する。図1および図2に示すよう
に、本発明の第1の実施形態としてのクロックラインツ
リー構築方法は、複数の階層11、12、13を有する
集積回路1のクロックラインツリー構築方法において、
階層11に3つのクロック信号入力端子14、15、1
6を形成し階層12に4つのクロック信号入力端子1
7、18、19、20を形成し、かつ、階層13に1つ
のクロック信号入力端子21を形成する工程と、階層1
1〜13の内部にクロック信号入力端子14〜21に接
続される同じ構造の階層内クロックラインツリー22を
構築する工程と、階層の最上部にクロック信号入力端子
14〜21に接続されるトップクロックラインツリー2
3を構築する工程とを有している。
11〜13の規模や階層11〜13の内部のフリップフ
ロップおよびラッチなどの数により決定される。クロッ
ク入力用端子14〜21に対する階層内クロックライン
ツリー22の構造は同じである。例えば、階層内クロッ
クラインツリー22は、クロック信号入力端子14〜2
1に接続されている階層内クロックラインツリーからな
る。クロック信号入力端子14に接続されている階層内
クロックラインツリーは、クロック信号入力端子14に
接続されている1つのルートドライバ24と、このルー
トドライバ24に並列に接続されている2つのクロック
ドライバ25、26とからなる。クロックドライバ2
5、26には、それぞれフリップフロップおよびラッチ
などの階層内回路27が接続されている。クロック信号
入力端子15〜21に接続されている階層内クロックラ
インツリーも、クロック信号入力端子14に接続されて
いる階層内クロックラインツリーと同じ構造である。
のルートドライバ28と、このルートドライバ28に直
列に接続されている1つのクロックドライバ29と、こ
のクロックドライバ29に並列に接続されている2つの
クロックドライバ30、31とからなる。クロックドラ
イバ30には、クロック信号入力端子14、15、1
6、21に接続されている。クロックドライバ31は、
クロック信号入力端子17、18、19、20に接続さ
れている。この時に、階層内クロックラインツリー22
の構造と階層の最上部のトップクロックラインツリー2
3の構造は、独立しており互いに影響を及ぼしあうこと
はない。
11、12において複数のクロック信号入力端子を有
し、全てのクロック信号入力端子に対して階層内クロッ
クラインツリーの構造を同じにすることにより階層内ク
ロックラインツリーの構造を意識することなく、階層の
最上部のトップクロックラインツリーの構造の最適化を
行うことでチップレベルのクロックスキューを低減でき
る。この時に、各階層のクロック信号入力端子の数およ
び階層内クロックラインツリーの構造、すなわち、1個
のクロック信号入力端子に接続されるバッファとフリッ
プフロップおよびラッチの個数はフロントエンド設計の
終了時に決定される。
方法のフローを説明する。図3に示すように、まず、フ
ロントエンドと呼ばれる論理回路設計すなわち機能ブロ
ック設計(階層設計)が終了した時に(ステップA1)
その階層の規模が明確になる。そこで、ステップA2に
おいて、機能ブロック設計(階層設計)の情報からフリ
ップフロップ、ラッチおよび階層の規模を抽出する。次
に、ステップA3において、各階層の規模等から階層内
クロックラインツリーの構造が均等になるようにクロッ
ク信号入力端子の数が決定される。次に、ステップA4
において、これらのクロック信号入力端子の数に応じて
各階層に階層内クロックラインツリーを構成するための
ルートとなるクロックドライバが挿入され各階層の論理
回路設計が終了する。次に、ステップA5において、フ
ロアプランと呼ばれる工程を実行してチップ内の任意の
場所にクロック信号入力端子を配置する。クロック信号
入力端子の配置方法は、自動配置でも人手による配置で
も良いが階層内のクロックスキューが最小になるような
場所を選択する。次に、ステップA6において、階層の
最上部のトップクロックラインツリーを構築し、クロッ
クスキューを最適化する。次に、ステップA7におい
て、階層内クロックラインツリーを構築し、チップ全体
でのクロックスキューが最適化される。ただし、階層内
クロックラインツリーの構築とトップクロックラインツ
リーの構築の順番は、逆でも構わない。すなわち、階層
内クロックラインツリーの構造とトップクロックライン
ツリーの構造は、独立して設計が可能である。
階層11〜13ごとにクロック信号入力端子に接続され
る階層内クロックラインツリーの構造が同じであり、か
つ、階層11の階層内クロックラインツリーの構造と階
層12の階層内クロックラインツリーの構造および階層
13の階層内クロックラインツリーの構造が異なってい
てもよい。
ロックラインツリー構築方法を説明する。本発明の第2
の実施形態においては、本発明の第1の実施形態と同じ
構成要素には同じ参照符号が付されている。本発明の第
2の実施形態としてのクロックラインツリー構築方法
は、複数の系統のクロック信号が入力される場合に適用
されるものである。
態としてのクロックラインツリー構築方法は、複数の階
層11、12、13を有する集積回路1のクロックライ
ンツリー構築方法において、階層11に3つのクロック
信号入力端子14、15、16を形成し階層12に4つ
のクロック信号入力端子17、18、19、20を形成
し、かつ、階層13に1つのクロック信号入力端子21
を形成する工程と、階層11〜13の内部にクロック信
号入力端子14〜21に接続される異なる構造の2系統
以上の階層内クロックラインツリー(図示せず)を構築
する工程と、階層の最上部にクロック信号入力端子14
〜21に接続されるトップクロックラインツリー23、
32を構築する工程とを有している。
のルートドライバ28と、このルートドライバ28に直
列に接続されている1つのクロックドライバ29と、こ
のクロックドライバ29に並列に接続されている2つの
クロックドライバ30、31とからなる。クロックドラ
イバ30は、クロック信号入力端子18、19、20に
接続されている。クロックドライバ31は、クロック信
号入力端子14、16、21に接続されている。トップ
クロックラインツリー32は、1つのルートドライバ3
3と、このルートドライバ33に直列に接続されている
1つのクロックドライバ34とからなる。クロックドラ
イバ34は、クロック信号入力端子15、17に接続さ
れている。
リーは、クロック信号入力端子14〜21に接続されて
いる階層内クロックラインツリーからなる。トップクロ
ックラインツリー23に接続されているクロック信号入
力端子14、16、21、18、19、20に接続され
ている階層内クロックラインツリーは、同じ構造であ
る。トップクロックラインツリー32に接続されている
クロック信号入力端子15、17に接続されている階層
内クロックラインツリーは、同じ構造である。なお、ト
ップクロックラインツリー23に接続されているクロッ
ク信号入力端子14、16、21、18、19、20に
接続されている階層内クロックラインツリーの構造は、
トップクロックラインツリー32に接続されているクロ
ック信号入力端子15、17に接続されている階層内ク
ロックラインツリーの構造と同じである必要はない。こ
の時に、階層内クロックラインツリーの構造と階層の最
上部のトップクロックラインツリー23、32の構造
は、独立しており互いに影響を及ぼしあうことはない。
ロックラインツリー構築方法を説明する。本発明の第3
の実施形態においては、本発明の第1の実施形態と同じ
構成要素には同じ参照符号が付されている。本発明の第
3の実施形態としてのクロックラインツリー構築方法
は、集積回路の階層の深さが3である場合に適用される
ものである。
深さが2である複数の階層11、12、13を有してい
る。階層11は、階層の深さが3である複数の階層3
5、36、37を有している。階層12は、階層の深さ
が3である複数の階層38、39、40、41、42、
43を有している。階層13は、階層の深さが3である
複数の階層44、45、46、47、48を有してい
る。
は、階層35に形成されている。クロック信号入力端子
52、53は、階層36に形成されている。クロック信
号入力端子54は、階層37に形成されている。クロッ
ク信号入力端子55、56は、階層38に形成されてい
る。クロック信号入力端子57は、階層39に形成され
ている。クロック信号入力端子58、59、60は、階
層40に形成されている。クロック信号入力端子61、
62、63は、階層41に形成されている。クロック信
号入力端子64は、階層42に形成されている。クロッ
ク信号入力端子65、66は、階層43に形成されてい
る。クロック信号入力端子67は、階層44に形成され
ている。クロック信号入力端子68は、階層45に形成
されている。クロック信号入力端子69、70は、階層
46に形成されている。クロック信号入力端子71は、
階層47に形成されている。クロック信号入力端子72
は、階層48に形成されている。クロック信号入力端子
73は、階層11に形成されている。クロック信号入力
端子74、75は、階層12に形成されている。クロッ
ク信号入力端子76は、階層13に形成されている。
ライバ77が接続されている。ルートドライバ77に
は、クロックドライバ78、79が並列に接続されてい
る。クロックドライバ78には、クロック信号入力端子
49、50、51が接続されている。クロックドライバ
79には、クロック信号入力端子52、53、54が接
続されている。クロック信号入力端子74には、ルート
ドライバ80が接続されている。ルートドライバ80に
は、クロックドライバ81、82が並列に接続されてい
る。クロックドライバ81には、クロック信号入力端子
55、56、57が接続されている。クロックドライバ
82には、クロック信号入力端子58、59、60が接
続されている。クロック信号入力端子75には、ルート
ドライバ83が接続されている。ルートドライバ83に
は、クロックドライバ84、85が並列に接続されてい
る。クロックドライバ84には、クロック信号入力端子
61、62、63が接続されている。クロックドライバ
85には、クロック信号入力端子64、65、66が接
続されている。クロック信号入力端子76には、ルート
ドライバ86が接続されている。ルートドライバ86に
は、クロックドライバ87、88が並列に接続されてい
る。クロックドライバ87には、クロック信号入力端子
67、69、70が接続されている。クロックドライバ
88には、クロック信号入力端子68、71、72が接
続されている。クロック信号入力端子49〜72のそれ
ぞれには、同じ構造の階層内クロックラインツリー(図
示せず)が接続されている。
76には、トップクロックラインツリー23が接続され
ている。トップクロックラインツリー23は、ルートド
ライバ89と、このルートドライバ89に接続されてい
るクロックドライバ90と、このクロックドライバ90
に並列に接続されているクロックドライバ91、92と
からなる。クロックドライバ91は、クロック信号入力
端子73、76に接続されている。クロックドライバ9
2は、クロック信号入力端子74、75に接続されてい
る。
ラインツリー構築方法においては、まず、階層の深さが
3である階層35〜48に対してクロック信号入力端子
の数と階層内クロックラインツリーの構造を決定した後
にこれらのクロック信号入力端子と階層内クロックライ
ンツリーを形成する。次に、階層の深さが2である階層
11〜13に対してクロック信号入力端子の数を決定し
て、これらのクロック信号入力端子を形成する。この後
に、階層の最上部のトップクロックラインツリー23を
構築する。なお、本発明は、階層の深さが4以上である
場合にも適用される。
ツリーの構造が集積回路の階層の規模に依存しないため
に、階層の最上部のトップクロックラインツリーの構築
のみでクロックスキューが最適化される。
ラインツリーである場合には少なくとも階層ごとに階層
内クロックラインツリーの構造が同じであり、また、2
系統以上のクロックラインツリーである場合には同じ系
統のクロックラインツリーに接続される階層内クロック
ラインツリーの構造が同じであるから、プロセスのバラ
ツキによる遅延変動が同じになるので、誤動作を防止
し、かつ、配線性を向上させることができる。
ンツリー構築方法における集積回路を示す平面図であ
る。
ツリーおよび階層内クロックラインツリーを示すブロッ
ク図である。
ンツリー構築方法の工程を説明するためのフローチャー
トである。
ンツリー構築方法における集積回路を示す平面図であ
る。
ンツリー構築方法における集積回路を示す平面図であ
る。
集積回路を示す平面図である。
ツリーおよび階層内クロックラインツリーを示すブロッ
ク図である。
ける集積回路を示す平面図である。
Claims (6)
- 【請求項1】 複数の階層を有する集積回路のクロック
ラインツリー構築方法において、 前記複数の階層の少なくとも1つの階層に複数のクロッ
ク信号入力端子を形成する工程と、 前記階層の内部に前記クロック信号入力端子に接続され
る同じ構造の階層内クロックラインツリーを構築する工
程とを有することを特徴とするクロックラインツリー構
築方法。 - 【請求項2】 複数の階層を有する集積回路のクロック
ラインツリー構築方法において、 前記複数の階層の少なくとも1つの階層に複数のクロッ
ク信号入力端子を形成する工程と、 前記階層の内部に前記クロック信号入力端子に接続され
る同じ構造の階層内クロックラインツリーを構築する工
程と、 前記階層の最上部に前記クロック信号入力端子に接続さ
れるトップクロックラインツリーを構築する工程とを有
することを特徴とするクロックラインツリー構築方法。 - 【請求項3】 複数の階層を有する集積回路のクロック
ラインツリー構築方法において、 前記複数の階層の少なくとも2以上の階層に複数のクロ
ック信号入力端子を形成する工程と、 前記階層ごとに当該階層の内部に前記クロック信号入力
端子に接続される同じ構造の階層内クロックラインツリ
ーを構築する工程とを有することを特徴とするクロック
ラインツリー構築方法。 - 【請求項4】 複数の階層を有する集積回路のクロック
ラインツリー構築方法において、 前記複数の階層の少なくとも2以上の階層に複数のクロ
ック信号入力端子を形成する工程と、 前記階層ごとに当該階層の内部に前記クロック信号入力
端子に接続される同じ構造の階層内クロックラインツリ
ーを構築する工程と、 前記階層の最上部に前記クロック信号入力端子に接続さ
れるトップクロックラインツリーを構築する工程とを有
することを特徴とするクロックラインツリー構築方法。 - 【請求項5】 複数の階層を有する集積回路のクロック
ラインツリー構築方法において、 前記複数の階層の少なくとも2以上の階層に複数のクロ
ック信号入力端子を形成する工程と、 前記階層の内部に前記クロック信号入力端子に接続され
る異なる構造の2系統以上の階層内クロックラインツリ
ーを構築する工程とを有することを特徴とするクロック
ラインツリー構築方法。 - 【請求項6】 複数の階層を有する集積回路のクロック
ラインツリー構築方法において、 前記複数の階層の少なくとも2以上の階層に複数のクロ
ック信号入力端子を形成する工程と、 前記階層の内部に前記クロック信号入力端子に接続され
る異なる構造の2系統以上の階層内クロックラインツリ
ーを構築する工程と、 前記クロック信号入力端子のうち同じ構造のクロックラ
インツリーが接続されている前記クロック信号入力端子
ごとにこれらに接続されるトップクロックラインツリー
を前記階層の最上部に構築する工程とを有することを特
徴とするクロックラインツリー構築方法。
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DE10008585A DE10008585A1 (de) | 1999-02-24 | 2000-02-24 | Verfahren zum Aufbauen von Taktleitungsbäumen, die einen optimalen Takt-Laufzeitunterschied liefern |
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JP11046854A JP3052955B1 (ja) | 1999-02-24 | 1999-02-24 | クロックラインツリ―構築方法 |
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- 1999-02-24 JP JP11046854A patent/JP3052955B1/ja not_active Expired - Fee Related
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