JP2982516B2 - 半導体集積回路のレイアウト方式 - Google Patents
半導体集積回路のレイアウト方式Info
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- JP2982516B2 JP2982516B2 JP4273896A JP27389692A JP2982516B2 JP 2982516 B2 JP2982516 B2 JP 2982516B2 JP 4273896 A JP4273896 A JP 4273896A JP 27389692 A JP27389692 A JP 27389692A JP 2982516 B2 JP2982516 B2 JP 2982516B2
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- Japan
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- clock
- wiring
- logic cell
- logic
- integrated circuit
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、スタンダードセル方式
レイアウト方式に関し、特にクロック同期式論理回路の
レイアウト方式に関する。
レイアウト方式に関し、特にクロック同期式論理回路の
レイアウト方式に関する。
【０００２】
【従来の技術】半導体集積回路の高速化が進み製造技術
が微細化すると同期式論理回路においては、クロックの
配線抵抗及び浮遊容量により同一配線上で場所による配
線遅延の差（以下、クロックスキューという）が無視で
きなくなってきている。そのためクロックスキューを低
減する方式として様々な手法がとられている。図３に第
１の方式を示す。本方式は、レイアウトする論理マクロ
６の中央に上下に幅の太いクロック配線１を配置し、ク
ロック配線１と論理セルとしてのフリップフロップ３と
の間を配線し、この配線を通してフリップフロップ３の
クロック端子に接続されていた。クロック配線１をスキ
ューが無視できる程に幅を太くすることによりクロック
スキューはセル列間のクロック配線で決まり、スキュー
の低減を図った（ＩＥＥＥ，１９９０，ＣＩＣＣ１６．
４）。
が微細化すると同期式論理回路においては、クロックの
配線抵抗及び浮遊容量により同一配線上で場所による配
線遅延の差（以下、クロックスキューという）が無視で
きなくなってきている。そのためクロックスキューを低
減する方式として様々な手法がとられている。図３に第
１の方式を示す。本方式は、レイアウトする論理マクロ
６の中央に上下に幅の太いクロック配線１を配置し、ク
ロック配線１と論理セルとしてのフリップフロップ３と
の間を配線し、この配線を通してフリップフロップ３の
クロック端子に接続されていた。クロック配線１をスキ
ューが無視できる程に幅を太くすることによりクロック
スキューはセル列間のクロック配線で決まり、スキュー
の低減を図った（ＩＥＥＥ，１９９０，ＣＩＣＣ１６．
４）。
【０００３】図４に第２の方式を示す。最上辺のセル列
にクロックドライバ８を設け、各クロックドライバの出
力端子から各セルのクロック端子に接続し、スキューを
低減していた。
にクロックドライバ８を設け、各クロックドライバの出
力端子から各セルのクロック端子に接続し、スキューを
低減していた。
【０００４】
【発明が解決しようとする課題】半導体集積回路の高速
化が進み製造技術が微細化すると、信号配線の抵抗及び
浮遊容量によりスキューが生じる。１つのクロック信号
により論理回路全体が動作同期式論理回路は、全フリッ
プフロップが同一のクロックで動作すると共に前段のフ
リップフロップの出力が組み合わせ回路を経て後段のフ
リップフロップのデータ入力に入る。ここでクロック配
線にスキューがあり後段のクロック信号が前段のクロッ
クより速い場合、後段のクロックとデータ間のセットア
ップ時間が小さくなり、誤動作を起こしやすくなる。よ
って、クロックスキューによるセットアップ時間への影
響をなくするためには前段のフリップフロップのクロッ
ク信号は、後段のフリップフロップのクロック信号より
速く入る必要がある。
化が進み製造技術が微細化すると、信号配線の抵抗及び
浮遊容量によりスキューが生じる。１つのクロック信号
により論理回路全体が動作同期式論理回路は、全フリッ
プフロップが同一のクロックで動作すると共に前段のフ
リップフロップの出力が組み合わせ回路を経て後段のフ
リップフロップのデータ入力に入る。ここでクロック配
線にスキューがあり後段のクロック信号が前段のクロッ
クより速い場合、後段のクロックとデータ間のセットア
ップ時間が小さくなり、誤動作を起こしやすくなる。よ
って、クロックスキューによるセットアップ時間への影
響をなくするためには前段のフリップフロップのクロッ
ク信号は、後段のフリップフロップのクロック信号より
速く入る必要がある。
【０００５】しかし図３，図４に示した例ではスキュー
の値は低減されるが、上述の問題は依然解決されないと
いう問題点があった。
の値は低減されるが、上述の問題は依然解決されないと
いう問題点があった。
【０００６】例えば、レイアウトする論理マクロのサイ
ズが１０ｍｍ角の場合、図３ではクロック配線長は最大
５ｍｍとなる。配線長が５ｍｍで配線長１ｍｍ当たりセ
ルのクロック端子が１０個と仮定する。配線長１ｍｍ当
たり配線抵抗１００Ω浮遊容量０．１ｐｆ，セル１個当
たりのゲート容量０．１ｐｆとすると、スキューは２．
７５ｎｓ生じる。
ズが１０ｍｍ角の場合、図３ではクロック配線長は最大
５ｍｍとなる。配線長が５ｍｍで配線長１ｍｍ当たりセ
ルのクロック端子が１０個と仮定する。配線長１ｍｍ当
たり配線抵抗１００Ω浮遊容量０．１ｐｆ，セル１個当
たりのゲート容量０．１ｐｆとすると、スキューは２．
７５ｎｓ生じる。
【０００７】このため、本スキューを回避するために、
タイミング的に問題のない設計にするか、配線抵抗を含
めた論理シミュレーションを行う必要があり、いずれの
場合でも回路の動作周波数を低下させるという問題点が
あった。
タイミング的に問題のない設計にするか、配線抵抗を含
めた論理シミュレーションを行う必要があり、いずれの
場合でも回路の動作周波数を低下させるという問題点が
あった。
【０００８】本発明の目的は、クロック配線抵抗，容量
によるクロック配線のスキューに起因して回路の動作速
度が低下するのを防止した半導体集積回路のレイアウト
方式を提供することにある。
によるクロック配線のスキューに起因して回路の動作速
度が低下するのを防止した半導体集積回路のレイアウト
方式を提供することにある。
【０００９】
【課題を解決するための手段】本発明に係わる半導体集
積回路のレイアウト方式は、クロック信号に同期して動
作する複数の論理セルが横方向に配列された論理セル列
を、縦方向に多段に配置した論理セル列群と、前記論理
セル列群へ前記クロック信号を供給するクロック配線を
有する半導体集積回路のレイアウト方式であって、前記
クロック配線は、縦方向に配置された第１のクロック配
線と、該第１のクロック配線と、各々、第１及び第２の
接続点で接続されるとともに横方向に配置された第２及
び第３のクロック配線とを有し、前記論理セル列群は、
前記第２のクロック配線と第３の接続点で接続された第
１の論理セルと、前記第３のクロック配線と第４の接続
点で接続されるとともに前記第１の論理セルの出力に応
答して動作する第２の論理セルとを有し、前記第３と第
４の接続点間の前記第３のクロック配線長は、前記第１
と第２の接続点間の前記第２のクロック配線長以上とな
るようにするものである。
積回路のレイアウト方式は、クロック信号に同期して動
作する複数の論理セルが横方向に配列された論理セル列
を、縦方向に多段に配置した論理セル列群と、前記論理
セル列群へ前記クロック信号を供給するクロック配線を
有する半導体集積回路のレイアウト方式であって、前記
クロック配線は、縦方向に配置された第１のクロック配
線と、該第１のクロック配線と、各々、第１及び第２の
接続点で接続されるとともに横方向に配置された第２及
び第３のクロック配線とを有し、前記論理セル列群は、
前記第２のクロック配線と第３の接続点で接続された第
１の論理セルと、前記第３のクロック配線と第４の接続
点で接続されるとともに前記第１の論理セルの出力に応
答して動作する第２の論理セルとを有し、前記第３と第
４の接続点間の前記第３のクロック配線長は、前記第１
と第２の接続点間の前記第２のクロック配線長以上とな
るようにするものである。
【００１０】さらに、前記第１及び第２の論理セルの具
体的な回路として、フリップフロップを対象としてい
る。
体的な回路として、フリップフロップを対象としてい
る。
【００１１】
【作用】本発明のレイアウト方式では、前段のフリップ
フロップへのクロック入力を後段のフリップフロップ入
力より先に入力する。これにより高速化を実現させる。
フロップへのクロック入力を後段のフリップフロップ入
力より先に入力する。これにより高速化を実現させる。
【００１２】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１３】（実施例１）図１は、本発明の実施例１を
示すレイアウト図である。図１（ａ）において、本発明
に係る半導体集積回路のレイアウト方式は、レイアウト
上高さが同じで互いに幅が異なる論理セルとしてのフリ
ップフロップ３，５を横方向に配置し、それらの論理セ
ル列７，７…を縦方向に多段に配置しセル間を配線する
ことで論理回路を実現するスタンダードセル方式レイア
ウトを対象とするものであり、第１のクロック配線１，
１を論理マクロ６の左右２辺に配置し、２辺の基幹クロ
ック配線１，１から論理セル列間に交互に第２のクロッ
ク配線１’を通し、そのセル間クロック配線１’から各
セルのクロック端子に接続したものである。２はデータ
を示す。
示すレイアウト図である。図１（ａ）において、本発明
に係る半導体集積回路のレイアウト方式は、レイアウト
上高さが同じで互いに幅が異なる論理セルとしてのフリ
ップフロップ３，５を横方向に配置し、それらの論理セ
ル列７，７…を縦方向に多段に配置しセル間を配線する
ことで論理回路を実現するスタンダードセル方式レイア
ウトを対象とするものであり、第１のクロック配線１，
１を論理マクロ６の左右２辺に配置し、２辺の基幹クロ
ック配線１，１から論理セル列間に交互に第２のクロッ
ク配線１’を通し、そのセル間クロック配線１’から各
セルのクロック端子に接続したものである。２はデータ
を示す。
【００１４】ここで、図１（ａ）に示すようにクロック
配線１に接続される第１論理セルとしてのフリップフロ
ップ３の出力が組み合わせ回路４を通りクロック端子を
有する第２論理セルとしてのフリップフロップ５に接続
される場合、第１のクロック配線１から第２論理セル５
までの第２クロック配線１’の長さを第１のクロック配
線１から第１論理セル３までの第２クロック配線１’の
長さより長いか同じになるようにレイアウトする。
配線１に接続される第１論理セルとしてのフリップフロ
ップ３の出力が組み合わせ回路４を通りクロック端子を
有する第２論理セルとしてのフリップフロップ５に接続
される場合、第１のクロック配線１から第２論理セル５
までの第２クロック配線１’の長さを第１のクロック配
線１から第１論理セル３までの第２クロック配線１’の
長さより長いか同じになるようにレイアウトする。
【００１５】例えば、ここで第２論理セル５が常に第１
論理セル３の右にくる場合、図１（ｂ）に示すようにセ
ルのクロック端子は左辺の幹線クロック配線につながる
セル列間クロック配線と接続し、第２論理セル５が常に
第１論理セル３の左にくる場合、セルのクロック端子は
右辺の幹線クロック配線につながるセル列間クロック配
線と接続する。
論理セル３の右にくる場合、図１（ｂ）に示すようにセ
ルのクロック端子は左辺の幹線クロック配線につながる
セル列間クロック配線と接続し、第２論理セル５が常に
第１論理セル３の左にくる場合、セルのクロック端子は
右辺の幹線クロック配線につながるセル列間クロック配
線と接続する。
【００１６】このことにより、第２論理セル５には第１
論理セル３より遅くクロック信号が入ることになり、ク
ロックスキューの差による誤動作は全くなくなり、回路
設計及びレイアウト設計は第１論理セル３と第２論理セ
ル５間の遅延のみを考慮すればよく、高速化を図れる。
論理セル３より遅くクロック信号が入ることになり、ク
ロックスキューの差による誤動作は全くなくなり、回路
設計及びレイアウト設計は第１論理セル３と第２論理セ
ル５間の遅延のみを考慮すればよく、高速化を図れる。
【００１７】（実施例２）図２は本発明の実施例２を示
す図である。図２（ａ）に示す通り論理回路でクロック
に接続されるセル３，５，５’がｎ個あり、各々が環を
描いている場合、全セルの横方向座標は同一になるよう
にレイアウトする。これらのセルは全て左辺か右辺の一
方の基幹クロック配線につながるセル列間配線を使用す
ることによりスキューをなくすことができる。図２
（ｂ）の場合は左辺の幹線クロックに論理セルが接続さ
れる例を示す。
す図である。図２（ａ）に示す通り論理回路でクロック
に接続されるセル３，５，５’がｎ個あり、各々が環を
描いている場合、全セルの横方向座標は同一になるよう
にレイアウトする。これらのセルは全て左辺か右辺の一
方の基幹クロック配線につながるセル列間配線を使用す
ることによりスキューをなくすことができる。図２
（ｂ）の場合は左辺の幹線クロックに論理セルが接続さ
れる例を示す。
【００１８】
【発明の効果】以上説明したように本発明は、回路の動
作周波数を低下させずに、クロックスキューによる同期
論理回路の誤動作を防ぐことができる。
作周波数を低下させずに、クロックスキューによる同期
論理回路の誤動作を防ぐことができる。
【図１】（ａ）は本発明の実施例１を説明するための論
理図、（ｂ）は本発明の実施例１を示すレイアウト図で
ある。
理図、（ｂ）は本発明の実施例１を示すレイアウト図で
ある。
【図２】（ａ）は本発明の実施例２を説明するための論
理図、（ｂ）は本発明の実施例２を示すレイアウト図で
ある。
理図、（ｂ）は本発明の実施例２を示すレイアウト図で
ある。
【図３】従来例を示すレイアウト図である。
【図４】従来例を示すレイアウト図である。
１ 第１のクロック配線 １’ 第２のクロック配線 ２ データ ３ 第１論理セルのフリップフロップ ４ 組み合わせ回路 ５，５’ 第２論理セルのフリップフロップ ６ 論理マクロ ７ 論理セル列
Claims (2)
- 【請求項１】クロック信号に同期して動作する複数の論
理セルが横方向に配列された論理セル列を、縦方向に多
段に配置した論理セル列群と、前記論理セル列群へ前記
クロック信号を供給するクロック配線を有する半導体集
積回路のレイアウト方式であって、前記クロック配線
は、縦方向に配置された第１のクロック配線と、該第１
のクロック配線と、各々、第１及び第２の接続点で接続
されるとともに横方向に配置された第２及び第３のクロ
ック配線とを有し、前記論理セル列群は、前記第２のク
ロック配線と第３の接続点で接続された第１の論理セル
と、前記第３のクロック配線と第４の接続点で接続され
るとともに前記第１の論理セルの出力に応答して動作す
る第２の論理セルとを有し、前記第３と第４の接続点間
の前記第３のクロック配線長は、前記第１と第２の接続
点間の前記第２のクロック配線長以上であることを特徴
とする半導体集積回路のレイアウト方式。 - 【請求項２】前記第１及び第２の論理セルは、フリップ
フロップであることを特徴とする請求項１記載の半導体
集積回路のレイアウト方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4273896A JP2982516B2 (ja) | 1992-10-13 | 1992-10-13 | 半導体集積回路のレイアウト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4273896A JP2982516B2 (ja) | 1992-10-13 | 1992-10-13 | 半導体集積回路のレイアウト方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06125005A JPH06125005A (ja) | 1994-05-06 |
| JP2982516B2 true JP2982516B2 (ja) | 1999-11-22 |
Family
ID=17534085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4273896A Expired - Lifetime JP2982516B2 (ja) | 1992-10-13 | 1992-10-13 | 半導体集積回路のレイアウト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2982516B2 (ja) |
-
1992
- 1992-10-13 JP JP4273896A patent/JP2982516B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06125005A (ja) | 1994-05-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981208 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990824 |