JPH0685218A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0685218A JPH0685218A JP4237958A JP23795892A JPH0685218A JP H0685218 A JPH0685218 A JP H0685218A JP 4237958 A JP4237958 A JP 4237958A JP 23795892 A JP23795892 A JP 23795892A JP H0685218 A JPH0685218 A JP H0685218A
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- JP
- Japan
- Prior art keywords
- flip
- flop
- clock
- wiring
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Testing Of Individual Semiconductor Devices (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】ＡＬ（アルミニウム）配線寄生抵抗値を低減す
る事により、ＡＬ配線寄生抵抗により生ずるクロックス
キューを低減すること。 【構成】ゲートアレイにおいて、クロック配線を、ＡＬ
配線層の最上層に正方形の形状のＡＬ配線Ｌ１を設け
る。形状が正方形のＡＬ配線Ｌ１の寄生抵抗値は、常に
低い一定値以上に抑えられる為、ＡＬ配線寄生抵抗によ
り生ずるクロックスキューの低減が図れる。
る事により、ＡＬ配線寄生抵抗により生ずるクロックス
キューを低減すること。 【構成】ゲートアレイにおいて、クロック配線を、ＡＬ
配線層の最上層に正方形の形状のＡＬ配線Ｌ１を設け
る。形状が正方形のＡＬ配線Ｌ１の寄生抵抗値は、常に
低い一定値以上に抑えられる為、ＡＬ配線寄生抵抗によ
り生ずるクロックスキューの低減が図れる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にゲートアレイに搭載される半導体集積回路に関す
る。
特にゲートアレイに搭載される半導体集積回路に関す
る。
【０００２】
【従来の技術】従来の第１の半導体集積回路は、図６に
示すように、順序回路の構成において、クロックドライ
バ４の出力が節点６からフリップフロップ１９のクロッ
ク（Ｃ）に入力されるアルミニウム（Ａｌ）配線Ｌ９
と、フリップフロップ１８のクロック（Ｃ）に入力され
るＡｌ配線Ｌ１０とに分岐されている。
示すように、順序回路の構成において、クロックドライ
バ４の出力が節点６からフリップフロップ１９のクロッ
ク（Ｃ）に入力されるアルミニウム（Ａｌ）配線Ｌ９
と、フリップフロップ１８のクロック（Ｃ）に入力され
るＡｌ配線Ｌ１０とに分岐されている。
【０００３】フリップフロップ１８のＱ出力は、遅延回
路Ｄ１を介して、フリップフロップ１９のデータ入力へ
と接続されている。
路Ｄ１を介して、フリップフロップ１９のデータ入力へ
と接続されている。
【０００４】次に、図７に示すタイミング図を使用し
て、図６の動作について説明する。
て、図６の動作について説明する。
【０００５】図７において、波形２０はクロックドライ
バ４の入力波形，波形２１はクロック入力７の波形，波
形２２はクロック入力８の波形，波形２３はフリップフ
ロップ１８のＱ出力波形，波形２４はフリップフロップ
１９のＤ入力波形である。波形２１，２２の時間差Ｗ１
は、配線長差によるクロックスキューが生じた部分であ
る。時間差Ｗ３は、遅延回路Ｄ１による遅延時間であ
る。時間差Ｗ２は、フリップフロップ１９のデータホー
ルドタイムに対して、マージンが有る部分である。
バ４の入力波形，波形２１はクロック入力７の波形，波
形２２はクロック入力８の波形，波形２３はフリップフ
ロップ１８のＱ出力波形，波形２４はフリップフロップ
１９のＤ入力波形である。波形２１，２２の時間差Ｗ１
は、配線長差によるクロックスキューが生じた部分であ
る。時間差Ｗ３は、遅延回路Ｄ１による遅延時間であ
る。時間差Ｗ２は、フリップフロップ１９のデータホー
ルドタイムに対して、マージンが有る部分である。
【０００６】クロックドライバ６の出力信号は、Ａｌ配
線寄生抵抗により、Ａｌ配線Ｌ９とＡｌ配線Ｌ１０とで
は、Ａｌ配線長差によりスキューが生じ、フリップフロ
ップ１８のクロック入力７とフリップフロップ１９のク
ロック入力８とのクロック信号が、同一タイミングで入
力されない。
線寄生抵抗により、Ａｌ配線Ｌ９とＡｌ配線Ｌ１０とで
は、Ａｌ配線長差によりスキューが生じ、フリップフロ
ップ１８のクロック入力７とフリップフロップ１９のク
ロック入力８とのクロック信号が、同一タイミングで入
力されない。
【０００７】この為、回路設計者は、予め前記フリップ
フロップ１９のクロック入力８へのクロック信号入力タ
イミングより遅いタイミングで、フリップフロップ１９
のデータ入力１０のデータ信号が入力されるように、フ
リップフロップ１８のＱ出力と、フリップフロップ１９
のデータ入力１０間に、遅延回路Ｄ１を挿入する事によ
り、回路誤動作の回避を行っていた。
フロップ１９のクロック入力８へのクロック信号入力タ
イミングより遅いタイミングで、フリップフロップ１９
のデータ入力１０のデータ信号が入力されるように、フ
リップフロップ１８のＱ出力と、フリップフロップ１９
のデータ入力１０間に、遅延回路Ｄ１を挿入する事によ
り、回路誤動作の回避を行っていた。
【０００８】次に、第２の従来の技術について説明す
る。基本セル内に、通常の信号配線の線幅よりも太幅の
クロック信号セル内配線を予め配線してある様にする。
これにより、通常信号配線より寄生抵抗値を減ずる事が
可能であり、クロックスキューの低減が望める（例え
ば、特開平３−６９１６３）。
る。基本セル内に、通常の信号配線の線幅よりも太幅の
クロック信号セル内配線を予め配線してある様にする。
これにより、通常信号配線より寄生抵抗値を減ずる事が
可能であり、クロックスキューの低減が望める（例え
ば、特開平３−６９１６３）。
【０００９】次に、第３の従来の技術について説明す
る。自動配線結果にて、下層配線中，上層配線に置換可
能な箇所は、配線寄生抵抗値の低い上層配線に置換する
事により、クロックスキューの低減が望める（例えば、
特開平２−２４８０７３）。
る。自動配線結果にて、下層配線中，上層配線に置換可
能な箇所は、配線寄生抵抗値の低い上層配線に置換する
事により、クロックスキューの低減が望める（例えば、
特開平２−２４８０７３）。
【００１０】
【発明が解決しようとする課題】この従来の第１の半導
体集積回路では、前述したように、回路設計者が予めク
ロックスキューを考慮して、遅延回路の挿入により、対
策しなければならない。
体集積回路では、前述したように、回路設計者が予めク
ロックスキューを考慮して、遅延回路の挿入により、対
策しなければならない。
【００１１】この為、回路設計の容易さに欠け、また遅
延回路の挿入により使用する基本セル数が膨大になると
いう問題点があった。
延回路の挿入により使用する基本セル数が膨大になると
いう問題点があった。
【００１２】次に従来の第２，３の半導体集積回路では
前述した様に配線寄生抵抗の低減は望めるが、自動配置
にてフリップフロップの相互が遠くに配置されると、フ
リップフロップ相互間の距離に比例して配線寄生抵抗値
が高くなり、クロックスキューが生じてくるという問題
点があった。
前述した様に配線寄生抵抗の低減は望めるが、自動配置
にてフリップフロップの相互が遠くに配置されると、フ
リップフロップ相互間の距離に比例して配線寄生抵抗値
が高くなり、クロックスキューが生じてくるという問題
点があった。
【００１３】本発明の目的は、前記問題点を解決し、ク
ロックスキューが生じないように容易に設計できるよう
にした半導体集積回路を提供することにある。
ロックスキューが生じないように容易に設計できるよう
にした半導体集積回路を提供することにある。
【００１４】
【課題を解決するための手段】本発明の半導体集積回路
の構成は、最上層の配線層に少なくとも一つの正方形状
の配線を設け、論理ブロック間の電気的接続をした事を
特徴とする。
の構成は、最上層の配線層に少なくとも一つの正方形状
の配線を設け、論理ブロック間の電気的接続をした事を
特徴とする。
【００１５】
【実施例】図１は本発明の第１の実施例の半導体集積回
路の配置を示す平面図、図２は図１の回路図である。
路の配置を示す平面図、図２は図１の回路図である。
【００１６】図１，図２において、本実施例は、順序回
路を構成しており、クロックドライバ１の出力が、最上
層アルミニウム配線へのスルーホール４０を介して、正
方形のアルミニウム（Ａｌ）配線層Ｌ１へ接続されてい
る。前記正方形のＡｌ配線層Ｌ１を介して、シフトレジ
スタを構成しているフリップフロップ４１とフリップフ
ロップ１２とのクロック入力へ接続するコンタクト２と
コンタクト３とを介して、クロック信号が供給される。
ここで、フリップフロップ４１のＱ出力４とフリップフ
ロップ４２のデータ（ＤＡＴＡ）入力５は、通常のアル
ミニウムＡｌ配線Ｌ２を介して接続される。
路を構成しており、クロックドライバ１の出力が、最上
層アルミニウム配線へのスルーホール４０を介して、正
方形のアルミニウム（Ａｌ）配線層Ｌ１へ接続されてい
る。前記正方形のＡｌ配線層Ｌ１を介して、シフトレジ
スタを構成しているフリップフロップ４１とフリップフ
ロップ１２とのクロック入力へ接続するコンタクト２と
コンタクト３とを介して、クロック信号が供給される。
ここで、フリップフロップ４１のＱ出力４とフリップフ
ロップ４２のデータ（ＤＡＴＡ）入力５は、通常のアル
ミニウムＡｌ配線Ｌ２を介して接続される。
【００１７】次に図３を参照して、図１，図２の動作に
ついて説明する。クロックドライバ１の出力信号は、フ
リップフロップ４１とフリップフロップ４２とのクロッ
ク入力へと接続されるが、最上層Ａｌ配線Ｌ１は正方形
である事から、寄生抵抗値は低く、フリップフロップ４
１のコンタクト即ちクロック入力２とフリップフロップ
４２のコンタクト即ちクロック入力３との間に、クロッ
クスキューは生じない。
ついて説明する。クロックドライバ１の出力信号は、フ
リップフロップ４１とフリップフロップ４２とのクロッ
ク入力へと接続されるが、最上層Ａｌ配線Ｌ１は正方形
である事から、寄生抵抗値は低く、フリップフロップ４
１のコンタクト即ちクロック入力２とフリップフロップ
４２のコンタクト即ちクロック入力３との間に、クロッ
クスキューは生じない。
【００１８】この為、フリップフロップ４１のＱ出力４
及びフリップフロップ４２のデータ（ＤＡＴＡ）入力５
は、クロック入力３の変化するタイミングより後に変化
する為、シフトレジスタは安定した動作が得られる。図
３中時間差Ｗ４は、フリップフロップ４２のデータホー
ルドタイムに対して、充分マージンがある。
及びフリップフロップ４２のデータ（ＤＡＴＡ）入力５
は、クロック入力３の変化するタイミングより後に変化
する為、シフトレジスタは安定した動作が得られる。図
３中時間差Ｗ４は、フリップフロップ４２のデータホー
ルドタイムに対して、充分マージンがある。
【００１９】次に、本発明の第２の実施例について、図
面を参照して説明する。
面を参照して説明する。
【００２０】図４，図５は、本発明の第２の実施例の半
導体集積回路における順序回路をそれぞれ示す平面図，
回路図である。図１，図２において、本実施例は、第１
の実施例と異なり、クロックドライバが相異なるシフト
レジスタ回路が搭載されている。
導体集積回路における順序回路をそれぞれ示す平面図，
回路図である。図１，図２において、本実施例は、第１
の実施例と異なり、クロックドライバが相異なるシフト
レジスタ回路が搭載されている。
【００２１】クロックドライバ５２によりクロック信号
が供給されるフリップフロップ５８とフリップフロップ
５４とフリップフロップ５５とは、正方形の最上層Ａｌ
配線Ｌ３が設けられている領域にクロックが接続できる
ように配置を行う。
が供給されるフリップフロップ５８とフリップフロップ
５４とフリップフロップ５５とは、正方形の最上層Ａｌ
配線Ｌ３が設けられている領域にクロックが接続できる
ように配置を行う。
【００２２】同様にクロックドライバ５３によりクロッ
ク信号が供給されるフリップフロップ５６とフリップフ
ロップ５７は、正方形の最上層Ａｌ配線Ｌ４が設けられ
ている領域に、クロックが接続できるように配置を行
う。本第２の実施例についても回路動作は、第１の実施
例と同様である。
ク信号が供給されるフリップフロップ５６とフリップフ
ロップ５７は、正方形の最上層Ａｌ配線Ｌ４が設けられ
ている領域に、クロックが接続できるように配置を行
う。本第２の実施例についても回路動作は、第１の実施
例と同様である。
【００２３】このように、クロックの本数が複数である
場合、または順序回路を構成するフリップフロップの規
模の大小に合わせて、クロック供給を行うＡｌ配線の正
方形の面積を変更する事により、多数の順序回路にも対
応できる。
場合、または順序回路を構成するフリップフロップの規
模の大小に合わせて、クロック供給を行うＡｌ配線の正
方形の面積を変更する事により、多数の順序回路にも対
応できる。
【００２４】フリップフロップ５８，５４，５５，５
６，５７間には、それぞれのＱ出力とＤ入力との間に、
Ａｌ配線Ｌ５，Ｌ６，Ｌ７，Ｌ８が設けられている。
６，５７間には、それぞれのＱ出力とＤ入力との間に、
Ａｌ配線Ｌ５，Ｌ６，Ｌ７，Ｌ８が設けられている。
【００２５】正方形のＡｌ配線は、その大きさにかかわ
らず、その最端間に生ずる寄生抵抗は常に一定であり、
従来の長方形のＡｌ配線に比べて寄生抵抗値は低く、こ
の為クロックスキューは常に一定値以下に低く減じられ
る。
らず、その最端間に生ずる寄生抵抗は常に一定であり、
従来の長方形のＡｌ配線に比べて寄生抵抗値は低く、こ
の為クロックスキューは常に一定値以下に低く減じられ
る。
【００２６】
【発明の効果】以上説明したように、本発明は、論理ブ
ロックの間の配線を正方形状の最上層配線により行う事
で、論理ブロック相互間の距離に依存せず、配線寄生抵
抗値を配線，シート抵抗値以下に抑えられる為、回路設
計時にクロックスキュー対策の為の遅延回路の挿入の対
策を行う必要が無く、遅延回路の使用により使用する基
本セル数が増加する事が無いという効果を有する。
ロックの間の配線を正方形状の最上層配線により行う事
で、論理ブロック相互間の距離に依存せず、配線寄生抵
抗値を配線，シート抵抗値以下に抑えられる為、回路設
計時にクロックスキュー対策の為の遅延回路の挿入の対
策を行う必要が無く、遅延回路の使用により使用する基
本セル数が増加する事が無いという効果を有する。
【００２７】また、第２の従来例において、配線長を１
５ｍｍとした時、本発明によってＡｌ配線容量寄生抵抗
値比を求めると、１／１０００程度に低減する事が可能
である。
５ｍｍとした時、本発明によってＡｌ配線容量寄生抵抗
値比を求めると、１／１０００程度に低減する事が可能
である。
【図１】本発明の第１の実施例の半導体集積回路のレイ
アウトを示す平面図である。
アウトを示す平面図である。
【図２】図１の回路を示す回路図である。
【図３】図１の実施例の各部の動作状態を示す波形図で
ある。
ある。
【図４】本発明の第２の実施例のレイアウトを示す平面
図である。
図である。
【図５】図３の回路を示す回路図である。
【図６】従来の半導体集積回路を示す回路図である。
【図７】図６の回路の各部の動作状態を示す波形図であ
る。
る。
１，４，６，５２，５３ クロックドライバ ２，３，７，８ クロック入力 ４ Ｑ出力 ５ データ入力 ６ 節点 ４０ スルーホール １８，１９，４１，４２，５４，５８，５６，５７
フリップフロップ Ｌ１，Ｌ３，Ｌ４ 最上層アルミニウム配線 Ｌ２，Ｌ５，〜，Ｌ１０ アルミニウム配線 Ｗ１〜Ｗ４ 時間差 Ｄ１ 遅延回路 ２０〜２４ 波形
フリップフロップ Ｌ１，Ｌ３，Ｌ４ 最上層アルミニウム配線 Ｌ２，Ｌ５，〜，Ｌ１０ アルミニウム配線 Ｗ１〜Ｗ４ 時間差 Ｄ１ 遅延回路 ２０〜２４ 波形
Claims (2)
- 【請求項１】 半導体集積回路基板上の多数の配線層の
うち最上層の配線層に、単数又は複数の正方形状の配線
を設け、論理ブロック間の電気的接続をしたことを特徴
とする半導体集積回路。 - 【請求項２】 論理ブロックが、フリップフロップ回路
である請求項１に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4237958A JPH0685218A (ja) | 1992-09-07 | 1992-09-07 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4237958A JPH0685218A (ja) | 1992-09-07 | 1992-09-07 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685218A true JPH0685218A (ja) | 1994-03-25 |
Family
ID=17022990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4237958A Withdrawn JPH0685218A (ja) | 1992-09-07 | 1992-09-07 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685218A (ja) |
-
1992
- 1992-09-07 JP JP4237958A patent/JPH0685218A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |