JP2003092352A - 半導体集積回路装置のクロック信号分配回路 - Google Patents
半導体集積回路装置のクロック信号分配回路Info
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- JP2003092352A JP2003092352A JP2001283953A JP2001283953A JP2003092352A JP 2003092352 A JP2003092352 A JP 2003092352A JP 2001283953 A JP2001283953 A JP 2001283953A JP 2001283953 A JP2001283953 A JP 2001283953A JP 2003092352 A JP2003092352 A JP 2003092352A
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- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
Abstract
(57)【要約】
【課題】 チップ内の回路レイアウトの汎用性を損なう
ことなく、チップ内の複数の回路素子に対してクロック
スキューの均一なクロック信号を分配する手段を提供す
る。 【解決手段】 クロック信号は、クロックツリー配線７
を介して最終出力段より一段前のメッシュ配線駆動用ク
ロックバッファ５に入力され、各バッファ５の出力がチ
ップ上に配置されたクロックメッシュ配線４の各交点に
供給される。クロックツリー配線７は、各メッシュ配線
駆動用クロックバッファ５への入力クロック信号が全て
等遅延になるようにその配線ルートが設定される。クロ
ック供給用最終段バッファ９の入力端子はクロックメッ
シュ配線４の交点間の配線部分にそれぞれ接続されてお
り、このクロック供給用最終段バッファ９の出力を、チ
ップ内に配置されているＦ／Ｆ８にクロック信号として
入力する。
ことなく、チップ内の複数の回路素子に対してクロック
スキューの均一なクロック信号を分配する手段を提供す
る。 【解決手段】 クロック信号は、クロックツリー配線７
を介して最終出力段より一段前のメッシュ配線駆動用ク
ロックバッファ５に入力され、各バッファ５の出力がチ
ップ上に配置されたクロックメッシュ配線４の各交点に
供給される。クロックツリー配線７は、各メッシュ配線
駆動用クロックバッファ５への入力クロック信号が全て
等遅延になるようにその配線ルートが設定される。クロ
ック供給用最終段バッファ９の入力端子はクロックメッ
シュ配線４の交点間の配線部分にそれぞれ接続されてお
り、このクロック供給用最終段バッファ９の出力を、チ
ップ内に配置されているＦ／Ｆ８にクロック信号として
入力する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板等から
なるチップ内にフリップフロップ（Ｆ／Ｆ）等のクロッ
ク端子を有する多数の回路素子を配置してなる半導体集
積回路におけるクロック信号分配回路に関し、特に、各
回路素子に供給されるクロック信号の到達タイミングの
ずれ（クロックスキュー）を低減する技術に関する。
なるチップ内にフリップフロップ（Ｆ／Ｆ）等のクロッ
ク端子を有する多数の回路素子を配置してなる半導体集
積回路におけるクロック信号分配回路に関し、特に、各
回路素子に供給されるクロック信号の到達タイミングの
ずれ（クロックスキュー）を低減する技術に関する。
【０００２】
【従来の技術】ＬＳＩ等の半導体集積回路を用いた装置
においては、１つのクロック信号或いは位相の異なる複
数のクロック信号に同期してＬＳＩ全体を動作させてお
り、外部から供給されたクロック信号をＬＳＩ内部の各
フリップフロップ（Ｆ／Ｆ）等のクロック端子を有する
回路素子に分配することにより、デコードやメモリのリ
ード／ライト、各種演算等の動作を実行させている。
においては、１つのクロック信号或いは位相の異なる複
数のクロック信号に同期してＬＳＩ全体を動作させてお
り、外部から供給されたクロック信号をＬＳＩ内部の各
フリップフロップ（Ｆ／Ｆ）等のクロック端子を有する
回路素子に分配することにより、デコードやメモリのリ
ード／ライト、各種演算等の動作を実行させている。
【０００３】その際、クロックの分配元から供給先であ
る各回路素子までの配線長が異なると、クロック信号遅
延の相違によるクロックスキューが発生し、そのために
各回路素子における信号の入出力タイミングがずれて、
回路が誤動作する虞がある。そこで、このようなクロッ
クスキューの発生を防止するために、従来ＬＳＩ等の半
導体集積回路では、図１０に示すようなＨツリー型のク
ロック分配方式や、図１１に示すようなＨ型のクロック
配線とメッシュ状配線を用いたクロック分配方式が採用
されている（特開平１１−１７５１８４号公報参照）。
る各回路素子までの配線長が異なると、クロック信号遅
延の相違によるクロックスキューが発生し、そのために
各回路素子における信号の入出力タイミングがずれて、
回路が誤動作する虞がある。そこで、このようなクロッ
クスキューの発生を防止するために、従来ＬＳＩ等の半
導体集積回路では、図１０に示すようなＨツリー型のク
ロック分配方式や、図１１に示すようなＨ型のクロック
配線とメッシュ状配線を用いたクロック分配方式が採用
されている（特開平１１−１７５１８４号公報参照）。
【０００４】図１０に示すＨツリー型のクロック分配方
式では、チップ１００上において、複数段（図では３
段）のバッファ（ドライバ）１０１〜１０３を備え、こ
れらのバッファ１０１〜１０３間をＨ型のクロック配線
１０４，１０５によりツリー状に接続し、チップ内のセ
ルに対して最終段バッファ１０３を介してクロック信号
を供給している。
式では、チップ１００上において、複数段（図では３
段）のバッファ（ドライバ）１０１〜１０３を備え、こ
れらのバッファ１０１〜１０３間をＨ型のクロック配線
１０４，１０５によりツリー状に接続し、チップ内のセ
ルに対して最終段バッファ１０３を介してクロック信号
を供給している。
【０００５】このようにドライバ１０１〜１０３をＨ型
のクロック配線１０４，１０５により接続することで、
第１段ドライバ１０１に入力されたクロック信号は、チ
ップ１００のセル配置領域内に略均一な密度で配置され
た１６個の第３段ドライバ１０３へ分配され、この第３
段ドライバ１０３からＦ／Ｆ等のクロック端子へ供給さ
れる。このとき第１段ドライバ１０１から最終出力段で
ある第３段ドライバ１０３までの配線長は略等しくな
り、最終段ドライバ１０３でのクロックスキューをほぼ
均一にすることができる。
のクロック配線１０４，１０５により接続することで、
第１段ドライバ１０１に入力されたクロック信号は、チ
ップ１００のセル配置領域内に略均一な密度で配置され
た１６個の第３段ドライバ１０３へ分配され、この第３
段ドライバ１０３からＦ／Ｆ等のクロック端子へ供給さ
れる。このとき第１段ドライバ１０１から最終出力段で
ある第３段ドライバ１０３までの配線長は略等しくな
り、最終段ドライバ１０３でのクロックスキューをほぼ
均一にすることができる。
【０００６】また、図１１に示すようなＨ型のクロック
配線とメッシュ状配線を用いたクロック分配方式では、
チップ２００上に３段のバッファ１０１〜１０３を備
え、これらのバッファ１０１〜１０３の間を、互いに異
なる配線層に形成されたＨ型のクロック配線１０４及び
メッシュ状配線２０１を介して接続し、チップ内のセル
に対して最終段バッファ１０３の出力をクロック信号と
して供給している。
配線とメッシュ状配線を用いたクロック分配方式では、
チップ２００上に３段のバッファ１０１〜１０３を備
え、これらのバッファ１０１〜１０３の間を、互いに異
なる配線層に形成されたＨ型のクロック配線１０４及び
メッシュ状配線２０１を介して接続し、チップ内のセル
に対して最終段バッファ１０３の出力をクロック信号と
して供給している。
【０００７】この従来例では、図１０に示したものと同
様に、チップ２００の中央には、外部からのクロック信
号を受ける第１段ドライバ１０１が配置され、第１段ド
ライバ１０１の出力は、このドライバ１０１を中心とす
るＨ型のクロック配線１０４により、４個の第２段ドラ
イバ１０２に入力される。
様に、チップ２００の中央には、外部からのクロック信
号を受ける第１段ドライバ１０１が配置され、第１段ド
ライバ１０１の出力は、このドライバ１０１を中心とす
るＨ型のクロック配線１０４により、４個の第２段ドラ
イバ１０２に入力される。
【０００８】また、チップ２００のセル配置領域内に
は、１６個の第３段ドライバ１０３が略均一な密度で配
置されており、４個の第２段ドライバ１０２の出力側と
１６個の第３段ドライバ１０３の入力側との全てがメッ
シュ状配線２０１により接続されている。
は、１６個の第３段ドライバ１０３が略均一な密度で配
置されており、４個の第２段ドライバ１０２の出力側と
１６個の第３段ドライバ１０３の入力側との全てがメッ
シュ状配線２０１により接続されている。
【０００９】図１１に示すクロック分配方式では、第２
段ドライバ１０２の出力側と第３段ドライバ１０３の入
力側とがメッシュ状配線２０１により接続されているの
で、最終段ドライバ１０３に対するクロック信号はメッ
シュ状配線２０１による複数の経路を介して入力され、
それにより１６個の最終段ドライバ１０３から出力され
る各クロック信号間のクロックスキューを低減してい
る。
段ドライバ１０２の出力側と第３段ドライバ１０３の入
力側とがメッシュ状配線２０１により接続されているの
で、最終段ドライバ１０３に対するクロック信号はメッ
シュ状配線２０１による複数の経路を介して入力され、
それにより１６個の最終段ドライバ１０３から出力され
る各クロック信号間のクロックスキューを低減してい
る。
【００１０】
【発明が解決しようとする課題】上記図１１に示すクロ
ック分配方式では、Ｈ型のクロック配線１０４とメッシ
ュ状配線２０１とが互いに重なるような位置関係で配置
され、第１段ドライバ１０１を中心とするＨ型のクロッ
ク配線１０４に接続された４個の第２段ドライバ１０２
の出力がメッシュ状配線２０１上の中心から等距離にあ
る４個の交点に供給されているため、第２段ドライバの
出力が供給されるメッシュ状配線２０１上の４個の交点
近傍と、メッシュ状配線２０１上のそれ以外の交点近傍
では、クロック信号の到達時間に差が生ずる。
ック分配方式では、Ｈ型のクロック配線１０４とメッシ
ュ状配線２０１とが互いに重なるような位置関係で配置
され、第１段ドライバ１０１を中心とするＨ型のクロッ
ク配線１０４に接続された４個の第２段ドライバ１０２
の出力がメッシュ状配線２０１上の中心から等距離にあ
る４個の交点に供給されているため、第２段ドライバの
出力が供給されるメッシュ状配線２０１上の４個の交点
近傍と、メッシュ状配線２０１上のそれ以外の交点近傍
では、クロック信号の到達時間に差が生ずる。
【００１１】そのため、上記図１１ではチップ上に均一
な密度で配置された１６個の最終段ドライバ１０３を、
第２段ドライバ１０２の各出力供給点から等距離にある
メッシュ状配線２０１の交点上に配置することにより最
終段ドライバ１０３に到達するクロック信号のタイミン
グを等しくしてクロックスキューの均一化を図っている
が、このような構成ではクロックスキューが均一化され
る位置がある程度固定されてしまうために、チップ内に
配置される回路配置（レイアウト）を任意に変更できな
いという問題がある。
な密度で配置された１６個の最終段ドライバ１０３を、
第２段ドライバ１０２の各出力供給点から等距離にある
メッシュ状配線２０１の交点上に配置することにより最
終段ドライバ１０３に到達するクロック信号のタイミン
グを等しくしてクロックスキューの均一化を図っている
が、このような構成ではクロックスキューが均一化され
る位置がある程度固定されてしまうために、チップ内に
配置される回路配置（レイアウト）を任意に変更できな
いという問題がある。
【００１２】即ち、図１１の場合、チップ内のクロック
信号が供給されるＦ／Ｆ等のセルは、最終段ドライバ１
０３が配置されている近傍に配置する必要があり、その
ため最終段ドライバ１０３の配置位置によりチップ内の
回路配置がある程度制限されてしまうので、回路レイア
ウトの汎用性を高めることが困難である。
信号が供給されるＦ／Ｆ等のセルは、最終段ドライバ１
０３が配置されている近傍に配置する必要があり、その
ため最終段ドライバ１０３の配置位置によりチップ内の
回路配置がある程度制限されてしまうので、回路レイア
ウトの汎用性を高めることが困難である。
【００１３】さらに、一つの最終段ドライバ１０３がク
ロック信号を供給するチップ内のＦ／Ｆの数も比較的多
くなるので、最終段ドライバ毎の負荷のアンバランスも
大きくなり、これもクロックスキューの発生要因とな
る。従って、各最終段ドライバ１０３に接続されるセル
の数もなるべく均一化する必要があり、これも回路配置
の制限要因となる。
ロック信号を供給するチップ内のＦ／Ｆの数も比較的多
くなるので、最終段ドライバ毎の負荷のアンバランスも
大きくなり、これもクロックスキューの発生要因とな
る。従って、各最終段ドライバ１０３に接続されるセル
の数もなるべく均一化する必要があり、これも回路配置
の制限要因となる。
【００１４】また、上記従来技術では、メッシュ形状パ
ターン全体でバランスをとっているために、メッシュ形
状パターンの一部を削除することが困難であり、例え
ば、チップ内にメモリあるいはＣＰＵ等の大規模マクロ
を配置する際に、その配置位置及び作成にあたって制限
を受けるという問題もある。
ターン全体でバランスをとっているために、メッシュ形
状パターンの一部を削除することが困難であり、例え
ば、チップ内にメモリあるいはＣＰＵ等の大規模マクロ
を配置する際に、その配置位置及び作成にあたって制限
を受けるという問題もある。
【００１５】本発明の目的は、上記問題点に鑑み、チッ
プ内の回路レイアウトの汎用性を損なうことなく、チッ
プ内の複数の回路素子に対して遅延がほぼ均一なクロッ
ク信号を分配可能にする手段を提供することにある。
プ内の回路レイアウトの汎用性を損なうことなく、チッ
プ内の複数の回路素子に対して遅延がほぼ均一なクロッ
ク信号を分配可能にする手段を提供することにある。
【００１６】本発明の他の目的は、半導体基板上にメモ
リあるいはＣＰＵ等の大規模マクロを配置する際に、ク
ロック信号分配手段による制限を受けることなく任意の
位置に配置可能にし、かつ遅延がほぼ均一なクロック信
号を分配可能にする手段を提供することにある。
リあるいはＣＰＵ等の大規模マクロを配置する際に、ク
ロック信号分配手段による制限を受けることなく任意の
位置に配置可能にし、かつ遅延がほぼ均一なクロック信
号を分配可能にする手段を提供することにある。
【００１７】
【課題を解決するための手段】本発明は、チップ内に配
置された複数の回路素子に対してクロック信号を供給す
るクロック信号分配回路を備えた半導体集積回路におい
て、前記チップのクロックを分配する領域に配置された
メッシュ形状パターン配線と、前記メッシュ形状パター
ン配線の全ての交点近傍にそれぞれ配置され、その出力
端子が前記メッシュ形状パターン配線の交点近傍にそれ
ぞれ接続されて前記メッシュ形状パターン配線を駆動す
る、最終出力段より一段前のクロックバッファ（第１の
クロックバッファ）と、前記メッシュ形状パターン配線
の各交点間の配線部分にその入力端子が接続され、前記
メッシュ形状パターン配線を介してクロック信号が入力
される最終出力段クロックバッファ（第２のクロックバ
ッファ）と、前記チップに対してクロック信号を供給す
るクロックルートバッファから前記最終出力段より一段
前のクロックバッファまでを接続するツリー状配線とを
備えたことを特徴とする。
置された複数の回路素子に対してクロック信号を供給す
るクロック信号分配回路を備えた半導体集積回路におい
て、前記チップのクロックを分配する領域に配置された
メッシュ形状パターン配線と、前記メッシュ形状パター
ン配線の全ての交点近傍にそれぞれ配置され、その出力
端子が前記メッシュ形状パターン配線の交点近傍にそれ
ぞれ接続されて前記メッシュ形状パターン配線を駆動す
る、最終出力段より一段前のクロックバッファ（第１の
クロックバッファ）と、前記メッシュ形状パターン配線
の各交点間の配線部分にその入力端子が接続され、前記
メッシュ形状パターン配線を介してクロック信号が入力
される最終出力段クロックバッファ（第２のクロックバ
ッファ）と、前記チップに対してクロック信号を供給す
るクロックルートバッファから前記最終出力段より一段
前のクロックバッファまでを接続するツリー状配線とを
備えたことを特徴とする。
【００１８】また、回路設計に当たって、前記ツリー状
配線は、前記最終出力段よりも一段前のクロックバッフ
ァまでのクロック信号の遅延が全て等遅延となるように
設定され、それによりメッシュ形状パターン配線の全て
の点でほぼ均一なクロックスキューとなるように構成さ
れている。なお、ツリー状配線とメッシュ形状パターン
配線は互いに短絡されないように配置される。
配線は、前記最終出力段よりも一段前のクロックバッフ
ァまでのクロック信号の遅延が全て等遅延となるように
設定され、それによりメッシュ形状パターン配線の全て
の点でほぼ均一なクロックスキューとなるように構成さ
れている。なお、ツリー状配線とメッシュ形状パターン
配線は互いに短絡されないように配置される。
【００１９】また、本発明のメッシュ形状パターン配線
は、メッシュ形状パターン配線の各交点における負荷容
量の均等化を図るために、メッシュ形状パターンを構成
する各配線の端部は、端部に最も近い交点からメッシュ
ピッチの半分の長さだけ突き出すように形成される。
は、メッシュ形状パターン配線の各交点における負荷容
量の均等化を図るために、メッシュ形状パターンを構成
する各配線の端部は、端部に最も近い交点からメッシュ
ピッチの半分の長さだけ突き出すように形成される。
【００２０】また、本発明のメッシュ形状パターン配線
は、形成したメッシュ形状パターンの交点からメッシュ
ピッチの半分の距離にある四方のメッシュ形状パターン
配線を単位として削除することが可能であり、該削除部
分に大規模マクロを配置することを特徴とする。
は、形成したメッシュ形状パターンの交点からメッシュ
ピッチの半分の距離にある四方のメッシュ形状パターン
配線を単位として削除することが可能であり、該削除部
分に大規模マクロを配置することを特徴とする。
【００２１】また、本発明のメッシュ形状パターン配線
における各交点間の配線部分には、それぞれ同数の最終
出力段バッファが接続されており、チップ内の回路素子
に対するクロック供給用バッファとして使用しない最終
出力段バッファについては、その出力を開放状態とした
メッシュ配線負荷調整用ダミーバッファとして機能させ
ることを特徴とする。
における各交点間の配線部分には、それぞれ同数の最終
出力段バッファが接続されており、チップ内の回路素子
に対するクロック供給用バッファとして使用しない最終
出力段バッファについては、その出力を開放状態とした
メッシュ配線負荷調整用ダミーバッファとして機能させ
ることを特徴とする。
【００２２】本発明によれば、メッシュ形状パターン配
線の全ての交点に対して遅延がほぼ均一なクロック信号
が供給されているので、メッシュ形状パターン配線の全
ての位置でほぼ均一なクロックスキューのクロック信号
を得ることができ、メッシュ形状パターン配線の任意の
位置からチップ内の回路素子に対してクロック信号を供
給しても、チップ内の各回路素子に供給されるクロック
信号のクロックスキューは極めて小さくなる。
線の全ての交点に対して遅延がほぼ均一なクロック信号
が供給されているので、メッシュ形状パターン配線の全
ての位置でほぼ均一なクロックスキューのクロック信号
を得ることができ、メッシュ形状パターン配線の任意の
位置からチップ内の回路素子に対してクロック信号を供
給しても、チップ内の各回路素子に供給されるクロック
信号のクロックスキューは極めて小さくなる。
【００２３】また、メッシュ形状パターン配線の全ての
交点を、交点の数と同数のクロックバッファによりそれ
ぞれ駆動するので、各クロックバッファとしては低出力
パワーのバッファを用いることができ、さらに、これら
のクロックバッファの出力端子はメッシュ形状パターン
配線によって短絡されているので、各クロックバッファ
を構成するチップ内のトランジスタ特性に多少のばらつ
きがあっても、メッシュ形状パターン配線上のクロック
信号の遅延はほぼ均一となり、クロックスキューは生じ
ない。
交点を、交点の数と同数のクロックバッファによりそれ
ぞれ駆動するので、各クロックバッファとしては低出力
パワーのバッファを用いることができ、さらに、これら
のクロックバッファの出力端子はメッシュ形状パターン
配線によって短絡されているので、各クロックバッファ
を構成するチップ内のトランジスタ特性に多少のばらつ
きがあっても、メッシュ形状パターン配線上のクロック
信号の遅延はほぼ均一となり、クロックスキューは生じ
ない。
【００２４】また本発明によれば、メッシュ形状パター
ン配線の一部を必要に応じて適宜削除しても全体のバラ
ンスが崩れることはないので、チップ内の回路素子のレ
イアウトあるいは大規模マクロの配置に対して制限を与
えることがなく、汎用性の高いクロック信号分配回路を
実現でき、回路規模や回路構成の異なる種々の半導体集
積回路装置に対しても、容易に自動配置配線を適用して
対応することができる。
ン配線の一部を必要に応じて適宜削除しても全体のバラ
ンスが崩れることはないので、チップ内の回路素子のレ
イアウトあるいは大規模マクロの配置に対して制限を与
えることがなく、汎用性の高いクロック信号分配回路を
実現でき、回路規模や回路構成の異なる種々の半導体集
積回路装置に対しても、容易に自動配置配線を適用して
対応することができる。
【００２５】
【発明の実施の形態】図１は、本発明のクロック信号分
配回路の実施形態を示す概略配線回路の展開図であり、
図２は、本実施形態におけるメッシュ形状パターン配線
とメッシュ形状パターンドライブ用バッファの配置関係
を示す概略平面図であり、図３は、図２をより詳細化し
た平面図及び各メッシュ内の拡大概略平面図である。
配回路の実施形態を示す概略配線回路の展開図であり、
図２は、本実施形態におけるメッシュ形状パターン配線
とメッシュ形状パターンドライブ用バッファの配置関係
を示す概略平面図であり、図３は、図２をより詳細化し
た平面図及び各メッシュ内の拡大概略平面図である。
【００２６】以下、本発明のクロック信号分配回路につ
いて、図１〜図３を参照して説明する。
いて、図１〜図３を参照して説明する。
【００２７】ＰＬＬ回路等からなるクロックルートバッ
ファ６から供給されたクロック信号は、ツリーを形成す
る複数段のクロックバッファにより分配され、最終出力
段よりも一段前のメッシュ配線駆動用クロックバッファ
５により、チップ上に配置された水平メッシュ配線１及
び垂直メッシュ配線２よりなるメッシュ形状パターン配
線４の各交点に対して供給される。
ファ６から供給されたクロック信号は、ツリーを形成す
る複数段のクロックバッファにより分配され、最終出力
段よりも一段前のメッシュ配線駆動用クロックバッファ
５により、チップ上に配置された水平メッシュ配線１及
び垂直メッシュ配線２よりなるメッシュ形状パターン配
線４の各交点に対して供給される。
【００２８】クロックルートバッファ６とメッシュ配線
駆動用の全てのクロックバッファ５の入力端子とを接続
するツリー状配線７は、クロックルートバッファ６から
各クロックバッファ５の入力端子までの信号遅延がほぼ
等遅延になるように、その配線ルートが設定されてい
る。
駆動用の全てのクロックバッファ５の入力端子とを接続
するツリー状配線７は、クロックルートバッファ６から
各クロックバッファ５の入力端子までの信号遅延がほぼ
等遅延になるように、その配線ルートが設定されてい
る。
【００２９】メッシュ形状パターン配線４を駆動するバ
ッファ５の配置及びその出力とメッシュ形状パターン配
線４とを接続するための専用の配置配線領域は特に設け
る必要はなく、通常のブロックと同様に扱うことができ
る。また、メッシュ形状パターン配線４を駆動するバッ
ファ５の出力段の負荷容量を均一化するために、メッシ
ュ形状パターン配線４の端部は、当該端部に最も近い交
点からメッシュピッチの半分の長さだけ突き出すように
形成されている。
ッファ５の配置及びその出力とメッシュ形状パターン配
線４とを接続するための専用の配置配線領域は特に設け
る必要はなく、通常のブロックと同様に扱うことができ
る。また、メッシュ形状パターン配線４を駆動するバッ
ファ５の出力段の負荷容量を均一化するために、メッシ
ュ形状パターン配線４の端部は、当該端部に最も近い交
点からメッシュピッチの半分の長さだけ突き出すように
形成されている。
【００３０】チップ内のメッシュ形状パターン配線４に
よって囲まれたそれぞれの領域には、クロック信号が供
給される任意の数のＦ／Ｆ８等の回路素子が配置されて
おり、各Ｆ／Ｆ８へのクロック信号は、図３に拡大して
示されているように、メッシュ形状パターン配線４の各
配線に沿って配置された最終出力段バッファ９を介して
供給される。クロック供給用最終出力段バッファ９の入
力端子はメッシュ形状パターン配線４の交点間の配線部
分にそれぞれ接続されており、メッシュ形状パターン配
線４を介してクロック信号が入力される。
よって囲まれたそれぞれの領域には、クロック信号が供
給される任意の数のＦ／Ｆ８等の回路素子が配置されて
おり、各Ｆ／Ｆ８へのクロック信号は、図３に拡大して
示されているように、メッシュ形状パターン配線４の各
配線に沿って配置された最終出力段バッファ９を介して
供給される。クロック供給用最終出力段バッファ９の入
力端子はメッシュ形状パターン配線４の交点間の配線部
分にそれぞれ接続されており、メッシュ形状パターン配
線４を介してクロック信号が入力される。
【００３１】また、メッシュ形状パターン配線４の各交
点間の配線部分には、メッシュ配線駆動用クロックバッ
ファ５の負荷を均一にするために、それぞれ同数のクロ
ック供給用最終段バッファ９が配置されており、これら
のバッファの内クロック供給用として使用していないバ
ッファについては、その出力が開放されたメッシュ配線
負荷調整用ダミーバッファ１０として機能させている。
点間の配線部分には、メッシュ配線駆動用クロックバッ
ファ５の負荷を均一にするために、それぞれ同数のクロ
ック供給用最終段バッファ９が配置されており、これら
のバッファの内クロック供給用として使用していないバ
ッファについては、その出力が開放されたメッシュ配線
負荷調整用ダミーバッファ１０として機能させている。
【００３２】また、ＣＰＵあるいはメモリのような大規
模マクロ３等はクロック分配領域対象外であるので、こ
れら大規模マクロ３をチップ内に配置する場合には、大
規模マクロ３を配置する領域のメッシュ形状パターン配
線４を削除すればよい。
模マクロ３等はクロック分配領域対象外であるので、こ
れら大規模マクロ３をチップ内に配置する場合には、大
規模マクロ３を配置する領域のメッシュ形状パターン配
線４を削除すればよい。
【００３３】その際、メッシュ形状パターン配線は、図
３に示されているように、交点からメッシュピッチの半
分の距離にある四方のメッシュ形状パターン配線を単位
として削除する。図３には１つの交点を含む領域を削除
した例及び４つの交点を含む領域を削除した例が示され
ている。このように交点からメッシュピッチの半分の距
離にある四方のメッシュ形状パターン配線を単位として
削除することによって、メッシュ駆動用バッファ５の出
力負荷容量も均一にすることができる。したがって、大
規模マクロ等は、クロック信号分配手段による制限を受
けることなく配置することが可能である。
３に示されているように、交点からメッシュピッチの半
分の距離にある四方のメッシュ形状パターン配線を単位
として削除する。図３には１つの交点を含む領域を削除
した例及び４つの交点を含む領域を削除した例が示され
ている。このように交点からメッシュピッチの半分の距
離にある四方のメッシュ形状パターン配線を単位として
削除することによって、メッシュ駆動用バッファ５の出
力負荷容量も均一にすることができる。したがって、大
規模マクロ等は、クロック信号分配手段による制限を受
けることなく配置することが可能である。
【００３４】図４は、本発明におけるクロック信号分配
回路をチップ上に配置するための設計手順の一例を示す
メッシュクロック分配レイアウトフロー図であり、図５
〜図９は、各手順を実行した時点におけるクロック信号
分配回路の形成状態を示す図である。
回路をチップ上に配置するための設計手順の一例を示す
メッシュクロック分配レイアウトフロー図であり、図５
〜図９は、各手順を実行した時点におけるクロック信号
分配回路の形成状態を示す図である。
【００３５】以下、本発明におけるクロック信号分配回
路の設計手順について、図４〜図９を参照して説明す
る。なお、ここでは、チップ内部の全てのプリミティブ
ブロック及びマクロが配置済みの状態であるとする。
路の設計手順について、図４〜図９を参照して説明す
る。なお、ここでは、チップ内部の全てのプリミティブ
ブロック及びマクロが配置済みの状態であるとする。
【００３６】先ず、図５に示すように、クロックを分配
するチップの領域上に、水平及び垂直の配線１，２を引
き、また、配線１，２の両端は交点からメッシュ間隔の
半分の長さだけ突き出すように形成する（Ｓ１）。配線
１，２は同一の面に形成してメッシュ配線４とするか、
あるいは配線１，２の交点にスルーホールを設けて互い
に接続することにより、メッシュ配線４とするか、いず
れかの方法により作成される。
するチップの領域上に、水平及び垂直の配線１，２を引
き、また、配線１，２の両端は交点からメッシュ間隔の
半分の長さだけ突き出すように形成する（Ｓ１）。配線
１，２は同一の面に形成してメッシュ配線４とするか、
あるいは配線１，２の交点にスルーホールを設けて互い
に接続することにより、メッシュ配線４とするか、いず
れかの方法により作成される。
【００３７】チップ内あるいはチップ上にマクロ３が配
置される場合には、ステップＳ１で作成したメッシュ配
線４を削除する。その際、図６に示すように、マクロ３
が配置される領域の分だけメッシュ配線４を削除する。
メッシュ配線の削除の単位は、削除されるメッシュ配線
上の交点を中心にメッシュ間隔の半分四方として必要数
の単位を削除する（Ｓ２）。
置される場合には、ステップＳ１で作成したメッシュ配
線４を削除する。その際、図６に示すように、マクロ３
が配置される領域の分だけメッシュ配線４を削除する。
メッシュ配線の削除の単位は、削除されるメッシュ配線
上の交点を中心にメッシュ間隔の半分四方として必要数
の単位を削除する（Ｓ２）。
【００３８】次に図７に示すように、残ったメッシュ配
線４の全ての交点近傍に、それぞれメッシュ配線４を駆
動するクロックバッファ５を配置し（Ｓ３）、配置され
たクロックバッファ５の出力端子とメッシュ配線４の交
点またはその近傍をそれぞれ接続する（Ｓ４）。
線４の全ての交点近傍に、それぞれメッシュ配線４を駆
動するクロックバッファ５を配置し（Ｓ３）、配置され
たクロックバッファ５の出力端子とメッシュ配線４の交
点またはその近傍をそれぞれ接続する（Ｓ４）。
【００３９】次に図８に示すように、クロックルートバ
ッファ６とメッシュ配線駆動用の全てのクロックバッフ
ァ５の入力端子とをツリー状配線７により接続する。そ
の際、クロックルートバッファ６から各クロックバッフ
ァ５の入力端子までの信号遅延が等遅延になるように、
ツリー状配線７の配線ルートを設計する（Ｓ５）。
ッファ６とメッシュ配線駆動用の全てのクロックバッフ
ァ５の入力端子とをツリー状配線７により接続する。そ
の際、クロックルートバッファ６から各クロックバッフ
ァ５の入力端子までの信号遅延が等遅延になるように、
ツリー状配線７の配線ルートを設計する（Ｓ５）。
【００４０】次に図９に示すように、メッシュ配線４の
配線部分に沿って最終段バッファ９を配置し、メッシュ
配線４と各メッシュ内のＦ／Ｆ８とを最終段バッファ９
を介して接続する。各最終段バッファ９の入力端子はメ
ッシュ配線４上の最も近い任意の位置と接続される（Ｓ
６）。
配線部分に沿って最終段バッファ９を配置し、メッシュ
配線４と各メッシュ内のＦ／Ｆ８とを最終段バッファ９
を介して接続する。各最終段バッファ９の入力端子はメ
ッシュ配線４上の最も近い任意の位置と接続される（Ｓ
６）。
【００４１】また、メッシュ配線４の各交点区間の配線
部分に接続される最終段バッファの数を各区間において
それぞれ同数になるように構成する。Ｆ／Ｆ８と接続さ
れない最終段バッファについてもその入力端子をメッシ
ュ配線４に接続し、その出力端子が開放されたダミーバ
ッファ１０として機能させることにより、メッシュ配線
４の負荷が全ての区間でほぼ均一となるようにする（Ｓ
７）。
部分に接続される最終段バッファの数を各区間において
それぞれ同数になるように構成する。Ｆ／Ｆ８と接続さ
れない最終段バッファについてもその入力端子をメッシ
ュ配線４に接続し、その出力端子が開放されたダミーバ
ッファ１０として機能させることにより、メッシュ配線
４の負荷が全ての区間でほぼ均一となるようにする（Ｓ
７）。
【００４２】なお、上記実施形態では、メッシュ形状パ
ターン配線４として矩形のメッシュ配線を形成している
が、メッシュ形状パターン配線は矩形に限定されるもの
ではなく、任意形状のメッシュ配線を採用することが可
能である。また、その場合であっても各交点に対して遅
延がほぼ均一なクロック信号を供給することにより、容
易に低スキューのクロック信号を分配することができ
る。
ターン配線４として矩形のメッシュ配線を形成している
が、メッシュ形状パターン配線は矩形に限定されるもの
ではなく、任意形状のメッシュ配線を採用することが可
能である。また、その場合であっても各交点に対して遅
延がほぼ均一なクロック信号を供給することにより、容
易に低スキューのクロック信号を分配することができ
る。
【００４３】また上記実施形態では、ツリー状配線７の
各段の分岐部にそれぞれバッファを設けているが（図
１）、これらの分岐部のバッファは省略してもよい。本
発明では、少なくともメッシュ形状パターン配線駆動用
の第１のクロックバッファ（最終出力段より一段前のク
ロックバッファ）５とクロック信号をＦ／Ｆ８に供給す
る第２のクロックバッファ（最終出力段バッファ）９が
備えられていれば、所期の作用効果を奏することができ
る。
各段の分岐部にそれぞれバッファを設けているが（図
１）、これらの分岐部のバッファは省略してもよい。本
発明では、少なくともメッシュ形状パターン配線駆動用
の第１のクロックバッファ（最終出力段より一段前のク
ロックバッファ）５とクロック信号をＦ／Ｆ８に供給す
る第２のクロックバッファ（最終出力段バッファ）９が
備えられていれば、所期の作用効果を奏することができ
る。
【００４４】
【発明の効果】本発明は、メッシュ形状パターン配線の
全ての交点に対して遅延がほぼ均一なクロック信号を供
給しているので、メッシュ形状パターン配線の全ての位
置でほぼ均一なクロックスキューのクロック信号を得る
ことができ、メッシュ形状パターン配線の任意の位置か
らチップ内の回路素子に対してクロック信号を供給して
も、チップ内の各回路素子に供給されるクロック信号の
クロックスキューは極めて小さくなる。
全ての交点に対して遅延がほぼ均一なクロック信号を供
給しているので、メッシュ形状パターン配線の全ての位
置でほぼ均一なクロックスキューのクロック信号を得る
ことができ、メッシュ形状パターン配線の任意の位置か
らチップ内の回路素子に対してクロック信号を供給して
も、チップ内の各回路素子に供給されるクロック信号の
クロックスキューは極めて小さくなる。
【００４５】また、メッシュ形状パターン配線の全ての
交点を最終出力段より一段前のクロックバッファにより
駆動するので、各クロックバッファとしては低出力パワ
ーのバッファを用いることができ、さらに、これらのク
ロックバッファの出力端子はメッシュ形状パターン配線
によって短絡されているので、クロックバッファを構成
するチップ内のトランジスタ特性に多少のばらつきがあ
っても、メッシュ形状パターン配線上のクロック信号の
遅延をほぼ均一とすることができ、クロックスキューを
より一層低減することができる。
交点を最終出力段より一段前のクロックバッファにより
駆動するので、各クロックバッファとしては低出力パワ
ーのバッファを用いることができ、さらに、これらのク
ロックバッファの出力端子はメッシュ形状パターン配線
によって短絡されているので、クロックバッファを構成
するチップ内のトランジスタ特性に多少のばらつきがあ
っても、メッシュ形状パターン配線上のクロック信号の
遅延をほぼ均一とすることができ、クロックスキューを
より一層低減することができる。
【００４６】また本発明によれば、メッシュ形状パター
ン配線の一部を削除しても全体のバランスが崩れること
はないので、チップ内の回路素子のレイアウトあるいは
大規模マクロの配置に対して制限を与えることがなく、
汎用性の高いクロック信号分配回路を実現でき、回路規
模や回路構成の異なる種々の半導体集積回路装置に対し
ても、容易に自動配置配線を適用することができる。
ン配線の一部を削除しても全体のバランスが崩れること
はないので、チップ内の回路素子のレイアウトあるいは
大規模マクロの配置に対して制限を与えることがなく、
汎用性の高いクロック信号分配回路を実現でき、回路規
模や回路構成の異なる種々の半導体集積回路装置に対し
ても、容易に自動配置配線を適用することができる。
【００４７】また、本発明のメッシュ形状パターン配線
は、メッシュ形状パターンを構成する各配線の端部を、
当該端部に最も近い交点からメッシュピッチの半分の長
さだけ突き出すように形成しているので、メッシュ形状
パターン配線の各交点に出力端子が接続されるバッファ
の負荷容量は全て等しくなり、バッファの負荷アンバラ
ンスによるクロックスキューを生じることもない。
は、メッシュ形状パターンを構成する各配線の端部を、
当該端部に最も近い交点からメッシュピッチの半分の長
さだけ突き出すように形成しているので、メッシュ形状
パターン配線の各交点に出力端子が接続されるバッファ
の負荷容量は全て等しくなり、バッファの負荷アンバラ
ンスによるクロックスキューを生じることもない。
【００４８】また、本発明のメッシュ形状パターン配線
の各交点間の配線部分には、複数の最終出力段バッファ
を接続可能であるので、各最終出力段バッファも低出力
パワーのバッファとすることができ、かつ最終出力段バ
ッファ毎の負荷の均一化も容易に実現可能である。
の各交点間の配線部分には、複数の最終出力段バッファ
を接続可能であるので、各最終出力段バッファも低出力
パワーのバッファとすることができ、かつ最終出力段バ
ッファ毎の負荷の均一化も容易に実現可能である。
【００４９】さらに、各交点間の配線部分には最終出力
段バッファと共に、その出力を開放状態としたメッシュ
配線負荷調整用ダミーバッファを接続することにより、
各交点間の配線部分にそれぞれ接続された最終出力段バ
ッファを同数とする。その結果、メッシュ形状パターン
配線の各交点に接続されるバッファの負荷容量が全て均
一化され、クロックスキューをより一層低減することが
できる。
段バッファと共に、その出力を開放状態としたメッシュ
配線負荷調整用ダミーバッファを接続することにより、
各交点間の配線部分にそれぞれ接続された最終出力段バ
ッファを同数とする。その結果、メッシュ形状パターン
配線の各交点に接続されるバッファの負荷容量が全て均
一化され、クロックスキューをより一層低減することが
できる。
【図１】本発明のクロック信号分配回路の実施形態を示
す概略配線回路の展開図である。
す概略配線回路の展開図である。
【図２】本実施形態におけるメッシュ形状パターン配線
とメッシュ形状パターンドライブ用バッファの配置関係
を示す概略平面図である。
とメッシュ形状パターンドライブ用バッファの配置関係
を示す概略平面図である。
【図３】図２をより詳細化した平面図及び各メッシュ内
の拡大概略平面図である。
の拡大概略平面図である。
【図４】本実施形態を実現するための設計手順の一例を
示すメッシュクロック分配レイアウトフロー図である。
示すメッシュクロック分配レイアウトフロー図である。
【図５】図４の手順を実行したときのクロック信号分配
回路の形成状態を示す図である。
回路の形成状態を示す図である。
【図６】図４の手順を実行したときのクロック信号分配
回路の形成状態を示す図である。
回路の形成状態を示す図である。
【図７】図４の手順を実行したときのクロック信号分配
回路の形成状態を示す図である。
回路の形成状態を示す図である。
【図８】図４の手順を実行したときのクロック信号分配
回路の形成状態を示す図である。
回路の形成状態を示す図である。
【図９】図４の手順を実行したときのクロック信号分配
回路の形成状態を示す図である。
回路の形成状態を示す図である。
【図１０】従来例を示す平面図である。
【図１１】他の従来例を示す平面図である。
１ 水平メッシュ配線
２ 垂直メッシュ配線
３ マクロ
４ メッシュ形状パターン配線
５ メッシュ配線駆動用クロックバッファ
６ クロックルートバッファ
７ ツリー状配線
８ Ｆ／Ｆ（フリップフロップ）
９ Ｆ／Ｆクロック供給用最終段バッファ
１０ メッシュ配線負荷調整用ダミーバッファ
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5B079 BA20 BB10 BC03 CC02 CC04
CC08 CC14 DD08 DD20
5F038 CA06 CA07 CD06 CD09 EZ20
5F064 BB26 EE03 EE13 EE18 EE47
EE54 HH06
Claims (14)
- 【請求項１】 チップ内に配置された複数の回路素子に
対してクロック信号を供給するクロック信号分配回路を
備えた半導体集積回路において、 前記チップのクロック信号を分配すべき領域に配置され
たメッシュ形状パターン配線と、 前記メッシュ形状パターン配線の全ての交点近傍にそれ
ぞれ配置され、その出力端子が前記メッシュ形状パター
ン配線の交点近傍に接続される第１のクロックバッファ
と、 前記メッシュ形状パターン配線にその入力端子が接続さ
れ、前記複数の回路素子それぞれにその出力端子が接続
される複数の第２のクロックバッファと、 前記チップに対するクロック信号が供給され前記第１の
クロックバッファを駆動するクロックルートバッファ
と、 前記クロックルートバッファの出力端子と前記第１のク
ロックバッファの入力端子を接続するツリー形状配線
と、を備えていることを特徴とする半導体集積回路装置
のクロック信号分配回路。 - 【請求項２】 前記第１及び第２のクロックバッファ
は、前記チップ内に配置されていることを特徴とする請
求項１記載の半導体集積回路装置のクロック信号分配回
路。 - 【請求項３】 前記ツリー形状配線は、前記第２のクロ
ックバッファから出力される全てのクロック信号が等遅
延となるように構成されていることを特徴とする請求項
１または２記載の半導体集積回路装置のクロック信号分
配回路。 - 【請求項４】 前記メッシュ形状パターン配線の交点の
近傍に配置された前記第２のクロックバッファの出力端
子は、それぞれ前記メッシュ形状パターン配線の交点に
接続されていることを特徴とする請求項１〜３のいずれ
かに記載の半導体集積回路装置のクロック信号分配回
路。 - 【請求項５】 前記メッシュ形状パターン配線の端部
は、当該端部に最も近い前記メッシュ形状パターン配線
の交点からメッシュピッチの半分の長さだけ突き出すよ
うに形成されていることを特徴とする請求項１〜４のい
ずれかに記載の半導体集積回路装置のクロック信号分配
回路。 - 【請求項６】 前記メッシュ形状パターン配線が、メッ
シュの交点からメッシュピッチの半分の距離にある四方
の前記メッシュ形状パターン配線を単位として削除さ
れ、該削除された領域に大規模マクロが配置されている
ことを特徴とする請求項１〜５のいずれかに記載の半導
体集積回路装置のクロック信号分配回路。 - 【請求項７】 前記メッシュ形状パターン配線の各交点
間の配線部分には、それぞれ同数の前記第１のクロック
バッファが配置され、前記回路素子に対するクロック供
給用バッファとして使用しない前記第１のクロックバッ
ファは、その出力を開放状態としたメッシュ配線負荷調
整用ダミーバッファとして機能させることを特徴とする
請求項１〜６のいずれかに記載の半導体集積回路装置の
クロック信号分配回路。 - 【請求項８】 クロック端子を有する複数の回路素子に
対してクロック信号を分配するクロック信号分配回路で
あって、 クロック信号が供給されるクロックルートバッファと、 前記クロックルートバッファに駆動される複数の第１の
クロックバッファと、 前記複数の第１のクロックバッファの出力を短絡させる
メッシュ形状パターン配線と、 前記メッシュ形状パターン配線にその入力端子が接続さ
れた第２のクロックバッファとを備え、 前記クロック端子には前記第２のクロックバッファの出
力端子が接続されていることを特徴とする半導体集積回
路におけるクロック信号分配回路。 - 【請求項９】 前記第１のクロックバッファの出力端子
は、前記メッシュ形状パターン配線の交点近傍に接続さ
れていることを特徴とする請求項８記載の半導体集積回
路におけるクロック信号分配回路。 - 【請求項１０】 前記第２のクロックバッファから出力
される全てのクロック信号が等遅延となるように構成さ
れていることを特徴とする請求項８または９記載の半導
体集積回路におけるクロック信号分配回路。 - 【請求項１１】 前記メッシュ形状パターン配線の交点
の近傍に配置された前記第２のクロックバッファの出力
端子は、それぞれ前記メッシュ形状パターン配線の交点
に接続されていることを特徴とする請求項８〜１０のい
ずれかに記載の半導体集積回路におけるクロック信号分
配回路。 - 【請求項１２】 前記メッシュ形状パターン配線の端部
は、当該端部に最も近い前記メッシュ形状パターン配線
の交点からメッシュピッチの半分の長さだけ突き出すよ
うに形成されていることを特徴とする請求項８〜１１の
いずれかに記載の半導体集積回路におけるクロック信号
分配回路。 - 【請求項１３】 前記メッシュ形状パターン配線が、メ
ッシュの交点からメッシュピッチの半分の距離にある四
方の前記メッシュ形状パターン配線を単位として削除さ
れ、該削除された領域に大規模マクロが配置されている
ことを特徴とする請求項８〜１２のいずれかに記載の半
導体集積回路におけるクロック信号分配回路。 - 【請求項１４】 前記メッシュ形状パターン配線の各交
点間の配線部分には、それぞれ同数の前記第１のクロッ
クバッファが配置され、前記回路素子に対するクロック
供給用バッファとして使用しない前記第１のクロックバ
ッファは、その出力を開放状態としたメッシュ配線負荷
調整用ダミーバッファとして機能させることを特徴とす
る請求項８〜１３のいずれかに記載の半導体集積回路に
おけるクロック信号分配回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001283953A JP2003092352A (ja) | 2001-09-18 | 2001-09-18 | 半導体集積回路装置のクロック信号分配回路 |
| US10/244,507 US6696863B2 (en) | 2001-09-18 | 2002-09-17 | Clock signal distribution circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001283953A JP2003092352A (ja) | 2001-09-18 | 2001-09-18 | 半導体集積回路装置のクロック信号分配回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003092352A true JP2003092352A (ja) | 2003-03-28 |
Family
ID=19107361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001283953A Pending JP2003092352A (ja) | 2001-09-18 | 2001-09-18 | 半導体集積回路装置のクロック信号分配回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6696863B2 (ja) |
| JP (1) | JP2003092352A (ja) |
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