KR20150069142A - 설정 가능한 클락 메시 회로, 이의 동작 방법, 및 이를 포함하는 장치들 - Google Patents

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Abstract

클락 메시 회로는 제1클락 메시 네트워크를 포함하는 제1클락 도메인과, 제2클락 메시 네트워크를 포함하고 상기 제1클락 도메인과 분리된 제2클락 도메인과, 상기 제1클락 도메인과 상기 제2클락 도메인을 접속시키기 위한 스위치 회로를 포함한다. 상기 스위치 회로는, 스위치 신호에 응답하여, 상기 제1클락 메시 네트워크와 상기 제2클락 메시 네트워크를 접속한다.

Description

설정 가능한 클락 메시 회로, 이의 동작 방법, 및 이를 포함하는 장치들 {CONFIGURABLE CLOCK MESH CIRCUIT, METHOD THEREOF, AND DEVICES INCLUDING THE SAME}
본 발명의 개념에 따른 실시 예는 클락 메시(clock mesh) 회로에 관한 것으로, 특히 멀티플 클락 도메인들(multiple clock domains)에서 클락의 지연 변동을 줄일 수 있는 설정 가능한 클락 메시 회로, 이의 동작 방법, 및 이를 포함하는 장치들에 관한 것이다.
최근 다양한 형태의 모바일(mobile) 장치들이 개발되고 있으며, 상기 모바일 장치들은 소형화와 경량화를 위해 집적 회로(integrated circuit(IC))를 포함하고 있다.
모바일 장치들은 클락(또는 클락 신호)에 동기되어 동작하는 다양한 동기 회로들을 포함한다. 최근, 클락의 지연 변동을 줄이기 위해 클락 메시 네트워크가 널리 이용되고 있으나, 싱글(single) 클락 메시 네트워크와 달리 멀티플 클락 메시 네트워크에서 클락의 지연 변동이 크게 발생할 수 있다.
동기 회로들에서 소모되는 전력을 줄이기 위한 방법들 중에서 클락 게이팅 (clock gating)이 사용되고 있다. 상기 클락 게이팅은 클락 도메인에 클락의 공급 여부를 결정하는 셀(cell)로서, 상기 동기 회로들에서 사용되는 전력-감소 기술 (power-saving technique)이다.
본 발명이 이루고자 하는 기술적인 과제는 멀티플 클락 도메인들 사이의 클락의 지연 변동을 줄이기 위해 상기 클락 도메인들 사이의 상기 클락을 동기화할 수 있는 구조를 갖는 설정 가능한 클락 메시 회로, 이의 동작 방법, 및 이를 포함하는 장치들을 제공하는 것이다.
본 발명의 실시 예에 따른 클락 메시 회로는 제1클락 메시 네트워크를 포함하는 제1클락 도메인과, 제2클락 메시 네트워크를 포함하고 상기 제1클락 도메인과 분리된 제2클락 도메인과, 상기 제1클락 도메인과 상기 제2클락 도메인을 접속시키기 위한 스위치 회로를 포함한다.
상기 스위치 회로는 스위치 신호에 응답하여 상기 제1클락 메시 네트워크와 상기 제2클락 메시 네트워크를 접속할 수 있다.
상기 제1클락 도메인이 제1클락 메시 드라이버 블록을 더 포함하고 상기 제2클락 도메인이 제2클락 메시 드라이버 블록을 더 포함할 때, 상기 스위치 회로는 스위치 신호에 응답하여 상기 제1클락 메시 드라이버 블록과 상기 제2클락 메시 드라이버 블록을 서로 접속할 수 있다.
상기 제1클락 도메인은 각각이, 대응되는 로컬 인에이블 신호에 응답하여, 상기 제1클락 메시 네트워크로부터 출력된 클락을 복수의 부하들 각각으로 전송하거나 차단하는 복수의 로컬 클락 게이팅 셀들과, 로컬 스위치 신호에 응답하여, 상기 복수의 로컬 클락 게이팅 셀들의 출력 단자들을 서로 접속하는 로컬 스위치 회로를 더 포함할 수 있다.
본 발명의 실시 예에 따른 시스템 온 칩 또는 애플리케이션 프로세서는 상기 클락 메시 회로와, 상기 클락 메시 회로로 공급되는 클락을 생성하는 클락 소스를 포함할 수 있다.
본 발명의 실시 예에 따른 휴대용 전자 장치는 디스플레이와, 외부 메모리와, 상기 클락 메시 회로와 상기 클락 메시 회로로 공급되는 클락을 생성하는 클락 소스를 포함하는 시스템 온 칩을 포함하며, 상기 시스템 온 칩은 상기 디스플레이의 동작을 제어하는 디스플레이 컨트롤러와, 상기 외부 메모리의 동작을 제어하는 메모리 컨트롤러를 더 포함한다.
본 발명의 실시 예에 따른, 제1클락 메시 네트워크와 제1클락 메시 드라이버 블록을 포함하는 제1클락 도메인과, 제2클락 메시 네트워크와 제2클락 메시 드라이버 블록을 포함하고 상기 제1클락 도메인과 서로 분리된 제2클락 도메인을 포함하는 클락 메시 회로의 동작 방법은 클락을 상기 제1클락 도메인과 상기 제2클락 도메인으로 전송하는 단계와, 대응되는 스위치 신호에 응답하여, 상기 제1클락 메시 네트워크와 상기 제2클락 메시 네트워크를 접속하는 동작과 상기 제1클락 메시 드라이버 블록과 상기 제2클락 메시 드라이버 블록을 접속하는 동작 중에서 어느 하나를 수행하는 단계를 포함한다.
본 발명의 실시 예에 따른 클락 메시 회로는 멀티플 클락 메시들 사이에 구현된 스위치 회로를 이용하여 클락을 동기화시킴으로써 상기 클락의 지연 변동을 줄이는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 클락 메시 회로를 포함하는 시스템-온 칩 (system on chip(SoC))의 일 실시 예를 나타내는 블록도이다.
도 2는 도 1에 도시된 클락 메시 회로를 포함하는 SoC의 다른 실시 예를 나타내는 블록도이다.
도 3은 도 1에 도시된 클락 메시 회로를 포함하는 SoC의 또 다른 실시 예를 나타내는 블록도이다.
도 4는 도 1에 도시된 클락 메시 회로를 포함하는 SoC의 또 다른 실시 예를 나타내는 블록도이다.
도 5는 로컬 클락 게이팅 셀을 포함하는 클락 메시 회로를 포함하는 SoC의 또 다른 실시 예를 나타내는 블록도이다.
도 6은 도 3에 도시된 스위치 회로의 일 실시 예를 나타내는 회로도이다.
도 7은 도 3에 도시된 스위치 회로의 다른 실시 예를 나타내는 회로도이다.
도 8은 도 3에 도시된 스위치 회로의 또 다른 실시 예를 나타내는 회로도이다.
도 9는 본 발명의 실시 예에 따른 클락 메시 회로를 포함하는 시스템 온 칩의 동작 방법을 나타내는 플로우차트이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 실시 예에 따른 클락 메시 회로를 포함하는 시스템-온 칩 (system on chip(SoC))의 일 실시 예를 나타내는 블록도이다.
도 1을 참조하면, SoC(80)은 클락 메시 회로(10), CPU(central processing unit; 20), 클락 관리 유닛(clock managament unit(CMU); 30), 메모리(50), 메모리 컨트롤러(60), 및 디스플레이 컨트롤러(70)를 포함한다.
SoC(80)는 PC(personal computer) 또는 휴대용 전자 장치에 포함될 수 있다. 상기 휴대용 전자 장치는 스마트 폰, 태블릿(tablet) PC, 모바일 인터넷 장치 (mobile internet device(MID)), 인터넷 태블릿, PDA(personal digital assistant), 웨어러블 컴퓨터, 또는 전자 장난감(electronic toy)에 포함될 수 있다. 또한, SoC(80)는 애플리케이션 프로세서(application processor(AP)) 또는 모바일 AP에 포함될 수 있다.
클락 메시 회로(10)는 SoC(80)의 각 구성 요소(20, 50, 60, 및/또는 70)로 클락을 공급할 수 있다. 도 1에서는 설명의 편의를 위해, 클락 메시 회로(10)가 별도의 회로로 도시되어 있으나, 클락 메시 회로(10)는 SoC(80)의 내부에서 분산되어 존재할 수 있다.
CPU(20)는 버스(40)를 통해 각 구성 요소(10, 30, 50, 60, 및/또는 70)를 제어할 수 있다. CPU(20)는 메모리(50)에 저장된 프로그램 및/또는 데이터를 처리할 수 있다.
CMU(300)는 위상 동기 루프(phase locked loop(PLL)) 또는 지연 동기 루프 (delay locked loop(DLL))에 의해 생성된 클락의 전송을 제어할 수 있다.
실시 예들에 따라, CMU(30)는 상기 PLL 또는 상기 DLL을 포함할 수도 있고, CMU(30)는 CMU(30)의 외부에 구현된 PLL 또는 DLL에 의해 생성된 클락을 대응되는 구성 요소(10, 20, 50, 60, 및/또는 70)로 공급할 수도 있다. 따라서, PLL, DLL, 또는 CMU(300)는 클락 소스(clock source)의 기능을 수행할 수 있다.
예컨대, CPU(20) 또는 CMU(30)는 클락 메시 회로(10)의 동작을 제어할 수 있는 기능을 수행할 수 있다.
메모리(50)는 SoC(80)의 동작에 필요한 프로그램 및/또는 데이터를 저장할 수 있다. 예컨대, 메모리(50)는 온-칩(on-chip) 메모리로 구현될 수 있다. 예컨대, 메모리(50)는 ROM(read only memory), DRAM(dynamic random access memory), SRAM (static RAM), 및/또는 상기 메모리와 다른 종류의 메모리를 포함하는 집합적인 의미의 메모리를 의미할 수 있다.
메모리 컨트롤러(60)는 SoC(80)의 외부에 구현된 외부 메모리의 동작을 제어할 수 있다. 메모리 컨트롤러(60)에 의해 제어되는 상기 외부 메모리는 DRAM과 같은 휘발성 메모리 또는 플래시 메모리와 같은 불휘발성 메모리일 수 있다.
디스플레이 컨트롤러(70)는 SoC(80)의 외부에 구현된 디스플레이의 동작을 제어할 수 있다. 상기 디스플레이는 TFT-LCD, LED 디스플레이, OLED 디스플레이, AMOLED 디스플레이, 또는 플렉시블 디스플레이로 구현될 수 있다.
상술한 휴대용 전자 장치는 SoC(80), 메모리 컨트롤러(60)에 의해 제어되고 SoC(80)의 외부에 구현된 외부 메모리, 및 디스플레이 컨트롤러(70)에 의해 제어되고 SoC(80)의 외부에 구현된 디스플레이를 포함할 수 있다.
도 2는 도 1에 도시된 클락 메시 회로를 포함하는 SoC의 다른 실시 예를 나타내는 블록도이다.
도 1과 도 2를 참조하면, SoC(80A)는 제1클락 도메인(100-1), 제2클락 도메인(100-2), 스위치 회로(200), 제1클락 게이팅 셀(clock gating cell; 300-1), 제2클락 게이팅 셀(300-2), 및 스위치 컨트롤러(400)를 포함할 수 있다.
도 2에서는 설명의 편의를 위해, 두 개의 클락 도메인들(100-1과 100-2)과 주변 회로들(200, 300-1, 300-2, 및 400)을 포함하는 SoC(80A)가 도시되어 있으나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 따라서, 본 발명의 실시 예에 따른 SoC는 세 개 이상의 클락 도메인들과 상기 세 개 이상의 클락 도메인들의 동작을 제어할 수 있는 주변 회로들을 포함할 수 있다.
예컨대, 하나 또는 그 이상의 구성 요소들(20, 50, 60, 및 70)의 전부 또는 일부는 대응되는 클락 도메인(100-1과 100-2)에 포함될 수 있다.
제1클락 도메인(100-1)은 CMU(300)로부터 출력된 클락(CLK)을 제1클락 게이팅 셀(300-1)을 통하여 수신할 수 있다.
제2클락 도메인(100-2)은 클락(CLK)을 제2클락 게이팅 셀(300-2)을 통하여 수신할 수 있다.
스위치 회로(200)는, 제1클락 도메인(100-1)과 제2클락 도메인(100-2) 사이에 구현되고, 스위치 컨트롤러(400)로부터 출력된 스위치 신호(SS)에 응답하여 제1클락 도메인(100-1)과 제2클락 도메인(100-2)을 접속시킬 수 있다. 스위치 회로 (200)에 의해 접속되는 대상들과 방법들은 도 3부터 도 8을 통하여 상세히 설명될 것이다.
제1클락 게이팅 셀(300-1)은, CPU(20)의 제어 회로(미도시) 또는 CMU(300)의 제어 회로(미도시)로부터 출력된 제1인에이블 신호(EN1)에 응답하여, 제1클락 도메인(100-1)으로의 클락(CLK)의 전송을 제어할 수 있다.
제2클락 게이팅 셀(300-2)은, CPU(20)의 제어 회로 또는 CMU(300)의 제어 회로로부터 출력된 제2인에이블 신호(EN2)에 응답하여, 제2클락 도메인(100-2)으로의 클락(CLK)의 전송을 제어할 수 있다. 실시 예에 따라, 제1클락 게이팅 셀(300-1)과 제2클락 게이팅 셀(300-2)은 클락 펄스(clock pulse)를 전송하는 클락 게이팅 셀로 구현될 수 있다.
실시 예들에 따라 스위치 컨트롤러(400)는 CMU(30)의 내부에 구현될 수 있다.
도 3은 도 1에 도시된 클락 메시 회로를 포함하는 SoC의 또 다른 실시 예를 나타내는 블록도이다.
도 1과 도 3을 참조하면, SoC(80B)는 제1클락 도메인(100-1A), 제2클락 도메인(100-2A), 제3클락 도메인(100-3A), 제1스위치 회로(200-1), 제2스위치 회로 (200-2), 제1클락 게이팅 셀(300-1), 제2클락 게이팅 셀(300-2), 제3클락 게이팅 셀(300-3), 제4클락 게이팅 셀(300-4), 및 스위치 컨트롤러(400)를 포함할 수 있다.
제1클락 도메인(100-1A)은 클락 메시 드라이버 블록(110), 제1클락 메시 네트워크(130-1), 로컬 클락 게이팅 블록(150), 및 부하 블록(170)을 포함한다.
각 클락 도메인(100-2A, 및 100-3A)의 구조와 동작은 클락 도메인(100-1A)의 구조와 동작과 실질적으로 동일하다.
각 클락 게이팅 셀(300-1, 300-2, 300-3, 및 300-4)은 각 인에이블 신호 (EN1, EN2, EN3, 및 EN4)에 응답하여 클락(CLK)의 전송을 제어할 수 있다. 실시 예들에 따라, 각 인에이블 신호(EN1, EN2, EN3, 및 EN4)는 CPU(20) 또는 CMU(30)로부터 출력될 수 있다.
클락 메시 드라이버 블록(110)은 제1클락 게이팅 셀(300-1)을 통해 입력된 클락(CLK)을 수신하고, 클락(CLK)을 이용하여 제1클락 메시 네트워크(130-1)를 구동하는 계층구조를 갖는 복수의 버퍼들(또는 드라이버들)을 포함할 수 있다.
각 클락 메시 네트워크(130-1, 130-2, 및 130-3)는 메시 구조(mesh structure)로 구현될 수 있다.
로컬 클락 게이팅 블록(150)은 부하 블록(170)에 포함된 부하들(load)로 클락(CLK)을 전송할 수 있는 드라이버들(또는 버퍼들)을 포함한다. 로컬 클락 게이팅 블록 (150)은 클락(CLK)에 대한 게이팅(gating) 또는 버퍼링(buffering)을 수행할 수 있다.
부하 블록(170)은 하나 또는 그 이상의 요소들(20, 50, 60, 및/또는 70)의 전부 또는 일부를 의미할 수 있다. 부하 블록(170)은 부하들을 포함할 수 있다. 예컨대, 상기 부하들은 복수의 동기 회로들, 예컨대 플립-플롭들(flip-flops)을 포함할 수 있다. 이때, 상기 플립-플롭들은, 클락(CLK)에 응답하여, 대응되는 데이터를 래치할 수 있다.
제1스위치 회로(200-1)는, 스위치 컨트롤러(400)로부터 출력된 제1스위치 신호(SS1)에 응답하여, 제1클락 도메인(100-1A)의 각 노드(N11, N12, 및 N13)와 제2클락 도메인(100-2A)의 각 노드(N21, N22, 및 N23)를 접속시킬 수 있다.
제1스위치 회로(200-1)의 스위치 온(ON) 동작을 통해, 제1클락 도메인(100-1A)의 클락(CLK)과 제2클락 도메인(100-2A)의 클락(CLK)은 서로 동기될 수 있다.
제2스위치 회로(200-2)는, 스위치 컨트롤러(400)로부터 출력된 제2스위치 신호(SS2)에 응답하여, 제2클락 도메인(100-2)의 각 노드(N21, N22, 및 N23)와 제3클락 도메인(100-3A)의 각 노드(N31, N32, 및 N33)를 접속시킬 수 있다.
제2스위치 회로(200-2)의 스위치 온(ON) 동작을 통해, 제2클락 도메인(100-2A)의 클락(CLK)과 제3클락 도메인(100-3A)의 클락(CLK)은 서로 동기될 수 있다.
각 스위치 회로(200-1과 200-2)에 의해 접속되는 노드의 개수는 실시 예들에 따라 다양하게 변경될 수 있다.
각 클락 게이팅 셀(300-1, 300-2, 300-3, 및 300-4)은, 대응되는 각 인에이블 신호들(EN1, EN2, EN3, 및 EN4)에 응답하여, 대응되는 각 클락 도메인(100-1A, 100-2A, 및 100-3A)으로 클락(CLK)을 전송하거나 차단할 수 있다.
스위치 컨트롤러(400)는 상태(또는 동작) 모드(mode)에 상응하는 각 스위치 신호(SS1과 SS2)를 생성할 수 있다. 상기 상태 모드(mode)에 관련된 신호들(또는 정보)은 스위치 컨트롤러(400)에 내장된 레지스터(미도시)에 저장될 수 있다.
표 1을 참조하면, 상태 모드(mode)는 실시 예들에 따라 4가지로 구분될 수 있고, 스위치 컨트롤러(400)는 상태 모드에 따라 각 스위치 신호(SS1과 SS2)의 활성화 타이밍과 비활성화 타이밍을 제어할 수 있다.
예컨대, 활성화는 로우 레벨로부터 하이 레벨로의 제1천이(transition)와 상기 하이 레벨로부터 상기 로우 레벨로의 제2천이 중에서 어느 하나를 의미할 수 있고, 비활성화는 상기 제1천이와 상기 제2천이 중에서 다른 하나를 의미할 수 있다.
실시 예들에 따라, 상태 모드는 복수의 인에이블 신호들(EN1, EN2, EN3, 및 EN4)에 의해 결정될 수 있다.
state mode 제1클락 도메인 제2클락 도메인 제3클락 도메인 스위치 신호(SS)
MODE1 활성화 비활성화 비활성화 SS1:0, SS2:0
MODE2 활성화 활성화 비활성화 SS1:1, SS2:0
MODE3 활성화 활성화 활성화 SS1:1, SS2:1
MODE4 비활성화 활성화 활성화 SS1:0, SS2:1
예컨대, 제1클락 도메인(100-1A)이 활성화되고, 제2클락 도메인(100-2A)이 비활성화되고, 제3클락 도메인(100-3A)이 비활성화되는 경우, 상태 모드는 "MODE1"이고, 스위치 컨트롤러(400)는 로우 레벨을 갖는 제1스위치 신호(SS1)와 로우 레벨을 갖는 제2스위치 신호(SS2)를 생성할 수 있다. 이때, 로우 레벨은 "0"으로 표시되고 하이 레벨은 "1"로 표시된다. 또한 스위치 동작과 관련하여, "0"은 스위치 오프(OFF)를 의미하고, "1"은 스위치 온(ON)을 의미한다고 가정한다.
제1클락 도메인(100-1A)이 활성화되고, 제2클락 도메인(100-2A)이 활성화되고, 제3클락 도메인(100-3A)이 비활성화되는 경우, 상태 모드는 "MODE2"이고, 스위치 컨트롤러(400)는 제1스위치 신호(SS1)로서 "1"과 제2스위치 신호(SS2)로서 "0"을 생성할 수 있다.
제1클락 도메인(100-1A)이 활성화되고, 제2클락 도메인(100-2A)이 활성화되고, 제3클락 도메인(100-3A)이 활성화되는 경우, 상태 모드는 "MODE3"이고, 스위치 컨트롤러(400)는 제1스위치 신호(SS1)로서 "1"과 제2스위치 신호(SS2)로서 "1"을 생성할 수 있다.
제1클락 도메인(100-1A)이 비활성화되고, 제2클락 도메인(100-2A)이 활성화되고, 제3클락 도메인(100-3A)이 활성화되는 경우, 상태 모드는 "MODE4"이고, 스위치 컨트롤러(400)는 제1스위치 신호(SS1)로서 "0"과 제2스위치 신호(SS2)로서 "1"을 생성할 수 있다. 표 1은 설명의 편의를 위한 예시적인 실시 예에 불과하다.
도 4는 도 1에 도시된 클락 메시 회로를 포함하는 SoC의 또 다른 실시 예를 나타내는 블록도이다.
1과 도 4를 참조하면, SoC(80C)는 제1클락 도메인(100-1B), 제2클락 도메인 (100-2B), 제3클락 도메인(100-3B), 제1스위치 회로(200-1), 제2스위치 회로(200-2), 제1클락 게이팅 셀(300-1), 제2클락 게이팅 셀(300-2), 제3클락 게이팅 셀(300-3), 제4클락 게이팅 셀(300-4), 및 스위치 컨트롤러(400)를 포함한다.
제1클락 도메인(100-1B)은 제1클락 메시 드라이버 블록(110-1), 클락 메시 네트워크(130), 로컬 클락 게이팅 블록(150), 및 부하 블록(170)을 포함할 수 있다.
제1클락 메시 드라이버 블록(110-1)은 제1클락 게이팅 셀(300-1)로부터 출력된 클락(CLK)을 수신하고, 클락(CLK)을 이용하여 클락 메시 네트워크(130)를 구동하는 계층구조를 갖는 복수의 버퍼들(또는 드라이버들)을 포함할 수 있다.
제1스위치 회로(200-1)는, 스위치 컨트롤러(400)로부터 출력된 제1스위치 신호(SS1)에 응답하여, 제1클락 도메인(100-1B)의 노드(N14)와 제2클락 도메인(100-2B)의 노드(N24)를 접속시킬 수 있다. 예컨대, 제1클락 도메인(100-1B)의 제1클락 메시 드라이버 블록(110-1)과 제2클락 도메인(100-2B)의 제2클락 메시 드라이버 블록(110-2)이 서로 접속될 수 있다.
제1스위치 회로(200-1)가 스위치 온(ON) 될 때, 제1클락 도메인(100-1B)의 클락(CLK)과 제2클락 도메인(100-2B)의 클락(CLK)은 서로 동기될 수 있다.
제2스위치 회로(200-2)는, 스위치 컨트롤러(400)로부터 출력된 제2스위치 신호(SS2)에 응답하여, 제2클락 도메인(100-2B)의 노드(N24)와 제3클락 도메인(100-3B)의 노드(N34)를 접속시킬 수 있다.
제2스위치 회로(200-2)가 스위치 온(ON) 될 때, 제2클락 도메인(100-2B)의 클락(CLK)과 제3클락 도메인(100-3B)의 클락(CLK)은 서로 동기될 수 있다.
각 클락 게이팅 셀(300-1, 300-2, 300-3, 및 300-4)은, 각 인에이블 신호 (EN1, EN2, EN3, 및 EN4)에 응답하여, 각 클락 도메인(100-1B, 100-2B, 및 100-3B)으로 클락(CLK)을 공급하거나 차단할 수 있다.
표 1을 참조하여 설명한 바와 같이, 스위치 컨트롤러(400)는 상태 모드에 상응하는 각 스위치 신호(SS1과 SS2)를 생성할 수 있다.
각 스위치(200-1과 200-2)에 의해 접속되는 각 노드(N14, N24, 및 N34)를 제외하면, 도 4에 도시된 각 클락 도메인(100-1B, 100-2B, 및 100-3B)의 구조와 동작은 실질적으로 동일하다.
도 5는 로컬 클락 게이팅 셀을 포함하는 클락 메시 회로를 포함하는 SoC의 또 다른 실시 예를 나타내는 블록도이다.
도 5의 SoC(80D)는 제1클락 도메인(100-1C)과 제1클락 게이팅 셀(300-1)을 포함한다. 도 5의 제1클락 도메인(100-1C)은 도 2의 제1클락 도메인(100-1)의 일 실시 예로 이해될 수 있다.
제1클락 도메인(100-1C)은 클락 드라이버 블록(110), 클락 메시 네트워크 (130), 복수의 로컬 클락 게이팅 셀들(500-1, 500-2, 500-3, 및 500-4), 로컬 스위치 컨트롤러(600), 로컬 스위치 회로(700), 및 부하 블록(170)을 포함한다.
제1로컬 클락 게이팅 셀(500-1)은, CPU(20) 또는 CMU(30)로부터 출력된 제1로컬 인에이블 신호(EN_LCG1)에 응답하여, 부하 블록(170)의 대응되는 부하로 클락 (CLK)을 전송하거나 차단할 수 있다.
제2로컬 클락 게이팅 셀(500-2)은, CPU(20) 또는 CMU(30)로부터 출력된 제2로컬 인에이블 신호(EN_LCG2)에 응답하여, 부하 블록(170)의 대응되는 부하로 클락 (CLK)을 전송하거나 차단할 수 있다.
제3로컬 클락 게이팅 셀(500-3)은, CPU(20) 또는 CMU(30)로부터 출력된 제3로컬 인에이블 신호(EN_LCG3)에 응답하여, 부하 블록(170)의 대응되는 부하로 클락 (CLK)을 전송하거나 차단할 수 있다.
제4로컬 클락 게이팅 셀(500-4)은, CPU(20) 또는 CMU(30)로부터 출력된 제4로컬 인에이블 신호(EN_LCG4)에 응답하여, 부하 블록(170)의 대응되는 부하로 클락 (CLK)을 전송하거나 차단할 수 있다.
로컬 스위치 컨트롤러(600)는, 복수의 로컬 인에이블 신호들(EN_LCG1, EN_LCG2, EN_LCG3, 및 EN_LCG4)에 응답하여, 로컬 스위치 신호(LSS)를 생성할 수 있다.
로컬 스위치 회로(700)는, 로컬 스위치 컨트롤러(600)로부터 출력된 로컬 스위치 신호(LSS)에 응답하여, 복수의 로컬 클락 게이팅 셀들(500-1, 500-2, 500-3, 및 500-4)의 출력 단자들을 서로 접속시킬 수 있다.
복수의 로컬 클락 게이팅 셀들(500-1, 500-2, 500-3, 및 500-4)을 접속시킬 때, 부하 블록(170)의 각 부하로 공급되는 클락(CLK)은 서로 동기된다. 따라서, 도 5의 SoC(80D)는 각 SoC(80B와 80C)에 비해 제1클락 도메인(100-1C)으로 공급되는 클락(CLK)을 정밀하게 제어할 수 있는 효과가 있다.
예컨대, SoC(80D)의 로컬 스위치 회로(700)의 크기는 각 SoC(80B와 80C)의 각 스위치 회로(200-1과 200-2)의 크기보다 작게 구현될 수 있다.
도 6은 도 3에 도시된 스위치 회로의 일 실시 예를 나타내는 회로도이다.
도 3의 제1스위치 회로(200-1)의 일 실시 예에 따른 제1스위치 회로(200-1a)는 복수의 전송 게이트들(transmission gates)과 인버터를 포함한다. 상기 복수의 전송 게이트들 각각은, 스위치 신호(SS)에 응답하여, 제1클락 도메인(101-1A)의 각 노드(N11, N12, 및 N13)와 제2클락 도메인(100-2A)의 각 노드(N21, N22, 및 N23) 사이에 접속된다.
인버터에 의해 반전된 스위치 신호는 각 전송 게이트의 각 PMOS 트랜지스터의 게이트로 공급되고, 스위치 신호(SS)는 상기 각 전송 게이트의 각 NMOS 트랜지스터의 게이트로 공급된다. 제1스위치 회로(200-1a)의 구조와 도 3의 제2스위치 회로(200-2)의 구조는 실질적으로 동일하다.
도 7은 도 3에 도시된 스위치 회로의 다른 실시 예를 나타내는 회로도이다.
도 3의 제1스위치 회로(200-1)의 다른 실시 예에 따른 제1스위치 회로(200-1b)는 복수의 PMOS 트랜지스터들(P1, P2, 및 P3)을 포함한다. 각 PMOS 트랜지스터 (P1, P2, 및 P3)는, 스위치 신호(SS)에 응답하여, 제1클락 도메인(100-1A)의 각 노드(N11, N12, 및 N13)와 제2클락 도메인(100-2A)의 각 노드(N21, N22, 및 N23)를 접속시킨다. 제1스위치 회로 (200-1b)의 구조와 도 3의 제2스위치 회로(200-2)의 구조는 동일하다.
도 8은 도 3에 도시된 스위치 회로의 또 다른 실시 예를 나타내는 회로도이다.
도 3의 제1스위치 회로(200-1)의 또 다른 실시 예에 따른 스위치 회로(200-1c)는 복수의 NMOS 트랜지스터들(N1, N2, 및 N3)을 포함한다. 각 NMOS 트랜지스터 (N1, N2, 및 N3)는, 스위치 신호(SS)에 응답하여, 제1클락 도메인(100-1)의 각 노드(N11, N12, 및 N13)와 제2클락 도메인(100-2)의 각 노드(N21, N22, 및 N23)를 접속시킨다.
제1스위치 회로 (200-1c)의 구조와 도 3의 제2스위치 회로(200-2)의 구조는 동일하다.
각 스위치 회로(200, 200-1, 및 200-2)는 대응되는 스위치 회로(200-1a, 200-1b, 또는 200-1c)로 구현될 수 있다.
도 9는 본 발명의 실시 예에 따른 클락 메시 회로를 포함하는 시스템 온 칩의 동작 방법을 나타내는 플로우차트이다.
도 1부터 도 9를 참조하면, 스위치 컨트롤러(400)는 각 상태 모드에 상응하는 각 스위치 신호(SS 또는 SS1)를 생성하고, 각 스위치 신호(SS 또는 SS1)를 각 스위치 회로(200 또는 200-1)로 전송할 수 있다(S110).
각 스위치 회로(200 또는 200-1)는, 각 스위치 신호(SS 또는 SS1)에 응답하여, 각 제1클락 도메인(100-1 또는 100-1A)과 각 제2클락 도메인(100-2 또는 100-2A)을 서로 접속할 수 있다(S130). 따라서, 제1클락 도메인(100-1 또는 100-1A)의 클락(CLK)과 제2클락 도메인(100-2 또는 100-2A)의 클락(CLK)은 서로 동기된다.
다른 실시 예에 따라, 도 5의 로컬 스위치 컨트롤러(600)는 각 상태 모드에 상응하는 스위치 신호(LSS)를 생성하고, 스위치 신호(LSS)를 로컬 스위치 회로 (700)로 전송할 수 있다. 로컬 스위치 회로(700)는, 스위치 신호(LSS)에 응답하여, 복수의 로컬 게이팅 셀들(500-1~500-4)을 서로 접속시킬 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10, 10A, 10B, 및 10C; 클락 메시 회로
20; CPU
30; 클락 관리 유닛(CMU)
40; 버스
50; 메모리
60; 메모리 컨트롤러
70; 디스플레이 컨트롤러
80; 시스템-온 칩
100-1, 100-2, 100-3; 클락 도메인
110; 클락 드라이버 블록
130; 클락 메시 네트워크
150; 로컬 클락 게이팅 블록
170; 부하 블록
200; 스위치 회로
300-1, 300-2; 클락 게이팅 셀
400; 스위치 컨트롤러
500-1, 500-2, 500-3, 500-4; 로컬 클락 게이팅 셀
600; 로컬 스위치 컨트롤러
700; 로컬 스위치 회로

Claims (10)

  1. 제1클락 메시 네트워크를 포함하는 제1클락 도메인;
    제2클락 메시 네트워크를 포함하고 상기 제1클락 도메인과 분리된 제2클락 도메인; 및
    상기 제1클락 도메인과 상기 제2클락 도메인을 접속시키기 위한 스위치 회로를 포함하는 클락 메시 회로.
  2. 제1항에 있어서,
    상기 스위치 회로는 스위치 신호에 응답하여 상기 제1클락 메시 네트워크와 상기 제2클락 메시 네트워크를 접속하는 클락 메시 회로.
  3. 제1항에 있어서,
    상기 제1클락 도메인이 제1클락 메시 드라이버 블록을 더 포함하고 상기 제2클락 도메인이 제2클락 메시 드라이버 블록을 더 포함할 때,
    상기 스위치 회로는 스위치 신호에 응답하여 상기 제1클락 메시 드라이버 블록과 상기 제2클락 메시 드라이버 블록을 서로 접속하는 클락 메시 회로.
  4. 제1항에 있어서, 상기 제1클락 도메인은,
    각각이, 대응되는 로컬 인에이블 신호에 응답하여, 상기 제1클락 메시 네트워크로부터 출력된 클락을 복수의 부하들 각각으로 전송하거나 차단하는 복수의 로컬 클락 게이팅 셀들; 및
    로컬 스위치 신호에 응답하여, 상기 복수의 로컬 클락 게이팅 셀들의 출력 단자들을 서로 접속하는 로컬 스위치 회로를 더 포함하는 클락 메시 회로.
  5. 제1항에 있어서,
    상기 스위치 회로는 전송 게이트, NMOS 트랜지스터, 및 PMOS 트랜지스터 중에서 어느 하나로 구현되는 클락 메시 회로.
  6. 제1항의 상기 클락 메시 회로; 및
    상기 클락 메시 회로로 공급되는 클락을 생성하는 클락 소스를 포함하는 시스템-온 칩.
  7. 제6항에 있어서,
    상기 제1클락 도메인이 제1클락 메시 드라이버 블록을 더 포함하고 상기 제2클락 도메인이 제2클락 메시 드라이버 블록을 더 포함할 때,
    스위치 신호에 응답하여 상기 스위치 회로는,
    상기 제1클락 메시 네트워크와 상기 제2클락 메시 네트워크 사이의 접속과 상기 제1클락 메시 드라이버 블록과 상기 제2클락 메시 드라이버 블록 사이의 접속 중에서 어느 하나를 수행하는 시스템-온 칩.
  8. 디스플레이;
    외부 메모리; 및
    제1항의 상기 클락 메시 회로와, 상기 클락 메시 회로로 공급되는 클락을 생성하는 클락 소스를 포함하는 시스템 온 칩을 포함하며,
    상기 시스템 온 칩은,
    상기 디스플레이의 동작을 제어하는 디스플레이 컨트롤러; 및
    상기 외부 메모리의 동작을 제어하는 메모리 컨트롤러를 더 포함하는 휴대용 전자 장치.
  9. 제8항에 있어서,
    상기 제1클락 도메인이 제1클락 메시 드라이버 블록을 더 포함하고 상기 제2클락 도메인이 제2클락 메시 드라이버 블록을 더 포함할 때,
    스위치 신호에 응답하여 상기 스위치 회로는,
    상기 제1클락 메시 네트워크와 상기 제2클락 메시 네트워크 사이의 접속과 상기 제1클락 메시 드라이버 블록과 상기 제2클락 메시 드라이버 블록 사이의 접속 중에서 어느 하나를 수행하는 휴대용 전자 장치.
  10. 제1클락 메시 네트워크와 제1클락 메시 드라이버 블록을 포함하는 제1클락 도메인과, 제2클락 메시 네트워크와 제2클락 메시 드라이버 블록을 포함하고 상기 제1클락 도메인과 서로 분리된 제2클락 도메인을 포함하는 클락 메시 회로의 동작 방법에 있어서,
    클락을 상기 제1클락 도메인과 상기 제2클락 도메인으로 전송하는 단계; 및
    대응되는 스위치 신호에 응답하여, 상기 제1클락 메시 네트워크와 상기 제2클락 메시 네트워크를 접속하는 동작과 상기 제1클락 메시 드라이버 블록과 상기 제2클락 메시 드라이버 블록을 접속하는 동작 중에서 어느 하나를 수행하는 단계를 포함하는 클락 메시 회로의 동작 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190128518A (ko) * 2018-05-08 2019-11-18 삼성전자주식회사 복수의 클락 도메인들을 포함하는 집적 회로

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2540741B (en) * 2015-07-14 2018-05-09 Advanced Risc Mach Ltd Clock signal distribution and signal value storage
US9705509B1 (en) * 2016-08-17 2017-07-11 Oracle International Corporation Alignment of samples across different clock domains
US10048739B2 (en) * 2016-10-13 2018-08-14 International Business Machines Corporation Managing power consumption of a gated clock mesh
US10444786B2 (en) * 2018-01-26 2019-10-15 Mediatek Singapore Pte. Ltd. Mesh-based clock distribution for low power and high speed synchronized applications
US10838449B2 (en) 2018-07-05 2020-11-17 International Business Machines Corporation Automatic detection of clock grid misalignments and automatic realignment
US11228316B2 (en) * 2019-07-25 2022-01-18 Arm Limited Method, system and circuit for multi-die timing signal distribution
KR20220170244A (ko) * 2021-06-22 2022-12-29 삼성전자주식회사 클록 변환 장치, 이를 포함하는 테스트 시스템 및 테스트 시스템의 동작방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003092352A (ja) * 2001-09-18 2003-03-28 Nec Corp 半導体集積回路装置のクロック信号分配回路
US7802215B2 (en) * 2006-06-06 2010-09-21 Fujitsu Limited System and method for providing an improved sliding window scheme for clock mesh analysis
JP4655240B2 (ja) * 2008-09-26 2011-03-23 日本電気株式会社 タイミング解析支援装置
JP2011059758A (ja) * 2009-09-07 2011-03-24 Renesas Electronics Corp 半導体集積回路
JP5512227B2 (ja) * 2009-10-29 2014-06-04 ルネサスエレクトロニクス株式会社 タイミング解析装置、タイミング解析方法、及びタイミング解析プログラム
US8779824B2 (en) * 2012-12-17 2014-07-15 Qualcomm Incorporated Clock distribution using MTJ sensing
US8887114B2 (en) * 2013-03-13 2014-11-11 Synopsys, Inc. Automatic tap driver generation in a hybrid clock distribution system
US9773079B2 (en) * 2014-04-29 2017-09-26 Drexel University Methods and computer-readable media for synthesizing a multi-corner mesh-based clock distribution network for multi-voltage domain and clock meshes and integrated circuits
GB2532284A (en) * 2014-11-17 2016-05-18 Ibm Method to reduce dynamic clock skew and/or slew in an electronic circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190128518A (ko) * 2018-05-08 2019-11-18 삼성전자주식회사 복수의 클락 도메인들을 포함하는 집적 회로

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