KR20150087668A - 저전력을 위해 피지컬 레이어의 웨이크업 신호를 라우트할 수 있는 장치, 이의 동작 방법, 및 상기 장치를 포함하는 데이터 처리 시스템 - Google Patents

저전력을 위해 피지컬 레이어의 웨이크업 신호를 라우트할 수 있는 장치, 이의 동작 방법, 및 상기 장치를 포함하는 데이터 처리 시스템 Download PDF

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Abstract

장치의 동작 방법은 복수의 피지컬 레이어들 중에서 제1피지컬 레이어를 이용하여, 웨이크업에 관련된 신호들을 검출하고 검출 신호를 생성하는 단계와, 상기 검출 신호를 링크 레이어를 경유하지 않고 전력 관리 유닛으로 직접 전송하는 단계를 포함한다. 상기 제1피지컬 레이어는 로지컬 레인#0 또는 피지컬 레인#0에 포함될 수 있다.

Description

저전력을 위해 피지컬 레이어의 웨이크업 신호를 라우트할 수 있는 장치, 이의 동작 방법, 및 상기 장치를 포함하는 데이터 처리 시스템{DEVICE FOR ROUTING WAKEUP SIGNAL USING PHYSICAL LAYER FOR LOW POWER, METHOD THEREOF, AND DATA PROCESSING SYSTEM HAVING SAME}
본 발명의 개념에 따른 실시 예는 저전력을 위해 피지컬 레이어의 웨이크업 신호를 라우트할 수 있는 장치에 관한 것으로, 특히 상기 피지컬 레이어만을 이용하여 웨이크업에 관련된 검출 신호를 상기 링크 레이어를 통하지 않고 전력 관리 유닛으로 직접 전송할 수 있는 장치, 이의 동작 방법, 상기 장치를 포함하는 시스템에 관한 것이다.
유니버셜 플래시 스토리지(universal flash storage(UFS))는 고성능과 저전력 소모를 요구하는 모바일 애플리케이션들과 컴퓨팅 시스템들을 위해 특별히 고안된 저장 장치이다.
2013년 9월에, JEDEC은 2012년에 발표된 버전 1.1 표준을 업데이트한 JESD220B UFS 2.0을 발행했다. JESD220B UFS 2.0은 성능 향상(performance improvement), 보안 특징들의 확장(security features extension)뿐만 아니라 이전 버전에 비해 추가적인 절전 특징들(additional power saving features)과 증가된 링크 대역폭(increased link bandwidth)을 제공한다.
UFS 전기적 인터페이스는 서로 다른 종류의 애플리케이션들을 위해 이용할 수 있는 범용 직렬 통신 버스이다. 상기 UFS 전기적 인터페이스는 최적의 성능과 전력을 위해 MIPI M-PHY 표준을 물리 계층(physical layer)으로 사용한다.
UFS는 범용 데이터 저장 장치 및 통신 매체이다.
본 발명이 이루고자 하는 기술적인 과제는 복수의 피지컬 레이어들과 링크 레이어를 포함하고, 상기 복수의 피지컬 레이어들 중에서 어느 하나를 이용하여 웨이크업에 관련된 검출 신호를 상기 링크 레이어를 경유하지 않고 전력 관리 유닛으로 직접 전송할 수 있는 장치, 상기 장치의 동작 방법, 상기 장치를 포함하는 시스템, 및 상기 시스템의 동작 방법을 제공하는 것이다.
본 발명의 실시 예에 따른 장치의 동작 방법은 복수의 피지컬 레이어들 중에서 제1피지컬 레이어를 이용하여, 웨이크업에 관련된 신호들을 검출하고 검출 신호를 생성하는 단계와, 상기 검출 신호를 전력 관리 유닛으로 직접 전송하는 단계를 포함한다.
상기 제1피지컬 레이어는 로지컬 레인#0 또는 피지컬 레인#0에 포함될 수 있다.
상기 검출 신호를 생성하는 단계는 상기 제1피지컬 레이어의 아날로그 프론트 앤드의 스퀄치 검출기를 이용하여 상기 검출 신호를 생성한다.
상기 장치는 상기 복수의 피지컬 레이어들과 링크 레이어를 포함하는 UIC 레이어(UFS InterConnect Layer)를 포함할 수 있다.
상기 장치는 링크 레이어를 더 포함하고, 상기 피지컬 레이어는 MIPI M-PHY이고, 상기 링크 레이어는 MIPI UniPro와 MIPI LLI(Low Latency Interface) 중에서 어느 하나이다.
상기 장치는 링크 레이어를 더 포함하고, 상기 동작 방법은 상기 전력 관리 유닛이, 상기 검출 신호가 생성되기 이전에는 상기 링크 레이어를 파워-오프 상태로 유지하는 단계와, 상기 전력 관리 유닛이, 상기 검출 신호에 응답하여 상기 링크 레이어로 파워를 공급하는 단계를 더 포함한다.
상기 제1피지컬 레이어는 아날로그 프론트 앤드와 디지털 프론트 앤드를 포함하고, 상기 동작 방법은 상기 전력 관리 유닛이, 상기 검출 신호가 생성되기 이전에는 상기 디지털 프론트 앤드와 상기 링크 레이어를 파워-오프 상태로 유지하는 단계와, 상기 전력 관리 유닛이 상기 아날로그 프론트 앤드로부터 출력된 상기 검출 신호에 응답하여 상기 디지털 프론트 앤드와 상기 링크 레이어로 대응되는 파워를 공급하는 단계를 더 포함한다.
상기 웨이크업에 관련된 신호들은 DIF-Z로부터 DIF-N으로 천이한다.
상기 웨이크업에 관련된 신호들은 HIBERN8로부터 SLEEP 또는 STALL로의 진입을 지시한다.
상기 HIBERN8에서, 상기 복수의 피지컬 레이어들 중에서 하나 또는 그 이상의 나머지 제2피지컬 레이어들 모두는 파워-오프이다.
본 발명의 실시 예에 따른 장치는 복수의 피지컬 레이어들과, 전력 관리 유닛을 포함하고, 상기 복수의 피지컬 레이어들 중에서 어느 하나의 피지컬 레이어는 웨이크업에 관련된 신호들을 검출하고 검출 신호를 상기 전력 관리 유닛으로 직접 전송한다.
상기 어느 하나의 피지컬 레이어는 로지컬 레인#0 또는 피지컬 레인#0에 포함되고, 상기 어느 하나의 피지컬 레이어는, 상기 어느 하나의 피지컬 레이어의 아날로그 프론트 앤드의 스퀄치 검출기를 이용하여, 상기 검출 신호를 생성한다.
상기 검출 신호는 RX_Hibern8Exit_Type-I에 관련될 수 있다.
상기 장치는 UFS(universal flash storage), 디스플레이, 및 이미지 센서 중에서 어느 하나이다.
본 발명의 실시 예에 따른 데이터 처리 시스템은 장치와, 상기 장치를 제어하는 애플리케이션 프로세서 IC와, 상기 애플리케이션 프로세서 IC와 상기 장치 사이에 접속된 복수의 레인들을 포함하고, 상기 장치는 복수의 피지컬 레이어들과 전력 관리 유닛을 포함하고, 상기 복수의 피지컬 레이어들 중에서 제1피지컬 레이어는 상기 애플리케이션 프로세서 IC로부터 출력된 웨이크업에 관련된 신호들을 검출하고 검출 신호를 상기 전력 관리 유닛으로 직접 전송한다.
상기 장치는 링크 레이어를 더 포함하고, 상기 검출 신호는 상기 링크 레이어를 경유하지 않고 상기 전력 관리 유닛으로 직접 전송된다.
본 발명의 실시 예에 따른 복수의 피지컬 레이어들과 링크 레이어를 포함하는 장치는 상기 복수의 피지컬 레이어들 중에서 어느 하나를 이용하여 웨이크업에 관련된 검출 신호를 생성하고 생성된 검출 신호를 상기 링크 레이어를 통하지 않고 전력 관리 유닛으로 직접 전송할 수 있는 효과가 있다.
따라서, 매우 낮은 파워 세이빙 모드(예컨대, HIBERN8)에서 상기 링크 레이어의 전력을 오프할 수 있으므로, 상기 장치의 전력 소모를 줄일 수 있는 효과가 있다.
또한, 매우 낮은 파워 세이빙 모드(예컨대, HIBERN8)에서 상기 링크 레이어의 전력을 오프할 수 있을 뿐만 아니라 상기 피지컬 레이어의 일부의 전력도 오프할 수 있으므로, 상기 장치의 전력 소모를 줄일 수 있는 효과가 있다.
상기 장치가 매우 낮은 파워 세이빙 모드(예컨대, HIBERN8)에서 상기 링크 레이어를 통하지 않고 웨이크업을 수행할 수 있으므로, 웨이크업 시간을 단축시킬 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 데이터 처리 시스템의 블록도를 나타낸다.
도 2는 도 1에 도시된 M-PHY와 전력 관리 유닛을 포함하는 장치의 일 실시 예를 나타내는 블록도이다.
도 3은 본 발명의 실시 예에 따른 웨이크업에 관련된 차동 신호들의 변화를 나타내는 파형도이다.
도 4는 도 1에 도시된 M-PHY와 전력 관리 유닛을 포함하는 장치의 다른 실시 예를 나타내는 블록도이다.
도 5는 도 1에 도시된 데이터 처리 시스템의 동작을 설명하기 위한 플로우차트이다.
도 6은 4개의 M-PHY들과 전력 관리 유닛을 포함하는 장치의 실시 예를 나타내는 블록도이다.
도 7은 2개의 M-PHY들과 전력 관리 유닛을 포함하는 장치의 일 실시 예를 나타내는 블록도이다.
도 8은 2개의 M-PHY들과 전력 관리 유닛을 포함하는 장치의 다른 실시 예를 나타내는 블록도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
본 명세서는 2013년 9월에 공개된 JEDEC STANDARD의 Universal Flash Storage(UFS) Version 2.0, 즉 JESD220B에 기재된 내용을 레퍼런스(reference)로서 포함하고, MIPI(M-PHY 및 UniPro 사양서들(specifications))의 표준 사양서들 (standard specifications)을 레퍼런스로서 포함한다.
예컨대, 본 명세서는 MIPI Alliance Specification for M-PHYSM, Version 3.0과 MIPI Alliance Specification for Unified Protocol(UniProSM), Version 1.6을 레퍼런스로서 포함한다.
도 1은 본 발명의 실시 예에 따른 데이터 처리 시스템의 블록도를 나타낸다.
도 1을 참조하면, 데이터 처리 시스템(100)은 애플리케이션 프로세서 IC (200)와 하나 또는 그 이상의 장치들(300, 400, 및/또는 500)을 포함할 수 있다.
데이터 처리 시스템(100)은 스마트 폰, 태블릿 PC(tablet personal computer), 카메라, PDA(personal digital assistant), 디지털 레코더(digital recorder), MP3 플레이어, 인터넷 태블릿(internet tablet), 모바일 인터넷 장치 (mobile internet device(MID)), 웨어러블 컴퓨터, 또는 전자 장난감(electronic toy)으로 구현될 수 있다.
애플리케이션 프로세서 IC(200)는 하나 또는 그 이상의 장치들(300, 400, 및/또는 500)을 제어할 수 있다. 예컨대, 애플리케이션 프로세서 IC(200)는 시스템 온 칩(system on chip)으로 구현될 수 있다.
애플리케이션 프로세서 IC(200)는 하나 또는 그 이상의 호스트 장치들(210, 220, 및 230)을 포함할 수 있다. 여기기, 호스트 장치(host device)는 애플리케이션 프로세서 IC(200)에 구현된 하드웨어 또는 회로를 의미할 수 있다.
제1호스트 장치(210)는 UFS 인터페이스(UFS I/F)를 통해 UFS 스토리지(300)의 동작을 제어할 수 있다. 제1호스트 장치(210)는 UFS 호스트(211), 링크 레이어 (link layer; 213), 예컨대 MIPI UniProSM, 및 피지컬 레이어(physical layer; 215), 예컨대 MIPI M-PHYSM를 포함할 수 있다.
실시 예에 따라, MIPI UniProSM는 MIPI LLI(Low Latency Interface)로 대체될 수 있다. UFS 인터커넥트(UIC) 레이어는 MIPI UniProSM와 MIPI LLI 중에서 어느 하나와, MIPI M-PHYSM를 포함할 수 있다.
UFS 스토리지(300)는 MIPI M-PHY(310), 전력 관리 유닛(power management unit(PMU); 320), UniPro(330), 및 UFS 장치(340)를 포함할 수 있다.
MIPI M-PHY(310)는 로지컬 레인(logical lane)#0 또는 피지컬 레인(physical lane)#0에 포함될 수 있다. 예컨대, 피지컬 레인(physical lane)#0은 복수의 피지컬 레인들 중에서 첫 번째 피지컬 레인을 의미할 수 있다. 예컨대, 4개의 피지컬 레인들이 존재할 때, 피지컬 레인들은 physical lane#0, physical lane#1, physical lane#2, 및 physical lane#3과 같이 넘버링(numbering) 될 수 있다.
그러나, 피지컬 레인의 숫자 값(numeric value)이 물리적인 구현 순서대로 할당되지 않고 임의로 또는 거꾸로 할당될 수도 있다. 이때, UniPro Link StartUp에 따라 매핑된 레인들 중에서 기준 레인은 로지컬 레인(logical lane)#0으로 정의될 수 있다.
또한, UniPro 스펙에 다음과 같이 정의되어 있다.
Logical Lane Number(M-PHY): A number assigned by a Device to its outbound Data Lane after the Link StartUp sequence. It is used for L1.5 Lane mapping whereby only the usable Physical Lanes are assigned a Logical Lane Number.
실시 예에 따라, UniPro(330)는 MIPI LLI로 대체될 수 있다. 여기서 레인(lane)은 차동 라인들(differential lines)을 포함하는 시리얼 인터커넥트(serial interconnect)를 통해 다른 칩(chip) 상(on)의 상응하는 모듈(예컨대, M-RX)과 통신할 수 있는 레인 모듈(예컨대, M-TX)을 포함할 수 있다.
MIPI M-PHY(310)는 UFS 인터페이스(UFS I/F)를 통해 전송된 웨이크업 (wakeup)에 관련된 신호들을 검출하고, 검출의 결과에 기초하여 검출 신호를 생성하고, 생성된 검출 신호를 UniPro(330)(경우에 따라서는 MIPI LLI)를 통하지 않고 직접 PMU(320)로 출력할 수 있다.
파워 세이빙 모드(power saving(save) mode)는 제1파워 세이빙 모드와 제2파워 세이빙 모드를 포함한다. 예컨대, 제1파워 세이빙 모드는 매우 로우 파워 모드 (very low-power mode 또는 ultra-low power mode)를 의미할 수 있고, 상기 제2파워 세이빙 모드는 로우 파워 모드(low power mode) 또는 스탠바이 모드(standby mode)를 의미할 수 있다.
이하, 제1파워 세이빙 모드는 '파워 세이빙 모드'라 하고, 제2파워 세이빙 모드는 '스탠바이 모드'라 한다.
상기 파워 세이빙 모드는 HIBERN8(또는 HIBERN8 상태)을 포함할 수 있다. 상기 스탠바이 모드는 고속 모드(high-speed mode)를 위한 STALL(또는 STALL 상태)과 저속 모드(low-speed mode)를 위한 SLEEP(또는 SLEEP 상태)을 포함할 수 있다.
UFS 스토리지(300) 관점에서 볼 때, 웨이크업은 파워 세이빙 모드(예컨대, HIBERN8)로부터 스탠바이 모드(예컨대, STALL 또는 SLEEP)로 천이(transit) 또는 진입(enter)하는 과정을 의미할 수 있다.
그러나, 디스플레이(400) 또는 이미지 센서(500)의 웨이크업은 UFS 스토리지 (300)의 웨이크업과 다르게 정의될 수도 있다. 정의되는 용어에 무관하게, 피지컬 레이어(410 또는 510)로부터 출력된 검출 신호가 링크 레이어(430 또는 530)을 통하지 않고 직접 PMU(320)로 전송되고, PMU(320)가 피지컬 레이어(410 또는 510) 및/또는 링크 레이어(430 또는 530)로 공급되는 전력을 제어하는 과정은 본 명세서에 기재된 웨이크업에 포함될 수 있다.
UFS 스토리지(300)에서 정의되는 각 파워 모드에 따라, PMU(320)는 각 구성 요소(310, 330, 및 340)로의 전력의 공급을 제어할 수 있다.
UFS 장치(340)는 플래시-기반 메모리(예컨대, NAND 플래시 메모리 또는 NOR 플래시 메모리)일 수 있다.
제2호스트 장치(220)는 DSI(Display Serial Interface)-2를 통해 디스플레이 (400)의 동작을 제어할 수 있다. 제2호스트 장치(220)는 DSI-2 호스트(221), 링크 레이어(223), 예컨대 MIPI UniProSM, 및 피지컬 레이어(225), 예컨대 MIPI M-PHYSM를 포함할 수 있다.
디스플레이(400)는 MIPI M-PHY(410), PMU(420), UniPro(430), 및 DSI-2 장치 (440)를 포함할 수 있다.
상술한 바와 같이 각 UniPro(223과 430)는 MIPI LLI로 대체될 수 있다. 또한, MIPI M-PHY(410)는 로지컬 레인#0 또는 피지컬 레인#0에 포함될 수 있다.
MIPI M-PHY(410)는 DSI-2를 통해 전송된 웨이크업에 관련된 신호들을 검출하고, 검출 결과에 기초하여 검출 신호를 생성하고, 생성된 검출 신호를 UniPro(430)를 통하지 않고 직접 PMU(420)로 출력할 수 있다.
디스플레이(400)에서 정의되는 각 파워 모드에 따라 PMU(420)는 각 구성 요소(410, 430, 및 440)로의 전력의 공급을 제어할 수 있다.
DSI-2 장치(440)는 디스플레이 패널을 의미할 수 있다. 상기 디스플레이 패널은 TFT-LCD, LED 디스플레이 패널, OLED 디스플레이 패널, AMOLED 디스플레이 패널, 또는 플래시블 디스플레이 패널을 의미할 수 있다.
제3호스트 장치(230)는 CSI(Camera Serial Interface)-3를 통해 이미지 센서 (500)의 동작을 제어할 수 있다. 제3호스트 장치(230)는 CSI-3 호스트(231), 링크 레이어(233), 예컨대 MIPI UniProSM, 및 피지컬 레이어(235), 예컨대 MIPI M-PHYSM를 포함할 수 있다.
이미지 센서(500)는 MIPI M-PHY(510), PMU(520), UniPro(530), 및 CSI-3 장치(540)를 포함할 수 있다.
상술한 바와 같이 각 UniPro(233과 530)는 MIPI LLI로 대체될 수 있다. 또한, MIPI M-PHY(510)는 로지컬 레인#0 또는 피지컬 레인#0에 포함될 수 있다.
MIPI M-PHY(510)는 CSI-3를 통해 전송된 웨이크업에 관련된 신호들을 검출하고, 검출 결과에 기초하여 검출 신호를 생성하고, 생성된 검출 신호를 UniPro(530)를 통하지 않고 직접 PMU(520)로 출력할 수 있다.
이미지 센서(500)에서 정의되는 각 파워 모드에 따라 PMU(520)는 각 구성 요소(510, 530, 및 540)로의 전력의 공급을 제어할 수 있다.
CSI-3 장치(540)는 픽셀 어레이와 상기 픽셀 어레이로부터 출력된 픽셀 신호들을 처리하는 주변 회로들을 포함할 수 있다.
각 PMU(320, 420, 및 520)는 전력 제어 유닛의 기능을 수행할 수 있고, 집적 회로로 구현될 수 있다.
도 2는 도 1에 도시된 M-PHY와 전력 관리 유닛을 포함하는 장치의 일 실시 예를 나타내는 블록도이다. 도 1과 도 2를 참조하면, 도 1의 UFS 스토리지(300)의 일 실시 예에 따른 UFS 스토리지(300A)는 피지컬 레이어(310A), PMU(320), 및 링크 레이어(330)을 포함한다.
도 1과 도 2에서는 설명의 편의를 위해, 로지컬 레인#0 또는 피지컬 레인#0에 포함된 피지컬 레이어(310A)와 링크 레이어(330)를 중심으로 설명한다.
피지컬 레이어(310A)는 입력 핀들(311과 312), 아날로그 프론트 앤드(analog front end(AFE); 313) 및 디지털 프론트 앤드(digital front end(DFE); 314A)를 포함한다.
입력 핀들(311과 312)은 M-RX 라인들(301)을 통해 입력되는 차동 신호들 (RXDP0와 RXDN0)을 수신한다. 예컨대, 로지컬 레인#0 또는 피지컬 레인#0은 M-RX 라인들(301)을 포함한다.
종단 저항(313-1)은 고속(high-speed) 수신기의 입력 단자들에 접속될 수 있고, 종단 저항(313-2)은 저속(low-speed) 수신기의 입력 단자들에 접속될 수 있다. 각 종단 저항(313-1과 313-2)은 DFE(314A)로부터 출력된 각 제어 신호에 응답하여 동작할 수 있다. 수신기 파트(313-3)는 상기 고속 수신기와 상기 저속 수신기를 포함할 수 있다.
스퀄치 검출기(squelch detector; 313-4)는 입력 핀들(311과 312)을 통해 수신되고 웨이크업에 관련된 차동 신호들(RXDP0와 RXDN0)의 변화를 검출하고, 검출의 결과에 따라 검출 신호(DET1)를 생성하고, 생성된 검출 신호(DET1)를 직접 PMU (320)로 전송할 수 있다.
PMU(320)는 제1전력(PW1)을 스퀄치 검출기(313-4)로 공급할 수 있다.
UFS 스토리지(300A)가 파워 세이빙 모드로 진입하면, PMU(320)는 스퀄치 검출기(313-4)로 제1전력(PW1)을 공급하고, DFE(314A)로 공급되는 제2전력(PW2)을 파워-오프하고, 링크 레이어(330)로 공급되는 제3전력(PW3)을 파워-오프한다.
즉, 파워 세이빙 모드, 예컨대 HIBERN8에서, DFE(314A)로 공급되는 제2전력 (PW2)과 링크 레이어(330)로 공급되는 제3전력(PW3)은 파워-오프된다. 상기 파워 세이빙 모드에서, 검출 신호(DET1)는 비활성화된다. 따라서, UFS 스토리지(300A)의 전력 소모는 감소한다.
도 2에서는 설명의 편의를 위해 스퀄치 검출기(313-4)로 공급되는 제1전력 (PW1)을 도시하나, PMU(320)는 스퀄치 검출기(313-4)를 제외한 AFE(313)로 제1전력 (PW1) 이외에 다른 전력을 공급할 수 있다. 예컨대, 파워 세이빙 모드에서, 스퀄치 검출기(313-4)를 제외한 AFE(313)로 공급되는 상기 다른 전력은 파워-오프될 수 있다.
그러나, 검출 신호(DET1)가 활성화되면, PMU(320)는 스퀄치 검출기(313-4)로부터 직접 출력된 활성화된 검출 신호(DET1)에 응답하여 DFE(314A)로 제2전력(PW2)을 공급하고 링크 레이어(330)로 제3전력(PW3)을 공급할 수 있다.
링크 레이어(330)는 장치 관리 엔티티(331)를 포함한다. 검출 신호(DET1)가 활성화되면, 스퀄치 검출기(313-4)를 제외한 AFE(313)로 상기 다른 전력이 공급될 수 있다.
여기서, 활성화(activation)는 하이 레벨과 로우 레벨 중에서 어느 하나를 의미할 수 있고, 비활성화(deactivation)는 상기 하이 레벨과 상기 로우 레벨 중에서 다른 하나를 의미할 수 있다.
검출 신호(DET1)는 본 발명의 실시 예에 따라 새롭게 구현된 신호 라인을 통해 PMU(320)로 직접 전송될 수 있다.
도 2의 각 파워(PW1, PW2, 및 PW3)는 설명의 편의를 위해 도시된 것으로서, 설계 사양에 따라 각 파워(PW1, PW2, 및 PW3)의 레벨은 결정될 수 있다.
도 3은 본 발명의 실시 예에 따른 웨이크업에 관련된 차동 신호들의 변화를 나타내는 파형도이다. 파워 세이빙 모드로부터 스탠바이 모드로 천이하는 웨이크업 과정은 도 1부터 도 3을 참조하여 설명된다.
파워 세이빙 모드(예컨대, HIBERN8)에서 차동 신호들(RXDP0와 RXDN0) 각각은 DIF-Z 상태(또는 레벨)이고, 상기 파워 세이빙 모드로부터 상기 스탠바이 모드로 웨이크업이 진행될 때 차동 신호들(RXDP0와 RXDN0) 각각은 DIF-N 상태(또는 레벨)로 변화(change) 또는 천이(transit)한다.
예컨대, 차동 신호들(RXDP0와 RXDN0) 중에서 어느 하나(예컨대, RXDP0)는 플로팅 상태(예컨대, DIF-Z))로부터 로우 레벨(LOW)로 천이하고, 차동 신호들(RXDP0와 RXDN0) 중에서 다른 하나(예컨대, RXDN0)는 플로팅 상태(예컨대, DIF-Z))로부터 하이 레벨(HIGH)로 천이한다.
스퀄치 검출기(313-4)는 웨이크업에 관련된 차동 신호들(RXDP0와 RXDN0)의 변화를 검출하고, 검출의 결과에 따라 활성화된 검출 신호(DET1)를 출력할 수 있다.
도 4는 도 1에 도시된 M-PHY와 전력 관리 유닛을 포함하는 장치의 다른 실시 예를 나타내는 블록도이다.
도 1부터 도 4를 참조하면, 도 1의 UFS 스토리지(300)의 다른 실시 예에 따른 UFS 스토리지(300B)는 피지컬 레이어(310B), PMU(320), 및 링크 레이어(330)를 포함한다.
검출 신호(DET2)가 DFE(314B)로부터 링크 레이어(330)를 통하지 않고 PMU (320)로 직접 전송되는 것과 PMU(320)가 피지컬 레이어(313)로 제4전력(PW4)을 공급하는 것을 제외하면, 도 2의 UFS 스토리지(300A)의 구조와 동작은 도 4의 UFS 스토리지(300B)의 구조와 동작과 실질적으로 동일하다.
파워 세이빙 모드에서, 스퀄치 검출기(313-4)는 입력 핀들(311과 312)을 통해 수신되고 웨이크업에 관련된 차동 신호들(RXDP0와 RXDN0)의 변화를 검출하고, 검출의 결과에 따라 검출 신호(DET1)를 생성하고, 생성된 검출 신호(DET1)를 DFE (314B)로 전송할 수 있다. 이때, DFE(314B)는 검출 신호(DET1)에 관련된 검출 신호 (DET2)를 PMU(320)로 직접 출력한다. 예컨대, 검출 신호(DET2)는 DFE(314B)를 단순히 경유하는 검출 신호(DET1)일 수 있다.
UFS 스토리지(300B)가 파워 세이빙 모드로 진입하면, PMU(320)는 AFE(313)와 DFE(314B)로 공급되는 제4전력(PW4)을 유지하고, 링크 레이어(330)로 공급되는 제3전력(PW3)을 파워-오프한다.
즉, 파워 세이빙 모드, 예컨대 HIBERN8에서, 링크 레이어(330)로 공급되는 제3전력(PW3)은 파워-오프된다. 따라서, UFS 스토리지(300B)의 전력 소모는 감소한다. 예컨대, 각 검출 신호(DET1과 DET2)는 비활성화된다.
그러나, 각 검출 신호(DET1과 DET2)가 활성화되면, PMU(320)는 DFE(314B)로부터 직접 출력된 활성화된 검출 신호(DET2)에 응답하여 링크 레이어(330)로 제3전력(PW3)을 공급할 수 있다.
DFE(314B)로부터 출력되는 검출 신호(DET2)는 본 발명의 실시 예에 따라 새롭게 구현된 신호 라인을 통해 링크 레이어(330)를 경유하지 않고 PMU(320)로 직접 전송될 수 있다. 예컨대, 각 검출 신호(DET1과 DET2)는 RX_Hibern8Exit_Type-I을 의미할 수 있다.
도 4의 각 파워(PW3, 및 PW4)는 설명의 편의를 위해 도시된 것으로서, 설계 사양에 따라 각 파워(PW3 및 PW4)의 레벨은 결정될 수 있다.
도 1부터 도 4를 참조하여 설명한 바와 같이, 피지컬 레이어(310A)로부터 출력된 검출 신호(DET1)는 DFE(314A)와 링크 레이어(330)를 경유하지 않고 직접 PMU (320)로 전송될 수 있다. 그러나, 피지컬 레이어(310B)로부터 출력된 검출 신호 (DET1=DET2)는 DFE(314A)를 경유한 후 링크 레이어(330)를 경유하지 않고 직접 PMU (320)로 전송될 수 있다.
도 5는 도 1에 도시된 데이터 처리 시스템의 동작을 설명하기 위한 플로우차트이다.
도 1부터 도 5를 참조하면, UFS 스토리지(300, 300A, 및 300B, 집합적으로 (collectively) '300'이라 한다)는 파워 세이빙 모드(예컨대, HIBERN8)로 진입한다(S110).
도 1, 도 2, 도 3, 및 도 5를 참조하면, 상기 파워 세이빙 모드에서, 스퀄치 검출기(313-4)를 제외한 AFE(313)으로 공급되는 전력, DFE(314A)로 공급되는 제2전력(PW2), 및 링크 레이어(330)로 공급되는 제3전력(PW3)은 UFS 스토리지(300)의 전력 소모를 줄이기 위해 파워-오프된다(120).
스퀄치 검출기(313-4)는 파워 세이빙 모드로부터 스탠바이 모드로 천이를 지시하는 웨이크업에 관련된 차동 신호들(RXDP0와 RXDN0)의 변화(또는 천이)를 검출하고 검출 신호(DET1)를 생성하고(S130), 검출 신호(DET1)를 링크 레이어(330)를 통하지 않고 직접 PMU(320)로 전송한다(S140).
PMU(320)는, 활성화된 검출 신호(DET1)에 응답하여, 파워-오프된 각 구성 요소(314A와 330)로 각 전력(PW2와 PW3)을 적절한 타이밍에 공급한다(S150).
도 1, 도 3, 도 4, 및 도 5를 참조하면, 상기 파워 세이빙 모드에서, 피지컬 레이어(310B)로 공급되는 제4전력(PW4)을 제외한 링크 레이어(330)로 공급되는 제3전력(PW3)은 UFS 스토리지(300)의 전력 소모를 줄이기 위해 파워-오프된다(120).
스퀄치 검출기(313-4)는 웨이크업에 관련된 차동 신호들(RXDP0와 RXDN0)의 변화(또는 천이)를 검출하고 검출 신호(DET1)를 생성하고, 검출 신호(DET1)를 DFE (314B)로 전송하고, DFE(314B)는 검출 신호(DET1)에 기초하여 검출 신호(DET2)를 생성한다(S130). 예컨대, 검출 신호(DET1)와 검출 신호(DET2)가 동일한 신호일 때, DFE(314B)는 검출 신호(DET2)를 링크 레이어(330)를 통하지 않고 직접 PMU(320)로 전송한다(S140).
PMU(320)는, 활성화된 검출 신호(DET2)에 응답하여, 파워-오프된 구성 요소 (330)로 전력(PW3)을 공급한다(S150).
본 명세서에는 UFS 스토리지(300)의 웨이크업을 설명했으나, 본 발명의 기술적 사상은 디스플레이(400)의 웨이크업과 이미지 센서(500)의 웨이크업에 적용될 수 있다. 따라서, 디스플레이(400)의 웨이크업과 이미지 센서(500)의 웨이크업에 대한 설명은 생략한다.
도 6은 4개의 M-PHY들과 전력 관리 유닛을 포함하는 장치의 실시 예를 나타내는 블록도이다.
각 M-PHY(310-1~310-4)는 대응되는 M-RX 라인들을 통해 입력되는 대응되는 차동 신호들(RXDP0와 RXDN0, RXDP1와 RXDN1, RXDP2와 RXDN2, 및 RXDP3와 RXDN3)을 수신한다. 각 M-PHY(310-1~310-4)는 대응되는 레인(lane)에 포함될 수 있다.
예컨대, M-PHY0(310-1)는 로지컬 레인#0 또는 피지컬 레인#0에 포함될 수 있다. 또한, M-PHY0(310-1)는 도 2의 피지컬 레이어(310A) 또는 도 4의 피지컬 레이어(310B)를 의미할 수 있다.
즉, 피지컬 레이어(310A 또는 310B)로부터 출력된 검출 신호(DET1 또는 DET2)는 링크 레이어(330)를 경유하지 않고 직접 PMU(320)로 공급될 수 있다.
도 7은 2개의 M-PHY들과 전력 관리 유닛을 포함하는 장치의 일 실시 예를 나타내는 블록도이다.
도 1, 도 2, 도 6, 및 도 7을 참조하면, UFS 스토리지(300)의 또 다른 실시 예에 따른 UFS 스토리지(300C)는 제1피지컬 레이어(310A)와 제2피지컬 레이어(310-2)를 포함한다.
도 7의 제1피지컬 레이어(310A)의 구조와 동작은 도 2의 피지컬 레이어 (310A)의 구조와 동작과 실질적으로 동일하다. 검출 신호(DET1)를 출력하는 구조를 제외하면, 제1피지컬 레이어(310A)의 구조와 동작은 제2피지컬 레이어(310-2)의 구조와 동작과 실질적으로 동일하다.
파워 세이빙 모드에서, 제2피지컬 레이어(310-2)로 공급되는 제5전력(PW5)은 UFS 스토리지(300C)의 전력 소모를 줄이기 위해 파워-오프된다. 검출 신호(DET1)가 활성화되면, PMU(320)는 검출 신호(DET1)에 응답하여 제2피지컬 레이어(310-2)로 제5전력(PW5)을 공급한다.
따라서, 파워 세이빙 모드에서 제2피지컬 레이어(310-2)의 AFE(313-1)와 DFE (314A-1)로 공급되는 제5전력(PW5)이 차단되므로, 제2피지컬 레이어(310-2)에서 소모되는 전력은 감소한다.
도 8은 2개의 M-PHY들과 전력 관리 유닛을 포함하는 장치의 다른 실시 예를 나타내는 블록도이다.
도 1, 도 4, 도 6, 및 도 8을 참조하면, UFS 스토리지(300)의 또 다른 실시 예에 따른 UFS 스토리지(300D)는 제1피지컬 레이어(310B)와 제2피지컬 레이어(310-2)를 포함한다.
도 8의 제1피지컬 레이어(310B)의 구조와 동작은 도 4의 피지컬 레이어 (310B)의 구조와 동작과 실질적으로 동일하다. 검출 신호(DET2)를 출력하는 구조를 제외하면, 제1피지컬 레이어(310B)의 구조와 동작은 제2피지컬 레이어(310-2)의 구조와 동작과 실질적으로 동일하다.
파워 세이빙 모드에서, 제2피지컬 레이어(310-2)로 공급되는 제6전력(PW6)은 UFS 스토리지(300D)의 전력 소모를 줄이기 위해 파워-오프된다. 검출 신호(DET2)가 활성화되면, PMU(320)는 검출 신호(DET2)에 응답하여 제2피지컬 레이어(310-2)로 제6전력(PW6)을 공급한다.
따라서, 파워 세이빙 모드에서 제2피지컬 레이어(310-2)의 AFE(313-1)와 DFE (314B-1)로 공급되는 제6전력(PW6)이 차단되므로, 제2피지컬 레이어(310-2)에서 소모되는 전력은 감소한다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100; 데이터 처리 시스템
200; 애플리케이션 프로세서 칩
210, 220, 및 230; 호스트 장치
300, 300A, 300B, 300C, 및 300D; UFS 스토리지
313; 아날로그 프론트 앤드
314A와 314B; 디지털 프론트 앤드
320; 전력 관리 유닛
400; 디스플레이
500; 이미지 센서

Claims (20)

  1. 복수의 피지컬 레이어들 중에서 제1피지컬 레이어를 이용하여, 웨이크업에 관련된 신호들을 검출하고 검출 신호를 생성하는 단계; 및
    상기 검출 신호를 전력 관리 유닛으로 직접 전송하는 단계를 포함하는 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 제1피지컬 레이어는 로지컬 레인#0 또는 피지컬 레인#0에 포함되는 장치의 동작 방법.
  3. 제1항에 있어서, 상기 검출 신호를 생성하는 단계는,
    상기 제1피지컬 레이어의 아날로그 프론트 앤드의 스퀄치 검출기를 이용하여 상기 검출 신호를 생성하는 장치의 동작 방법.
  4. 제1항에 있어서,
    상기 장치는 상기 복수의 피지컬 레이어들과 링크 레이어를 포함하는 UIC 레이어(UFS InterConnect Layer)를 포함하는 장치의 동작 방법.
  5. 제1항에 있어서,
    상기 장치는 링크 레이어를 더 포함하고,
    상기 제1피지컬 레이어는 MIPI M-PHY이고,
    상기 링크 레이어는 MIPI UniPro와 MIPI LLI(Low Latency Interface) 중에서 어느 하나인 장치의 동작 방법.
  6. 제1항에 있어서, 상기 장치는 링크 레이어를 더 포함하고,
    상기 동작 방법은,
    상기 전력 관리 유닛이, 상기 검출 신호가 생성되기 이전에는 상기 링크 레이어를 파워-오프 상태로 유지하는 단계; 및
    상기 전력 관리 유닛이, 상기 검출 신호에 응답하여 상기 링크 레이어로 파워를 공급하는 단계를 더 포함하는 장치의 동작 방법.
  7. 제1항에 있어서,
    상기 피지컬 레이어는 아날로그 프론트 앤드와 디지털 프론트 앤드를 포함하고,
    상기 동작 방법은,
    상기 전력 관리 유닛이, 상기 검출 신호가 생성되기 이전에는 상기 디지털 프론트 앤드와 상기 링크 레이어를 파워-오프 상태로 유지하는 단계; 및
    상기 전력 관리 유닛이, 상기 아날로그 프론트 앤드로부터 출력된 상기 검출 신호에 응답하여 상기 디지털 프론트 앤드와 상기 링크 레이어로 대응되는 파워를 공급하는 단계를 더 포함하는 장치의 동작 방법.
  8. 제1항에 있어서,
    상기 웨이크업에 관련된 신호들은 DIF-Z로부터 DIF-N으로 천이(transition)하는 장치의 동작 방법.
  9. 제1항에 있어서,
    상기 웨이크업에 관련된 신호들은 HIBERN8로부터 SLEEP 또는 STALL로의 진입을 지시하는 장치의 동작 방법.
  10. 제1항에 있어서,
    상기 HIBERN8에서, 상기 복수의 피지컬 레이어들 중에서 하나 또는 그 이상의 나머지 피지컬 레이어들 모두는 파워-오프인 장치의 동작 방법.
  11. 복수의 피지컬 레이어들; 및
    전력 관리 유닛을 포함하고,
    상기 복수의 피지컬 레이어들 중에서 어느 하나의 피지컬 레이어는 웨이크업에 관련된 신호들을 검출하고 검출 신호를 상기 전력 관리 유닛으로 직접 전송하는 장치.
  12. 제11항에 있어서,
    상기 어느 하나의 피지컬 레이어는 로지컬 레인#0 또는 피지컬 레인#0에 포함되고,
    상기 어느 하나의 피지컬 레이어는, 상기 어느 하나의 피지컬 레이어의 아날로그 프론트 앤드의 스퀄치 검출기를 이용하여, 상기 검출 신호를 생성하는 장치.
  13. 제11항에 있어서,
    상기 검출 신호는 RX_Hibern8Exit_Type-I에 관련되는 장치.
  14. 제11항에 있어서,
    상기 장치는 링크 레이어를 더 포함하고,
    상기 전력 관리 유닛은 상기 검출 신호가 생성되기 이전에는 상기 링크 레이어를 파워-오프하고, 상기 검출 신호에 응답하여 상기 링크 레이어로 파워를 공급하는 장치.
  15. 제14항에 있어서,
    상기 어느 하나의 피지컬 레이어는 MIPI M-PHY이고,
    상기 링크 레이어는 MIPI UniPro와 MIPI LLI(Low Latency Interface) 중에서 어느 하나인 장치.
  16. 제11항에 있어서,
    상기 어느 하나의 피지컬 레이어는 상기 웨이크업에 관련된 신호들이 DIF-Z로부터 DIF-N으로 천이하는 것을 검출하고, 검출의 결과에 따라 상기 검출 신호를 생성하는 장치.
  17. 제11항에 있어서,
    상기 장치는 UFS(universal flash storage), 디스플레이, 및 이미지 센서 중에서 어느 하나인 장치.
  18. 장치;
    상기 장치를 제어하는 애플리케이션 프로세서 IC; 및
    상기 애플리케이션 프로세서 IC와 상기 장치 사이에 접속된 복수의 레인들을 포함하고,
    상기 장치는 복수의 피지컬 레이어들과 전력 관리 유닛을 포함하고,
    상기 복수의 피지컬 레이어들 중에서 제1피지컬 레이어는 상기 애플리케이션 프로세서 IC로부터 출력된 웨이크업에 관련된 신호들을 검출하고 검출 신호를 상기 전력 관리 유닛으로 직접 전송하는 데이터 처리 시스템.
  19. 제18항에 있어서,
    상기 제1피지컬 레이어는 로지컬 레인#0 또는 피지컬 레인#0에 포함되고,
    상기 제1피지컬 레이어는, 상기 제1피지컬 레이어의 아날로그 프론트 앤드의 스퀄치 검출기를 이용하여, 상기 검출 신호를 생성하는 데이터 처리 시스템.
  20. 제19항에 있어서,
    상기 장치는 유니버셜 플래시 스토리지인 데이터 처리 시스템.
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