KR102574330B1 - 반도체 회로 및 반도체 시스템 - Google Patents

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Abstract

반도체 회로 및 반도체 시스템이 제공된다. 반도체 회로는 호스트(host)로부터 제1 입력 신호 및 제2 입력 신호을 입력 받고, 상기 제1 입력 신호와 상기 제2 입력 신호의 차이를 비교하는 클럭 동작 비교기(clocked comparator); 및 상기 제1 입력 신호에 오프셋(offset)을 인가하는 오프셋 인가 회로를 포함하고, 상기 클럭 동작 비교기는 상기 호스트로부터 제공되는 기준 클럭으로 구동한다.

Description

반도체 회로 및 반도체 시스템{SEMICONDUCTOR CIRCUIT AND SEMICONDUCTOR SYSTEM}
본 발명은 반도체 장치 및 반도체 시스템에 관한 것이다.
컴퓨팅 시스템은 다양한 인터페이스를 통해 서로 데이터를 주고 받을 수 있는 호스트(host) 및 디바이스(device)을 포함한다. 여기서 다양한 인터페이스의 예로는 UFS(Universal Flash Storage), SCSI((Small Computer System Interface), SAS(Serial Attached SCSI), SATA(Serial Advanced Technology Attachment), PCIe(Peripheral Component Interconnect Express), eMMC(embedded MultiMediaCard), FC(Fibre Channel), ATA(Advanced Technology Attachment), IDE(Intergrated Drive Electronics), USB(Universal Serial Bus), IEEE 1394(Firewire) 등을 들 수 있다.
예컨대 UFS 인터페이스를 사용하는 컴퓨팅 시스템에서 호스트와 디바이스 간 통신을 제공하는 물리 계층(physical layer)은 MIPI(Mobile Industry Processor Interface)를 채용하고 있다. MIPI에서 지원하는 디바이스의 절전 모드 중 하이버네이션 모드(hibernation mode)가 활성화되면 디바이스는 최소한의 전력만을 소모하도록 설정된다.
디바이스는, 디바이스가 하이버네이션 모드에서 탈출(exit)하기 위해 호스트로부터 제공되는 웨이크업(wake up) 관련 신호를 검출하여 적절한 시점에 디바이스의 웨이크업을 수행하기 위한 스켈치(squelch) 회로를 포함한다. 그런데 스켈치 회로는 상기 웨이크업 관련 신호를 모니터링하기 위해 하이버네이션 모드에서 인에이블(enable)되어 있다. 따라서 하이버네이션 모드에서 스켈치 회로가 소모하는 전력 역시 감소시킬 필요가 있다.
본 발명이 해결하고자 하는 기술적 과제는 소모 전력을 저감시킨 디바이스의 스켈치 회로로서 동작하는 반도체 회로를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 소모 전력을 저감시킨 디바이스의 스켈치 회로를 포함하는 반도체 시스템을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 회로는, 호스트(host)로부터 제1 입력 신호 및 제2 입력 신호를 입력 받고, 상기 제1 입력 신호와 상기 제2 입력 신호의 차이를 비교하는 클럭 동작 비교기(clocked comparator); 및 상기 제1 입력 신호에 오프셋(offset)을 인가하는 오프셋 인가 회로를 포함하고, 상기 클럭 동작 비교기는 상기 호스트로부터 제공되는 기준 클럭으로 구동된다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 회로는, UIC(Universal Flash Storage InterConnect layer)를 통해 호스트로부터 제공되는 제1 입력 신호와 제2 입력 신호의 차이를 비교하는 클럭 동작 비교기; 상기 제1 입력 신호에 오프셋을 인가하는 오프셋 인가 회로; 및 상기 UIC와 전기적으로 연결된 디바이스 컨트롤러를 포함하고, 상기 클럭 동작 비교기는 상기 호스트로부터 제공되는 기준 클럭으로 구동되고, 상기 디바이스 컨트롤러가 하이버네이션 모드에 진입한 후 상기 기준 클럭의 제공이 중단되고, 상기 하이버네이션 모드에서 탈출하기 전에 상기 기준 클럭의 제공이 재개된다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 시스템은, 어플리케이션 프로세서(application processor, AP); 상기 어플리케이션 프로세서와 UFS(Universal Flash Stoage) 인터페이스로 연결된 스토리지; 상기 어플리케이션 프로세서와 DSI(Display Serial Interface)로 연결된 디스플레이; 및 상기 어플리케이션 프로세서에 전력을 공급하는 PMU(Power Management Unit)을 포함하고, 상기 스토리지는, 제1 기준 클럭으로 구동되고, AP로부터 제공되는 제1 입력 신호와 제2 입력 신호의 차이를 비교하여 제1 하이버네이션 종료 신호를 상기 PMU에 제공하는 제1 스켈치 회로(squelch circuit)를 포함하고, 상기 디스플레이는, 제2 기준 클럭으로 구동되고, AP로부터 제공되는 제3 입력 신호와 제4 입력 신호의 차이를 비교하여 제2 하이버네이션 종료 신호를 상기 PMU에 제공하는 제2 스켈치 회로를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 시스템을 설명하기 위한 개략도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 회로를 설명하기 위한 개략도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 회로를 설명하기 위한 개략도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 회로의 동작을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 반도체 회로의 일 구현례를 설명하기 위한 회로도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 회로를 설명하기 위한 개략도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 회로를 설명하기 위한 개략도이다.
도 8 내지 도 10은 본 발명의 일 실시예에 따른 반도체 시스템을 설명하기 위한 개략도들이다.
도 1은 본 발명의 일 실시예에 따른 반도체 시스템을 설명하기 위한 개략도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 시스템(1)은 호스트(100) 및 디바이스(200)를 포함한다.
본 발명의 몇몇의 실시예에서, 호스트(100)와 디바이스(200)는 UFS(Universal Flash Storage), SCSI((Small Computer System Interface), SAS(Serial Attached SCSI), SATA(Serial Advanced Technology Attachment), PCIe(Peripheral Component Interconnect Express), eMMC(embedded MultiMediaCard), FC(Fibre Channel), ATA(Advanced Technology Attachment), IDE(Intergrated Drive Electronics), USB(Universal Serial Bus), IEEE 1394(Firewire)등과 같은 전기적 인터페이스를 통해 접속될 수 있다. 그러나, 본 발명의 범위는 이에 제한되지 않고 호스트(100)와 디바이스(200) 사이에 데이터를 주고 받을 수 있게 하는 임의의 인터페이스에 적용될 수 있다.
이하에서는 본 발명의 핵심에 대한 설명의 명확성과 편의를 위해 호스트(100)와 디바이스(200)가 UFS 전기적 인터페이스를 통해 접속되어 호스트(100)는 UFS 호스트로, 디바이스(200)는 UFS 메모리 디바이스로 가정하고 설명할 것이나, 본 발명의 범위는 이에 한정되지 않으며, 위에서 예시한 전기적 인터페이스를 비롯한 임의의 인터페이스를 사용하는 임의의 스토리지 시스템에 적용 가능하다.
호스트(100)는 어플리케이션(110), 드라이버(120), 호스트 컨트롤러(130) 및 호스트 인터페이스로서 동작하는 UIC(Universal Flash Storage InterConnect layer)(140)를 포함한다.
본 발명의 몇몇의 실시예에서, 호스트(100)는 버퍼 메모리를 더 포함할 수 있다. 버퍼 메모리는 호스트(100)의 메인 메모리로 사용되거나 데이터를 임시로 저장하기 위한 캐시 메모리 또는 임시 메모리 등으로 사용될 수 있다. 본 발명의 몇몇의 실시예에서, 버퍼 메모리는 DRAM(Dynamic Random Access Memory)을 비롯한 휘발성 메모리를 포함할 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
어플리케이션(110)은 호스트(100)에서 실행되어 반도체 시스템(1)에서 사용될 수 있는 명령 세트에 기반하여 반도체 시스템(1)을 제어할 수 있다.
드라이버(120)는 호스트(100)에 접속되는 디바이스(200)를 구동할 수 있다. 구체적으로, 드라이버(120)는 어플리케이션(110)으로부터 디바이스(200)를 제어하기 위한 명령을 수신하고, 호스트 컨트롤러(130)를 이용하여 상기 명령을 처리한 후, 그 처리 결과를 어플리케이션(110)에 제공할 수 있다.
이들 어플리케이션(110) 및 드라이버(120)는 소프트웨어로 구현될 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
호스트 컨트롤러(130)는 호스트(100) 내부의 전반적인 동작을 제어한다. 예를 들어, 호스트 컨트롤러(130)는 드라이버(120)로부터 수신한 라이트(write) 명령에 대한 응답으로 버퍼 메모리에 저장되어 있던 데이터를 호스트 인터페이스(140)를 통해 디바이스(200)에 전송할 수 있다. 또한, 호스트 컨트롤러(130)는 드라이버(120)로부터 수신한 리드(read) 명령에 대한 응답으로 호스트 인터페이스(140)를 통해 디바이스(200)부터 데이터를 수신할 수도 있다.
호스트 인터페이스(140)는 데이터 라인(DIN, DOUT)을 통해 디바이스(200)의 디바이스 인터페이스에 해당하는 UIC(240)와 데이터를 주고 받을 수 있다. 한편, 호스트 인터페이스(140)는 디바이스(200)의 적어도 일부의 동작에 사용될 수 있는 기준 클럭(REFCLK)을 디바이스(200)의 UIC(240)에 제공할 수 있다.
본 발명의 몇몇의 실시예에서, 호스트(100)의 UIC(140) 및 디바이스(200)의 UIC(240)는 호스트(100)와 디바이스(200) 사이의 커넥션을 핸들링하며, 예를 들어 MIPI UniPro 또는 MIPI M-PHY를 채용할 수 있다.
디바이스(200)는 디바이스 컨트롤러(230), UIC(240) 및 비휘발성 메모리(Non-Volatile Memory, NVM)(250)를 포함한다.
디바이스 컨트롤러(230)는 디바이스(230) 내부의 전반적인 동작을 제어한다. 예를 들어, 디바이스 컨트롤러(230)는 비휘발성 메모리(250)에 대해 호스트(100)가 요청한 데이터를 라이트(write), 리드(read) 또는 이레이즈(erase)하는 작업들을 수행할 수 있다. 이를 위해, 호스트(100)와 마찬가지로, 디바이스(200)는 버퍼 메모리를 더 포함할 수 있다.
비휘발성 메모리(250)는 플래시 메모리(Flash Memory), MRAM(Magnetoresistive Random Access Memory), PRAM(Phase-change Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 등을 포함할 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
도 2는 본 발명의 일 실시예에 따른 반도체 회로를 설명하기 위한 개략도이다.
도 2를 참조하면, 디바이스(200)의 UIC(240)는 호스트(100)와 디바이스(200) 사이의 데이터 전송을 위한 물리적 계층(physical layer) 및 전송 계층(transport layer)을 포함할 수 있다. 구체적으로, UIC(240)는 물리적 계층으로서 예컨대 M-PHY(242)를, 전송 계층으로서 예컨대 UniPro(244)를 포함할 수 있다. MIPI M-PHY 및 MIPI UniPro에 관한 이미 공지된 기술적인 내용들은 MIPI에서 발행하는 표준 사양 문서(standard specification)을 참조할 수 있다.
MIPI는 디바이스(200)의 절전 모드(power saving mode) 또는 중 하이버네이션 모드(hibernation mode)를 지원한다. 절전 모드는 매우 낮은 저전력 모드(very low power mode) 또는 초 저전력 모드(ultra low power mode), 저전력 모드(low power mode), 대기 모드(stanby mode) 등을 포함할 수 있으며, 본 명세서에서 언급되는 하이버네이션 모드는 예컨대 MIPI 표준에 정의된 HIBERN8 과 같은 매우 낮은 저전력 모드 또는 초 저전력 모드를 말한다. 즉, 디바이스(200)가 하이버네이션 모드에 진입하게 되면 디바이스(200)는 웨이크업(wake up) 전까지 최소한의 전력만을 소모하도록 설정된다.
디바이스(200)는, 디바이스(200)가 하이버네이션 모드에서 탈출(exit)하기 위해 호스트(100)로부터 제공되는 웨이크업 관련 신호를 검출하여 적절한 시점에 디바이스(200)의 웨이크업을 수행하기 위한 스켈치(squelch) 회로(300)를 포함한다. 그런데 스켈치 회로(300)는 상기 웨이크업 관련 신호를 모니터링하기 위해 하이버네이션 모드에서 인에이블(enable)되어 있다.
종래의 스켈치 회로는 호스트에서 제공하는 웨이크업 관련 신호(예컨대 DIF_N 신호)를 검출하기 위해 사용되는 비교기가 정적 전류(static current)의 소모를 많이 하는 회로 구성을 갖거나, 정적 전류의 소모가 없는 회로 구성이라도 추가적인 클럭 생성 회로의 필요성으로 인해 발생되는 동적 전류(dynamic current)의 소모가 컸다. 본 발명의 다양한 실시예에 따른 스켈치 회로(300)는 이와 같은 정적 전류의 소모나 동적 전류의 소모를 제거하거나 최소화하도록 설계된다.
본 발명에 따른 스켈치 회로(300)는 호스트(100)와 형성된 데이터 라인(DIN)을 통해 웨이크업 관련 신호(예컨대 DIF_N 신호)를 수신한다. 또한, 스켈치 회로(300)는 호스트(100)로부터 기준 클럭(REFCLK)을 수신한다.
본 실시예에서 스켈치 회로(300)는 호스트(100)로부터 직접 기준 클럭(REFCLK)을 수신할 수도 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다. 즉, 스켈치 회로(300)는 호스트(100)로부터 생성되어 다른 회로를 경유하여 제공되는 기준 클럭(REFCLK)을 수신할 수도 있고, 심지어 호스트(100)가 아닌 다른 회로로부터 생성되어 제공되는 기준 클럭(REFCLK)을 수신할 수도 있다. 이와 같은 기준 클럭(REFCLK) 생성 구현에 관한 다양한 변형은 해당 기술 분야의 통상의 기술자에게 자명한 것에 해당한다.
스켈치 회로(300)는 웨이크업 관련 신호와 기준 클럭(REFCLK)을 수신한 후, 출력 신호(SQ_OUT)를 생성한다. 출력 신호(SQ_OUT)는, 예컨대 디바이스(200)가 하이버네이션 모드에서 탈출하기 위한 하이버네이션 종료 신호(HIB_EXIT)를 포함할 수 있다.
이에 대한 보다 구체적인 내용은 도 3 내지 도 5를 참조하여 후술하도록 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 회로를 설명하기 위한 개략도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 회로(300)는 클럭 동작 비교기(clocked comparator)(312) 및 오프셋 인가 회로(314)를 포함하는 스켈치 회로(310)를 포함한다.
클럭 동작 비교기(312)는 입력으로 받는 2 개의 신호의 레벨을 비교하되, 클럭에 의해 구동되는 비교기를 말한다. 본 실시예에서, 클럭 동작 비교기(312)는 호스트(100)로부터 제1 입력 신호(RXP) 및 제2 입력 신호(RXN)를 입력 받고, 제1 입력 신호(RXP)와 제2 입력 신호(RXN)의 차이를 비교한다. 특히, 클럭 동작 비교기(312)는 호스트(100)로부터 UFS 인터페이스의 MIPI M-PHY를 통해 제1 입력 신호(RXP) 및 제2 입력 신호(RXN)를 제공받을 수 있다.
예를 들어, 클럭 동작 비교기(312)는 호스트(100)로부터 웨이크업 관련 신호로서 제1 논리 값(L)을 갖는 제1 입력 신호(RXP)와, 제1 논리 값(L)에서 제2 논리 값(H)으로 트랜지션하는 제2 입력 신호(RXN)를 수신하는 경우, 해당 트랜지션 시점에 제1 입력 신호(RXP)와 제2 입력 신호(RXN)의 차이를 검출하여 미리 정해진 규약에 따라 예컨대 하이버네이션 종료 신호(HIB_EXIT)를 포함하는 출력 신호(SQ_OUT)를 출력할 수 있다.
즉, 클럭 동작 비교기(312)는 제1 입력 신호(RXP)와 제2 입력 신호(RXN)를 비교한 결과에 기초하여 하이버네이션 종료 신호(HIB_EXIT)를 출력하고, 하이버네이션 종료 신호(HIB_EXIT)를 디바이스(200) 내의 다른 회로에 제공하거나, PMU(Power Management Unit)에 제공할 수 있다.
오프셋 인가 회로(314)는 제1 입력 신호(RXP)에 오프셋을 인가할 수 있다. 즉, 회로 구현에 있어서 필요하다고 판단된 경우, 오프셋 인가 회로(314)는 제1 입력 신호(RXP)에 오프셋(예컨대 100 mV의 전압 오프셋)을 인가하고, 클럭 동작 비교기(312)로 하여금 오프셋이 인가된 제1 입력 신호(RXP)와 제2 입력 신호(RXN)를 비교하도록 할 수 있다.
이와 같이 입력 신호에 오프셋을 인가할 수 있음으로 인해, 본 발명의 반도체 회로(300)는 제1 입력 신호(RXP)와 제2 입력 신호(RXN)의 비교에 있어서 하이버네이션 종료 여부의 판단의 기준이 되는 문턱 레벨(threshold level)을 필요에 따라 설정할 수 있어 보다 정밀한 제어를 실현할 수 있다.
도 3에서 오프셋 인가 회로(314)는 편의상 전압 소오스(voltage source)로 표현하였으나, 이것은 전압 오프셋을 인가하는 개념적이고 추상적인 표현을 한 것에 불과하고, 오프셋 인가 회로(314)는 다양한 구현을 가질 수 있다. 그 중 하나의 구현례에 관해 도 5와 관련하여 후술하도록 한다.
본 발명의 다양한 실시예에서, 클럭 동작 비교기(312)는 호스트(100)로부터 제공되는 기준 클럭(REFCLK)에 의해 구동된다.
호스트(100)는 디바이스(200)가 하이버네이션 모드에 진입하게 되면, 디바이스(200)에 제공하던 기준 클럭(REFCLK)의 제공을 중단하게 된다. 그리고 디바이스(200)가 하이버네이션 모드로부터 탈출하기 조금 전에 기준 클럭(REFCLK)의 제공을 재개한다.
이에 따라 클럭 동작 비교기(312)는 호스트(100)로부터 상기 기준 클럭(REFCLK)의 제공이 중단되면 파워 오프(power off)되고, 호스트(100)로부터 상기 기준 클럭(REFCLK)의 제공이 재개되면 파워 온(power on)된다.
결과적으로, 이와 같이 클럭 동작 비교기(312)가 호스트(100)로부터 제공되는 기준 클럭(REFCLK)에 의해 구동되도록 설계함으로 인해, 반도체 회로(300)의 클럭 동작 비교기(312)는 호스트(100)가 기준 클럭(REFCLK)의 제공을 중단하는 동안 누설(leakage)로 발생할 수 있는 매우 작은 전류만을 소모하게 된다. 나아가, 하이버네이션 모드 중 기준 클럭(REFCLK)이 제공되는 일부 구간에 있어서도 예컨대 1 MHz 당 0.25 uA 정도의 작은 전류만을 소모하게 되어, 전력을 크게 절약할 수 있고, 나아가 디바이스(200)가 배터리를 사용하는 경우 배터리의 수명도 증가시킬 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 회로의 동작을 설명하기 위한 도면이다.
도 4를 참조하면, 디바이스(200)가 액티브 상태에 있는 시점(t1)까지의 구간에서, 호스트(100)로부터 기준 클럭(REFCLK)이 제공되고 있고, 디바이스(200)의 제2 입력 신호(RXN)는 예컨대 DIF_Z 신호와 같은, 예컨대 제1 논리 값(L)을 갖는 웨이크업 비 관련 신호를 포함할 수 있다. 이에 따라 본 발명의 일 실시예에 따른 반도체 회로(300)는 제1 입력 신호(RXP)와 제2 입력 신호(RXN)를 비교한 결과 예컨대 제1 논리 값(L)을 갖는 신호를 출력할 수 있다.
이후 시점(t1)에 디바이스(200)가 슬립 상태로 전환되면(즉, 하이버네이션 모드에 진입하면), 그 이후 일정 시간이 지난 후 시점(t2)에서, 호스트(100)는 디바이스(200)에 제공하던 기준 클럭(REFCLK)의 제공을 중단한다. 이에 따라 클럭 동작 비교기(312)의 구동 역시 중단된다.
이후 시점(t2) 내지 시점(t3)의 구간(A)에서는 디바이스(200)가 하이버네이션 모드에 있으면서, 호스트(100)로부터의 기준 클력(REFCLK)의 제공도 중단된 상태로, 기준 클럭(REFCLK)을 구동 클럭으로 사용하는 클럭 동작 비교기(312)는 파워 오프되어 있다. 이에 따라 반도체 회로(300)는 누설(leakage)로 발생할 수 있는 매우 작은 전류만을 소모하게 된다.
시점(t3)이 되면 호스트(100)는 기준 클럭(REFCLK)의 제공을 재개하고, 기준 클럭(REFCLK)을 구동 클럭으로 사용하는 클럭 동작 비교기(312)는 파워 온 된다.
시점(t4)이 되면 호스트(100)는 예컨대 DIF_N 신호와 같은, 예컨대 제2 논리 값(H)을 갖는 웨이크업 관련 신호를, 제2 입력 신호(RXN)로서 디바이스(200)에 제공한다. 즉 구간(B)는 하이버네이션 모드 중 기준 클럭(REFCLK)이 제공되는 구간으로서, 해당 구간 역시 반도체 회로(300)는 예컨대 1 MHz 당 0.25 uA 정도의 작은 전류만을 소모한다.
시점(t4)에서는 제1 입력 신호(RXP)와 제2 입력 신호(RXN)의 비교 결과, 하이버네이션이 종료되었음을 디바이스(200)의 다른 요소들에게 알리기 위한 하이버네이션 종료 신호(HIB_EXIT)를 출력 신호(SQ_OUT)로서 출력한다. 하이버네이션 종료 신호(HIB_EXIT)는 디바이스(200) 내의 다른 회로에 제공되거나, PMU에 제공될 수 있다.
이와 같은 반도체 회로(300)의 동작에 따라, 반도체 회로(300)의 클럭 동작 비교기(312)는 호스트(100)가 기준 클럭(REFCLK)의 제공을 중단하는 동안 누설(leakage)로 발생할 수 있는 매우 작은 전류만을 소모하게 된다. 나아가, 하이버네이션 모드 중 기준 클럭(REFCLK)이 제공되는 일부 구간에 있어서도 예컨대 1 MHz 당 0.25 uA 정도의 작은 전류만을 소모하게 되어, 전력을 크게 절약할 수 있고, 나아가 디바이스(200)가 배터리를 사용하는 경우 배터리의 수명도 증가시킬 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 회로의 일 구현례를 설명하기 위한 회로도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 클럭 동작 비교기(312)와 오프셋 인가 회로(314)는 예를 들어 다음과 같은 스토롱 암 래치(strong arm latch) 타입으로 구현될 수 있다.
트랜지스터(TR3, TR6)의 게이트에 인가되는 CKB 신호가 제2 논리 레벨(H)인 경우, 노드(OUTN, OUTP)는 그라운드(ground) 전압을 제공받아 제1 논리 레벨(L)이 된다. 이에 따라 트랜지스터(TR1, TR2, TR4, TR5)가 오프되고, VDD 전압을 제공하는 최상단의 트랜지스터에 의해 회로의 프리 차지(pre-charge) 동작이 수행된다. 이후 트랜지스터(TR3, TR6)의 게이트에 인가되는 CKB 신호가 제1 논리 레벨(L)로 변경되면 입력 신호(INP0n, INN0n)를 비교하는 동작이 수행된다.
특히, 오프셋 인가 회로(314)를 구현하기 위해, 도 5의 구현례에 해당하는 회로는 복수의 차동 입력 트랜지스터 회로(differentoal input transisor circuit)(TC01~TC0n, TC11~TC1n)를 포함한다.
구체적으로, 복수의 차동 입력 트랜지스터 회로(TC01~TC0n, TC11~TC1n)는 복수의 제1 차동 입력 트랜지스터 회로(TC01~TC0n) 및 복수의 제2 차동 입력 트랜지스터 회로(TC11~TC1n)를 포함한다.
복수의 제1 차동 입력 트랜지스터 회로(TC01~TC0n)는 제1 인에이블 신호(ENB0n)에 게이팅되는 제1 트랜지스터(T01)와, 제1 입력 신호(INP0n)에 게이팅되고 제1 트랜지스터(T01)와 직렬 연결된 제2 트랜지스터(T02)를 각각 포함한다. 여기서 제1 입력 신호(INP0n)는 호스트(100)로부터 수신하는 제1 입력 신호(RXP)를 말한다.
복수의 제1 차동 입력 트랜지스터 회로(TC01~TC0n)는, 각각의 제1 인에이블 신호(ENB0n)의 제어 하에, 각각의 제1 트랜지스터(T01)를 턴 온 또는 턴 오프함으로써, 각각의 제1 입력 신호(INP0n)에 게이팅되는 각각의 제2 트랜지스터(T02)의 일부 또는 전부를 구동할 수 있다.
한편, 복수의 제2 차동 입력 트랜지스터 회로(TC11~TC1n)는 제2 인에이블 신호(ENB1n)에 게이팅되는 제3 트랜지스터(T11)와, 제2 입력 신호(INN1n)에 게이팅되고 제3 트랜지스터(T11)와 직렬 연결된 제4 트랜지스터(T12)를 각각 포함한다. 여기서 제2 입력 신호(INN1n)는 호스트(100)로부터 수신하는 제2 입력 신호(RXN)를 말한다.
복수의 제2 차동 입력 트랜지스터 회로(TC11~TC1n)는, 각각의 제2 인에이블 신호(ENB1n)의 제어 하에, 각각의 제3 트랜지스터(T11)를 턴 온 또는 턴 오프함으로써, 각각의 제2 입력 신호(INN1n)에 게이팅되는 각각의 제4 트랜지스터(T12)의 일부 또는 전부를 구동할 수 있다.
이와 같이, 제1 입력 신호(INP0n)에 게이팅되는 각각의 제2 트랜지스터(T02) 중 구동되는 제2 트랜지스터(T02)의 개수와, 제2 입력 신호(INN1n)에 게이팅되는 각각의 제4 트랜지스터(T12) 중 구동되는 제4 트랜지스터(T12)의 개수를 다르게 설정함으로써, 제1 입력 신호(RXP) 또는 제2 입력 신호(RXN)에 오프셋을 인가하는 효과를 발생시킬 수 있다.
다시 말해서, 복수의 제1 차동 입력 트랜지스터 회로(TC01~TC0n) 각각에 제공되는 제1 인에이블 신호를 제어하여 제1 입력 신호(RXP) 또는 제2 입력 신호(RXN)에 오프셋을 설정할 수 있다. 이를 위해, 디바이스(200)는, 복수의 제1 차동 입력 트랜지스터 회로(TC01~TC0n) 중 일부에 제공되는 제1 인에이블 신호는 제1 논리 값(L)에 해당하고, 복수의 제1 차동 입력 트랜지스터 회로(TC01~TC0n) 중 다른 일부에 제공되는 제1 인에이블 신호는 제1 논리 값(L)과 다른 제2 논리 값(H)에 해당하도록 제어할 수 있다.
이와 유사하게, 복수의 제2 차동 입력 트랜지스터 회로(TC11~TC1n) 각각에 제공되는 제2 인에이블 신호를 제어하여 제1 입력 신호(RXP) 또는 제2 입력 신호(RXN)에 오프셋을 설정할 수 있다. 이를 위해, 디바이스(200)는, 복수의 제2 차동 입력 트랜지스터 회로(TC11~TC1n) 중 일부에 제공되는 제2 인에이블 신호는 제1 논리 값(L)에 해당하고, 복수의 제2 차동 입력 트랜지스터 회로(TC11~TC1n) 중 다른 일부에 제공되는 제2 인에이블 신호는 제1 논리 값(L)과 다른 제2 논리 값(H)에 해당하도록 제어할 수 있다.
이와 같은 예시적인 방법으로 오프셋 인가 회로(314)를 구현할 수 있으나, 본 발명의 구현 방식은 이에 한정되지 않고 다양할 수 있다.
이와 같이 입력 신호에 오프셋을 인가할 수 있음으로 인해, 본 발명의 반도체 회로(300)는 제1 입력 신호(RXP)와 제2 입력 신호(RXN)의 비교에 있어서 하이버네이션 종료 여부의 판단의 기준이 되는 문턱 레벨을 필요에 따라 설정할 수 있어 보다 정밀한 제어를 실현할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 회로를 설명하기 위한 개략도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 반도체 회로(400)는 저대역 필터(low pass filter)(420)를 더 포함할 수 있다.
저대역 필터(420)는 호스트(100)로부터 제1 입력 신호(RXP) 및 제2 입력 신호(RXN)를 수신하고, 제1 입력 신호(RXP) 및 제2 입력 신호(RXN)에 대해 저대역 필터 연산을 수행한 후, 제1 입력 신호(RXP) 및 제2 입력 신호(RXN)를 상기 클럭 동작 비교기(412)에 제공할 수 있다.
호스트(100)로부터 수신한 제1 입력 신호(RXP) 및 제2 입력 신호(RXN)에 대해 저대역 필터 연산을 수행함에 따라, 제1 입력 신호(RXP) 및 제2 입력 신호(RXN)에 포함된 노이즈(noise)를 제거할 수 있다. 또한, 저대역 필터(420)는 별다른 정적 전류를 발생시키지 않기 때문에, 낮은 전류 소모를 유지하면서 제1 입력 신호(RXP) 및 제2 입력 신호(RXN)에 포함된 노이즈를 제거할 수 있다.
한편, 본 발명의 일 실시예에 따른 반도체 회로(400)는 클럭 동작 비교기(412) 및 오프셋 인가 회로(414)를 포함하는 스켈치 회로(410) 외에, 리플리카(replica) 스켈치 회로(430)를 더 포함할 수 있다. 클럭 동작 비교기(412) 및 오프셋 인가 회로(414)는 앞서 도 3 등에서 설명한 클럭 동작 비교기(312) 및 오프셋 인가 회로(314)에 대응된다.
리플리카(replica) 스켈치 회로(430)는 리플리카 클럭 동작 비교기(432) 및 리플리카 오프셋 인가 회로(434)를 포함한다.
리플리카 클럭 동작 비교기(432)는 호스트(100)로부터 제공되는 기준 클럭(REFCLK)으로 구동되고, 일단에 그라운드 전압이 제공되는 리플리카 오프셋 인가 회로(434)의 출력 신호와, 기준 전압 신호(VREF)를 입력 받아 그 차이를 비교한다.
이와 같은 리플리카 스켈치 회로(430)는 디바이스(200)가 하이버네이션 모드에 진입한 동안에는 동작하지 않는다. 대신에, 디바이스(200)가 예컨대 액티브 상태인 동안, 스켈치 회로(410)에 설정할 적절한 동작 환경을 측정하기 위해 사용된다.
예를 들어, 디바이스(200)가 액티브 상태인 동안, 리플리카 스켈치 회로(430)는 필요에 따라 오프셋 인가 회로(414)에 설정할 오프셋 값을 결정할 수 있다. 이후, 리플리카 스켈치 회로(430)에 의해 결정된 오프셋 값은 스켈치 회로(410)에 적용되어, 디바이스(200)가 하이버네이션 모드에 진입한 동안 해당 오프셋이 오프셋 인가 회로(414)에 설정되도록 할 수 있다.
이와 같이 입력 신호에 실제 디바이스(200)의 환경을 반영하여 결정된 오프셋을 인가할 수 있음으로 인해, 본 발명의 반도체 회로(400)는 제1 입력 신호(RXP)와 제2 입력 신호(RXN)의 비교에 있어서 하이버네이션 종료 여부의 판단의 기준이 되는 문턱 레벨을 디바이스(200)의 환경에 부합하도록 설정할 수 있어 보다 정밀한 제어를 실현할 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 회로를 설명하기 위한 개략도이다.
도 7을 참조하면, 앞서 설명한 반도체 회로(300)의 클럭 동작 비교기(312)는 제1 입력 신호(RXP)와 제2 입력 신호(RXN)를 비교한 결과에 기초하여 하이버네이션 종료 신호(HIB_EXIT)를 출력한 후, 이를 PMU(500)에 제공할 수 있다.
이후 PMU(500)는 하이버네이션 종료 신호(HIB_EXIT)에 대한 응답으로, 예컨대 디바이스(200)의 디바이스 컨트롤러(230)에 전력(PW)을 제공할 수 있다. 이와 마찬가지로, PMU(500)는 하이버네이션 종료 신호(HIB_EXIT)에 대한 응답으로, 예컨대 비휘발성 메모리(250), 버퍼 메모리와 같은 디바이스(200)의 다른 요소들에 대해 전력을 제공할 수 있다.
도 8 내지 도 10은 본 발명의 일 실시예에 따른 반도체 시스템을 설명하기 위한 개략도들이다.
도 8을 먼저 참조하면, 본 발명의 일 실시예에 따른 반도체 시스템(2)은, 어플리케이션 프로세서(application processor, AP)(10), 스토리지(20), 디스플레이(30), 카메라(40) 및 PMU(50)를 포함할 수 있다.
본 실시예에서, 어플리케이션 프로세서(10)와 스토리지(20)는 UFS 인터페이스로 연결될 수 있고, 어플리케이션 프로세서(10)와 디스플레이(30)는 DSI(Display Serial Interface)로 연결될 수 있다. 또한, 어플리케이션 프로세서(10)와 카메라(40)는 CSI(Camera Serial Interface)로 연결될 수 있다.
본 실시예에서, 스토리지(20)는, 제1 기준 클럭(REFCLK1)으로 구동되고, AP(100)로부터 제공되는 제1 입력 신호(RXP)와 제2 입력 신호(RXN)의 차이를 비교하여 제1 하이버네이션 종료 신호(HIB_EXIT1)를 포함하는 제1 출력 신호(SQ_OUT1)를 PMU(50)에 제공하는 제1 스켈치 회로(300a)를 포함할 수 있다. 그리고 PMU(50)는 제1 하이버네이션 종료 신호(HIB_EXIT1)에 따라 스토리지(20)에 제1 전력(PW1)을 제공할 수 있다.
또한, 도 9를 참조하면, 디스플레이(30)는, 그 물리적 계층으로서 MIPI M-PHY를 포함할 수 있다. 나아가 디스플레이(30)는 MIPI M-PHY에 구현되는 제2 스켈치 회로(300b)를 포함할 수 있다.
제2 스켈치 회로(300b)는, 제2 기준 클럭(REFCLK2)으로 구동되고, AP(100)로부터 제공되는 제3 입력 신호(RXP)와 제4 입력 신호(RXN)의 차이를 비교하여 제2 하이버네이션 종료 신호(HIB_EXIT2)를 포함하는 제2 출력 신호(SQ_OUT2)를 PMU(50)에 제공한다. 그리고 PMU(50)는 제2 하이버네이션 종료 신호(HIB_EXIT2)에 따라 디스플레이(30)에 제2 전력(PW2)을 제공할 수 있다.
이와 같이 제2 스켈치 회로(300b)를 제2 기준 클럭(REFCLK2)으로 구동되는 클럭 동작 비교기를 이용하여 구현함으로써, 스토리지(20)의 경우와 마찬가지로 디스플레이(30)의 하이버네이션 모드에서 정적 전류의 소모나 동적 전류의 소모를 제거하거나 최소화할 수 있다.
또한, 도 10을 참조하면, 카메라(40)는, 그 물리적 계층으로서 MIPI M-PHY를 포함할 수 있다. 나아가 카메라(40)는 MIPI M-PHY에 구현되는 제3 스켈치 회로(300c)를 포함할 수 있다.
제3 스켈치 회로(300c)는, 제3 기준 클럭(REFCLK3)으로 구동되고, AP(100)로부터 제공되는 제5 입력 신호(RXP)와 제6 입력 신호(RXN)의 차이를 비교하여 제3 하이버네이션 종료 신호(HIB_EXIT3)를 포함하는 제3 출력 신호(SQ_OUT3)를 PMU(50)에 제공한다. 그리고 PMU(50)는 제3 하이버네이션 종료 신호(HIB_EXIT3)에 따라 카메라(40)에 제3 전력(PW3)을 제공할 수 있다.
이와 같이 제3 스켈치 회로(300c)를 제3 기준 클럭(REFCLK3)으로 구동되는 클럭 동작 비교기를 이용하여 구현함으로써, 스토리지(20)의 경우와 마찬가지로 카메라(40)의 하이버네이션 모드에서 정적 전류의 소모나 동적 전류의 소모를 제거하거나 최소화할 수 있다.
본 실시예에서 스켈치 회로(300a, 300b, 300c)는 호스트(100)로부터 직접 기준 클럭(REFCLK1, REFCLK2, REFCLK3)을 수신할 수도 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다. 즉, 스켈치 회로(300a, 300b, 300c)는 호스트(100)로부터 생성되어 다른 회로를 경유하여 제공되는 기준 클럭(REFCLK1, REFCLK2, REFCLK3)을 수신할 수도 있고, 심지어 호스트(100)가 아닌 다른 회로로부터 생성되어 제공되는 기준 클럭(REFCLK1, REFCLK2, REFCLK3)을 수신할 수도 있다.
지금까지 설명한 본 발명의 다양한 실시예에 따르면, 오프셋을 설정할 수 있는 클럭 동작 비교기를 이용하되, 클럭 동작 비교기가 호스트로부터 제공되는 기준 클럭에 의해 구동되도록 설계함으로 인해, 본 발명의 다양한 실시예에 따른 디바이스는 호스트가 기준 클럭의 제공을 중단하는 동안 누설로 발생할 수 있는 매우 작은 전류만을 소모하게 된다. 나아가, 하이버네이션 모드 중 기준 클럭이 제공되는 일부 구간에 있어서도 예컨대 1 MHz 당 0.25 uA 정도의 작은 전류만을 소모하게 되어, 전력을 크게 절약할 수 있고, 나아가 디바이스가 배터리를 사용하는 경우 배터리의 수명도 증가시킬 수 있다.
나아가 입력 신호에 오프셋을 인가할 수 있음으로 인해, 제1 입력 신호(RXP)와 제2 입력 신호(RXN)의 비교에 있어서 하이버네이션 종료 여부의 판단의 기준이 되는 문턱 레벨을 필요에 따라 설정할 수 있어 스켈치 회로의 보다 정밀한 제어를 실현할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1, 2: 반도체 시스템 10: 어플리케이션 프로세서
20: 스토리지 30: 디스플레이
40: 카메라 50, 500: PMU
100: 호스트 110: 어플리케이션
120: 드라이버 130: 호스트 컨트롤러
140: UIC 200: 디바이스
230: 디바이스 컨트롤러 240: UIC
242: M-PHY 244: UniPro
250: 비휘발성 메모리 300, 400: 반도체 회로
310, 410: 스켈치 회로 312, 412: 클럭 동작 비교기
314, 414: 오프셋 인가 회로 432: 리플리카 클럭 동작 비교기
434: 리플리카 오프셋 인가 회로

Claims (20)

  1. 호스트(host)로부터 제1 입력 신호 및 제2 입력 신호를 입력 받고, 상기 제1 입력 신호와 상기 제2 입력 신호의 차이를 비교하는 클럭 동작 비교기(clocked comparator); 및
    상기 제1 입력 신호에 오프셋(offset)을 인가하는 오프셋 인가 회로를 포함하고,
    상기 클럭 동작 비교기는 상기 호스트로부터 제공되는 기준 클럭으로 구동되고,
    상기 제2 입력 신호는 웨이크 업(wake up) 관련 신호인 반도체 회로.
  2. 제1항에 있어서,
    상기 클럭 동작 비교기는 상기 호스트로부터 상기 기준 클럭의 제공이 중단되면 파워 오프(power off)되고, 상기 호스트로부터 상기 기준 클럭의 제공이 재개되면 파워 온(power on)되는 반도체 회로.
  3. 제1항에 있어서,
    상기 클럭 동작 비교기는 상기 제1 입력 신호와 상기 제2 입력 신호를 비교한 결과에 기초하여 하이버네이션 종료 신호를 출력하고, 상기 하이버네이션 종료 신호를 PMU(Power Management Unit)에 제공하는 반도체 회로.
  4. 제1항에 있어서,
    상기 제2 입력 신호는 DIF_Z 값으로부터 DIF_N 값으로 트랜지션하는 반도체 회로.
  5. 제1항에 있어서,
    상기 클럭 동작 비교기는 상기 호스트로부터 UFS(Universal Flash Storage) 인터페이스의 MIPI M-PHY 레이어를 통해 상기 제1 입력 신호 및 제2 입력 신호를 제공받는 반도체 회로.
  6. 제1항에 있어서,
    상기 오프셋 인가 회로는 복수의 차동 입력 트랜지스터 회로(differentoal input transisor circuit)를 포함하는 반도체 회로.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제1항에 있어서,
    상기 호스트로부터 상기 제1 입력 신호 및 상기 제2 입력 신호를 수신하고,
    상기 제1 입력 신호 및 상기 제2 입력 신호에 대해 저대역 필터 연산을 수행한 후, 상기 제1 입력 신호 및 상기 제2 입력 신호를 상기 클럭 동작 비교기에 제공하는 반도체 회로.
  11. 제1항에 있어서,
    상기 호스트로부터 제공되는 기준 클럭으로 구동되고, 리플리카 오프셋 인가 회로의 출력 신호와 기준 전압 신호를 입력 받아 그 차이를 비교하는 리플리카 클럭 동작 비교기(replica clocked compartor)를 더 포함하는 반도체 회로.
  12. UIC(Universal Flash Storage InterConnect layer)를 통해 호스트로부터 제공되는 제1 입력 신호와 제2 입력 신호의 차이를 비교하는 클럭 동작 비교기(clocked comparator);
    상기 제1 입력 신호에 오프셋(offset)을 인가하는 오프셋 인가 회로; 및
    상기 UIC와 전기적으로 연결된 디바이스 컨트롤러를 포함하고,
    상기 클럭 동작 비교기는 상기 호스트로부터 제공되는 기준 클럭으로 구동되고,
    상기 디바이스 컨트롤러가 하이버네이션 모드에 진입한 후 상기 기준 클럭의 제공이 중단되고, 상기 하이버네이션 모드에서 탈출하기 전에 상기 기준 클럭의 제공이 재개되는 반도체 회로.
  13. 삭제
  14. 제12항에 있어서,
    상기 클럭 동작 비교기는 상기 제1 입력 신호와 상기 제2 입력 신호를 비교한 결과에 기초하여 하이버네이션 종료 신호를 출력하고, 상기 하이버네이션 종료 신호를 PMU(Power Management Unit)에 제공하고,
    상기 PMU는 상기 디바이스 컨트롤러에 전력을 제공하는 반도체 회로.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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