CN110971228B - 一种高速时钟驱动电路 - Google Patents
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Abstract
本发明公开了一种高速时钟驱动电路，涉及集成电路技术领域。该电路包括单端转差分子电路、逻辑控制子电路和输出子电路，所述单端转差分子电路将输入的第一时钟信号经处理后输出四个差分信号至所述逻辑控制子电路，所述逻辑控制子电路根据使能信号将所述四个差分信号处理并输出四个控制信号；所述逻辑控制子电路将四个控制信号输入至所述输出子电路用以控制所述输出子电路的开启/关断。本发明技术方案通过逻辑控制子电路输出控制信号以控制输出子电路的开/关，使得在使能打开时，消除因为控制信号不一致对电路输出的时钟带来的影响；使能关断时，可以控制输出子电路中的场效应管都关断，实现了输出浮空。
Description
技术领域
本发明涉及集成电路技术领域，特别是涉及一种高速时钟驱动电路。
背景技术
在越来越复杂的集成电路应用中，高速时钟的需求越来越大，为了将产生的高速时钟发送至后续电路中，需要高速时钟驱动电路以驱动高速时钟输出。而高速时钟在输出的时候，会有很大的噪声干扰，所以往往采用差分输出来提高抗干扰能力。
高速时钟驱动电路在不工作时（使能关闭），输出到IO输出端口状态是浮空的，即驱动电路在使能关断时，电路中的驱动MOS管都必须处于关断状态。但是，在保证使能关闭时驱动MOS管关断的条件下，在正常工作时（使能打开），控制电路中的驱动MOS管的信号无法保证完全一致，这样会影响输出时钟的占空比、造成MOS管漏电等。
发明内容
本发明的主要目的在于提供一种高速时钟驱动电路，旨在消除因为控制信号不一致对电路输出的时钟带来的影响。
为实现上述目的，本发明提供一种高速时钟驱动电路，所述电路包括单端转差分子电路、逻辑控制子电路和输出子电路，所述单端转差分子电路将输入的第一时钟信号经处理后输出四个差分信号至所述逻辑控制子电路，所述逻辑控制子电路根据使能信号将所述四个差分信号处理并输出四个控制信号；所述逻辑控制子电路将四个控制信号输入至所述输出子电路用以控制所述输出子电路的开启/关断；
所述逻辑控制子电路包括：
当所述使能信号为高时，用以使第一控制信号和第二控制信号相等并等于第一差分信号，当所述使能信号为低时，用以使第一控制信号等于第一差分信号、第二控制信号等于第二差分信号的第一逻辑控制子电路；
当所述使能信号为高时，用以使第三控制信号和第四控制信号相等并等于第三差分信号，当所述使能信号为低时，用以使第三控制信号等于第三差分信号、第四控制信号等于第四差分信号的第二逻辑控制子电路。
优选地，所述第一逻辑控制子电路与所述第二逻辑控制子电路的结构相同。
优选地，所述第一逻辑控制子电路包括
优选地，所述单端转差分子电路包括第一与非门模块、第一反相器，所述第一与非门模块接收第一时钟信号和使能信号并输出第三差分信号，所述第一反相器连接于所述第一与非门模块、并输出第二差分信号；
所述单端转差分子电路还包括第二与非门模块、第二反相器和第三反相器，所述第三反相器接收所述第一时钟信号并输出至所述第二与非门模块，所述第二与非门模块接收所述第三反相器反向后的第一时钟信号和所述使能信号、并输出第一差分信号，所述第三反相器连接于所述第二与非门模块、并输出第四差分信号。
优选地，所述单端转差分子电路还包括依次连接的第四反相器和第五反相器，所述第四反相器连接于所述第一反相器，所述第三差分信号由所述第四反相器输出，所述第二差分信号由所述第五反相器输出；
所述单端转差分子电路还包括依次连接的第六反相器和第七反相器，所述第六反相器连接于所述第三反相器，所述第一差分信号由所述第六反相器输出，所述第四差分信号由所述第七反相器输出。
优选地，所述输出子电路包括连接于所述第一逻辑控制子电路的第一PMOS管和第一NMOS管、连接于所述第二逻辑控制子电路的第二PMOS管和第二NMOS管；所述第一PMOS管和所述第一NMOS管之间还串联有第一电阻和第二电阻，所述输出子电路的第一输出端连接于所述第一电阻和所述第二电阻连接端；所述第二PMOS管和所述第二NMOS管之间还串联有第三电阻和第四电阻，所述输出子电路的第二输出端连接于所述第三电阻和所述第四电阻连接端；所述第一输出端和所述第二输出端用以分别输出带驱动能力的第二时钟信号和第三时钟信号。
优选地，所述第一PMOS管的源极连接于电源、栅极接收所述第一控制信号、漏极连接于所述第一电阻的一端，所述第一电阻的另一端连接于所述第二电阻的一端和所述第一输出端，所述第二电阻的另一端连接于所述第一NMOS管的漏极，所述第一NMOS管的栅极接收第二控制信号、源极接地；
所述第二PMOS管的源极连接于电源、栅极接收所述第三控制信号、漏极连接于所述第三电阻的一端，所述第三电阻的另一端连接于所述第四电阻的一端和所述第二输出端，所述第二电阻的另一端连接于所述第二NMOS管的漏极，所述第二NMOS管的栅极接收第四控制信号、源极接地。
本发明技术方案通过逻辑控制子电路输出控制信号以控制输出子电路的开/关，使得在使能打开时，用以控制输出子电路中的场效应管的控制信号完全一致，消除了因为控制信号不一致对电路输出的时钟带来的影响；使能关断时，可以控制输出子电路中的场效应管都关断，实现了输出浮空。
附图说明
图1为本发明高速时钟驱动电路的电路原理示意图；
图2为本发明高速时钟驱动电路中单端转差分子电路的电路示意图；
图3为本发明高速时钟驱动电路中逻辑控制子电路的电路示意图；
图4为本发明高速时钟驱动电路中第一逻辑控制子电路的电路示意图；
图5为本发明高速时钟驱动电路中输出子电路的电路示意图。
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
下面结合附图对本发明进一步说明。
如图1、图2、图3和图4所示，本发明实施例提供一种高速时钟驱动电路，所述电路包括单端转差分子电路、逻辑控制子电路和输出子电路，所述单端转差分子电路将输入的第一时钟信号CNKI经处理后输出四个差分信号至所述逻辑控制子电路，所述逻辑控制子电路根据使能信号EN将所述四个差分信号处理并输出四个控制信号；所述逻辑控制子电路将四个控制信号输入至所述输出子电路用以控制所述输出子电路的开启/关断；
如图3所示，所述逻辑控制子电路包括：
当所述使能信号EN为高时，用以使第一控制信号p_m和第二控制信号n_m相等并等于第一差分信号p，当所述使能信号EN为低时，用以使第一控制信号p_m等于第一差分信号p、第二控制信号n_m等于第二差分信号n的第一逻辑控制子电路；
当所述使能信号EN为高时，用以使第三控制信号p_b_m和第四控制信号n_b_m相等并等于第三差分信号n_b，当所述使能信号EN为低时，用以使第三控制信号p_b_m等于第三差分信号p_b、第四控制信号n_b_m等于第四差分信号n_b的第二逻辑控制子电路。
如图2所示，所述单端转差分子电路包括第一与非门模块nand1、第一反相器inv1，所述第一与非门模块nand1接收第一时钟信号CNKI和使能信号EN并输出第三差分信号p_b，所述第一反相器inv1连接于所述第一与非门模块nand1、并输出第二差分信号n；
所述单端转差分子电路还包括第二与非门模块nand2、第二反相器inv2和第三反相器inv3，所述第三反相器inv3接收所述第一时钟信号CNKI并输出至所述第二与非门模块nand2，所述第二与非门模块nand2接收所述第三反相器inv3反向后的第一时钟信号CNKI和所述使能信号EN、并输出第一差分信号p，所述第三反相器inv3连接于所述第二与非门模块nand2、并输出第四差分信号n_b。
如图2所示，所述单端转差分子电路还包括依次连接的第四反相器inv4和第五反相器inv5，所述第四反相器inv4连接于所述第一反相器inv1，所述第三差分信号p_b由所述第四反相器inv4输出，所述第二差分信号n由所述第五反相器inv5输出；所述单端转差分子电路还包括依次连接的第六反相器inv6和第七反相器inv7，所述第六反相器inv6连接于所述第三反相器inv3，所述第一差分信号p由所述第六反相器inv6输出，所述第四差分信号n_b由所述第七反相器inv7输出。
具体的，第四反相器inv4、第五反相器inv5、第六反相器inv6和第七反相器inv7是用以分别增加第三差分信号p_b、第二差分信号n、第一差分信号p和第四差分信号n_b的驱动能力。其中第一差分信号p和第二差分信号n经逻辑控制子电路处理后用以控制一组场效应管，两个信号差异较小。同理，第三差分信号p_b和第四差分信号n_b经逻辑控制子电路处理后用以控制另一组场效应管，由于本发明实施例中的输出是差分输出，所以需要两组驱动信号。当使能信号EN为低时，第一差分信号p和第三差分信号p_b为高，第二差分信号n和第四差分信号n_b为低；当使能为高时，第一差分信号p和第二差分信号n为高，第三差分信号p_b和第四差分信号n_b为低。
优选地，所述第一逻辑控制子电路与所述第二逻辑控制子电路的结构相同。
具体地，第一逻辑控制子电路和第二逻辑控制子电路的结构可根据实际需要进行设置。在具体实施例中，如图4所示，第一逻辑控制子电路包括一缓冲器Buffer和一选择器Mux，缓冲器Buffer的输入端连接于第一差分信号p的输出端第六反相器inv6，输出端用以输出第一控制信号p_m；选择器Mux的输入端分别连接于第六反相器inv6和第二差分信号n的输出端第五反相器inv5，输出端用以输出第二控制信号n_m，选择器Mux还用以接收使能信号EN，当使能信号EN为高时，选择器Mux选择输出第一差分信号p，则第二控制信号n_m等于第一差分信号p；当使能信号EN为低时，选择器Mux选择输出第二差分信号n，则第二控制信号n_m等于第二差分信号n。
第二逻辑控制子电路的实现原理与第一逻辑控制子电路相同。
如图5所示，所述输出子电路包括连接于所述第一逻辑控制子电路的第一PMOS管P1和第一NMOS管N1、连接于所述第二逻辑控制子电路的第二PMOS管P2和第二NMOS管N2；所述第一PMOS管P1和所述第一NMOS管N1之间还串联有第一电阻R1和第二电阻R2，所述输出子电路的第一输出端DM_TX连接于所述第一电阻R1和所述第二电阻R2连接端；所述第二PMOS管P2和所述第二NMOS管N2之间还串联有第三电阻R3和第四电阻R4，所述输出子电路的第二输出端DP_TX连接于所述第三电阻R3和所述第四电阻R4连接端；所述第一输出端DM_TX和所述第二输出端DP_TX用以分别输出带驱动能力的第二时钟信号和第三时钟信号。
如图5所示，所述第一PMOS管P1的源极连接于电源VDD、栅极接收所述第一控制信号p_m、漏极连接于所述第一电阻R1的一端，所述第一电阻R1的另一端连接于所述第二电阻R2的一端和所述第一输出端DM_TX，所述第二电阻R2的另一端连接于所述第一NMOS管N1的漏极，所述第一NMOS管N1的栅极接收第二控制信号n_m、源极接地VSS；
所述第二PMOS管P2的源极连接于电源VDD、栅极接收所述第三控制信号p_b_m、漏极连接于所述第三电阻R3的一端，所述第三电阻R3的另一端连接于所述第四电阻R4的一端和所述第二输出端DP_TX，所述第二电阻R2的另一端连接于所述第二NMOS管N2的漏极，所述第二NMOS管N2的栅极接收第四控制信号n_b_m、源极接地VSS。
在具体实施例中，如图2、图3和图5所示，本发明实施例工作原理为：
当使能信号EN为低时，第一差分信号p和第三差分信号p_b为高，第二差分信号n和第四差分信号n_b为低，经逻辑控制子电路处理后，第一控制信号p_m和第二控制信号n_m分别等于输入第一差分信号p和第二差分信号n，第三控制信号p_b_m和第四控制信号n_b_m分别等于输入第三差分信号p_b和第四差分信号n_b，即第一控制信号p_m为高，第三控制信号p_b_m为高，第二控制信号n_m为低，第四控制信号n_b_m为低，此时，输出子电路中的场效应管完全关闭，实现了第一输出端DM_TX和第二输出端DP_TX为浮空状态;
当使能信号EN为高时，第一时钟信号CNKI输入，第一差分信号p和第二差分信号n为高，第三差分信号p_b和第四差分信号n_b为低，经逻辑控制子电路处理后，第一控制信号p_m和第二控制信号n_m相等，并等于第一差分信号p，同理第三控制信号p_b_m和第四控制信号n_b_m相等，并等于第三差分信号p_b。即可实现用于控制场效应管的控制信号完全一致，消除了因为控制信号不一致对输出时钟带来的影响。
应当理解的是，以上仅为本发明的优选实施例，不能因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
Claims (5)
1.一种高速时钟驱动电路，其特征在于，所述电路包括单端转差分子电路、逻辑控制子电路和输出子电路，所述单端转差分子电路将输入的第一时钟信号经处理后输出四个差分信号至所述逻辑控制子电路，所述逻辑控制子电路根据使能信号将所述四个差分信号处理并输出四个控制信号；所述逻辑控制子电路将四个控制信号输入至所述输出子电路用以控制所述输出子电路的开启/关断；
所述逻辑控制子电路包括：
当所述使能信号为高时，用以使第一控制信号和第二控制信号相等并等于第一差分信号，当所述使能信号为低时，用以使第一控制信号等于第一差分信号、第二控制信号等于第二差分信号的第一逻辑控制子电路；
当所述使能信号为高时，用以使第三控制信号和第四控制信号相等并等于第三差分信号，当所述使能信号为低时，用以使第三控制信号等于第三差分信号、第四控制信号等于第四差分信号的第二逻辑控制子电路。
2.根据权利要求1所述的高速时钟驱动电路，其特征在于，所述第一逻辑控制子电路与所述第二逻辑控制子电路的结构相同。
3.根据权利要求1所述的高速时钟驱动电路，其特征在于，所述单端转差分子电路包括第一与非门模块、第一反相器，所述单端转差分子电路还包括依次连接的第四反相器和第五反相器，所述第一与非门模块接收第一时钟信号和使能信号，所述第一反相器连接于所述第一与非门模块；所述第四反相器连接于所述第一反相器、并输出第三差分信号，所述第五反相器连接于第四反相器、并输出第二差分信号；
所述单端转差分子电路还包括第二与非门模块、第二反相器和第三反相器，所述单端转差分子电路还包括依次连接的第六反相器和第七反相器，所述第二反相器接收所述第一时钟信号并输出至所述第二与非门模块，所述第二与非门模块接收所述第二反相器反向后的第一时钟信号和所述使能信号，所述第三反相器连接于所述第二与非门模块，所述第六反相器连接于所述第三反相器、并输出第一差分信号，所述第七反相器连接于所述第六反相器、并输出第四差分信号。
4.根据权利要求1所述的高速时钟驱动电路，其特征在于，所述输出子电路包括连接于所述第一逻辑控制子电路的第一PMOS管和第一NMOS管、连接于所述第二逻辑控制子电路的第二PMOS管和第二NMOS管；所述第一PMOS管和所述第一NMOS管之间还串联有第一电阻和第二电阻，所述输出子电路的第一输出端连接于所述第一电阻和所述第二电阻连接端；所述第二PMOS管和所述第二NMOS管之间还串联有第三电阻和第四电阻，所述输出子电路的第二输出端连接于所述第三电阻和所述第四电阻连接端；所述第一输出端和所述第二输出端用以分别输出带驱动能力的第二时钟信号和第三时钟信号。
5.根据权利要求4所述的高速时钟驱动电路，其特征在于，所述第一PMOS管的源极连接于电源、栅极接收所述第一控制信号、漏极连接于所述第一电阻的一端，所述第一电阻的另一端连接于所述第二电阻的一端和所述第一输出端，所述第二电阻的另一端连接于所述第一NMOS管的漏极，所述第一NMOS管的栅极接收第二控制信号、源极接地；
所述第二PMOS管的源极连接于电源、栅极接收所述第三控制信号、漏极连接于所述第三电阻的一端，所述第三电阻的另一端连接于所述第四电阻的一端和所述第二输出端，所述第二电阻的另一端连接于所述第二NMOS管的漏极，所述第二NMOS管的栅极接收第四控制信号、源极接地。
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111431522B (zh) * | 2020-04-22 | 2023-05-12 | 上海微阱电子科技有限公司 | 一种能够兼容输出的mipi驱动电路 |
Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0220596A2 (en) * | 1985-10-28 | 1987-05-06 | International Business Machines Corporation | Dual fault-masking redundancy logic circuits |
| CN101854173A (zh) * | 2010-06-11 | 2010-10-06 | 西安电子科技大学 | 基于ECL的InGaP/GaAs HBT超高速二分频电路 |
| CN105049030A (zh) * | 2015-07-28 | 2015-11-11 | 电子科技大学 | 一种带消隐功能的驱动电路 |
| CN105471420A (zh) * | 2014-08-26 | 2016-04-06 | 深圳中德世纪新能源有限公司 | 一种差分i2c总线通信接口电路 |
| CN106953622A (zh) * | 2017-03-01 | 2017-07-14 | 北京时代民芯科技有限公司 | 一种可编程调节共模电平的高速时钟接收电路 |
| CN107066416A (zh) * | 2016-12-20 | 2017-08-18 | 华为技术有限公司 | 串行通信系统的驱动电路及驱动方法 |
| CN107947784A (zh) * | 2017-10-20 | 2018-04-20 | 上海华力微电子有限公司 | 一种高性能输出驱动电路 |
| JP2018088828A (ja) * | 2018-03-12 | 2018-06-07 | ローム株式会社 | 電流モード制御型スイッチング電源装置 |
| CN108599750A (zh) * | 2018-01-23 | 2018-09-28 | 电子科技大学 | 一种SiC-BJT的单电源驱动电路 |
| CN110244832A (zh) * | 2018-03-07 | 2019-09-17 | 三星电子株式会社 | 半导体电路以及半导体系统 |
| CN110389618A (zh) * | 2018-04-17 | 2019-10-29 | 爱思开海力士有限公司 | 发送电路、使用发送电路的半导体装置和半导体系统 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7376212B2 (en) * | 2004-06-03 | 2008-05-20 | Silicon Laboratories Inc. | RF isolator with differential input/output |
-
2019
- 2019-12-04 CN CN201911223957.1A patent/CN110971228B/zh active Active
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0220596A2 (en) * | 1985-10-28 | 1987-05-06 | International Business Machines Corporation | Dual fault-masking redundancy logic circuits |
| CN101854173A (zh) * | 2010-06-11 | 2010-10-06 | 西安电子科技大学 | 基于ECL的InGaP/GaAs HBT超高速二分频电路 |
| CN105471420A (zh) * | 2014-08-26 | 2016-04-06 | 深圳中德世纪新能源有限公司 | 一种差分i2c总线通信接口电路 |
| CN105049030A (zh) * | 2015-07-28 | 2015-11-11 | 电子科技大学 | 一种带消隐功能的驱动电路 |
| CN107066416A (zh) * | 2016-12-20 | 2017-08-18 | 华为技术有限公司 | 串行通信系统的驱动电路及驱动方法 |
| CN106953622A (zh) * | 2017-03-01 | 2017-07-14 | 北京时代民芯科技有限公司 | 一种可编程调节共模电平的高速时钟接收电路 |
| CN107947784A (zh) * | 2017-10-20 | 2018-04-20 | 上海华力微电子有限公司 | 一种高性能输出驱动电路 |
| CN108599750A (zh) * | 2018-01-23 | 2018-09-28 | 电子科技大学 | 一种SiC-BJT的单电源驱动电路 |
| CN110244832A (zh) * | 2018-03-07 | 2019-09-17 | 三星电子株式会社 | 半导体电路以及半导体系统 |
| JP2018088828A (ja) * | 2018-03-12 | 2018-06-07 | ローム株式会社 | 電流モード制御型スイッチング電源装置 |
| CN110389618A (zh) * | 2018-04-17 | 2019-10-29 | 爱思开海力士有限公司 | 发送电路、使用发送电路的半导体装置和半导体系统 |
Non-Patent Citations (2)
| Title |
|---|
| A power-efficient switchable CML driver at 10 Gbps;Peipei Chen等;《Journal of Semiconductors》;20160215(第02期);297-301 * |
| 基于WINCE5.0的差分接口LCD驱动的实现;沈杰等;《杭州电子科技大学学报》;20120815(第04期);177-182 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110971228A (zh) | 2020-04-07 |
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| GR01 | Patent grant | ||
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