JP2006287797A - レベル変換回路 - Google Patents
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- H03K3/35613—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration
Abstract
【課題】 入力される小振幅の信号の論理レベルを他の論理レベルへ変換する際に、少ない回路構成で適切にレベル変換を行う技術を提供する。
【解決手段】
差動入力信号を受け差動電流を出力する差動対トランジスタ(N1、N2)と、前記差動電流を入力として受け、ミラー電流を差動出力端(T1、T2)に出力するカレントミラー回路(CM1〜CM4)と、前記差動出力端間に接続されたCMOS型ラッチ回路(2)とを有する。
【選択図】 図3
【解決手段】
差動入力信号を受け差動電流を出力する差動対トランジスタ(N1、N2)と、前記差動電流を入力として受け、ミラー電流を差動出力端(T1、T2)に出力するカレントミラー回路(CM1〜CM4)と、前記差動出力端間に接続されたCMOS型ラッチ回路(2)とを有する。
【選択図】 図3
Description
本発明は、レベル変換回路に関する。
近年の半導体デバイスは、複雑な処理を適切に実行するために、複数のロジック回路によって構成されている。半導体デバイスを構成するロジック回路には、TTL(Transistor Transistor Logic)回路やCMOS論理回路などが存在する。半導体デバイスの内部では、ロジック回路はインターフェースを介して接続されている。半導体デバイスに搭載されるインターフェースとしては、そのロジック回路の論理レベルに対応するもの(例えば、TTLインターフェースやCMOSインターフェースなど)が採用されている。
また、半導体技術の進歩にともなって、半導体デバイスにおける情報処理速度は年々高速化してきている。特に、ここ数年におけるデータ転送速度は、一気にGbps転送帯域まで高速化されてきている。半導体デバイスの高速化に対応して、より高速なデバイス間のデータ転送技術が要求されている。上述した従来のインターフェース(TTLインターフェースやCMOSインターフェースなど)は、比較的大きい振幅レベルが要求されるため、バスクロックが100MHzを超える場合、適切な速度でデータ転送を行うことができないことがある。
また、半導体技術の進歩にともなって、半導体デバイスにおける情報処理速度は年々高速化してきている。特に、ここ数年におけるデータ転送速度は、一気にGbps転送帯域まで高速化されてきている。半導体デバイスの高速化に対応して、より高速なデバイス間のデータ転送技術が要求されている。上述した従来のインターフェース(TTLインターフェースやCMOSインターフェースなど)は、比較的大きい振幅レベルが要求されるため、バスクロックが100MHzを超える場合、適切な速度でデータ転送を行うことができないことがある。
そのため、上述のGbpsクラスの転送帯域になると、LVDS(Low Voltage Differential Signaling)に代表される差動インターフェースが必須である。従来、差動伝送によるデータ通信を実行する場合、上述のTTL回路やCMOS論理回路(以下、通常ロジック回路と呼ぶ。)と差動伝送回路は別々のブロックに分かれ、その間に変換回路を備えることによって実現されていた。近年では、半導体製造技術の進歩により、一つのデバイスの中に実装することが可能になってきている。これにより、高速データ転送に対応できるデバイスを安価に製造でき、1チップ化により基板面積も縮小できるなど、さまざまなメリットを生み出している。したがって、近年の半導体デバイス内部では、上述の通常ロジック回路と差動伝送回路とが混在して構成されていることが多い。
通常ロジック回路は、グラウンドを除けば1本の線で信号を伝送する1線式(以下、シングルエンドインターフェースと呼ぶ。)である。しかし、差動伝送回路(例えば、Ethernet(登録商標)の信号伝達に使われるCML(Current Mode Logic)や、高速なクロック供給回路などで広く使われているPECL/LVPECLなど)は2本の線で信号を伝送する2線式(以下、ディファレンシャルインターフェースと呼ぶ。)である。
1本の線で信号を伝送するシングルエンドの場合には、信号線以外に必ず接地線が必要である。通常ロジック回路は、伝送される信号が「ある電圧から何ボルト以上あれば“H”レベル」、「何ボルト以下であれば“L”レベル」であるとして“H”レベルと“L”レベルとを判断している。この「ある電圧」をしきい値電圧(スレッショルドレベル)と呼び、TTLやCMOSの場合、電圧基準としてグラウンドレベルが使用される。グラウンドレベルと信号線との電位差によって、信号が“H”レベルなのか“L”レベルなのかを伝える方式が、シングルエンドインターフェースの方式である。
一方、ディファレンシャルインターフェースは、一つの信号伝送のために、必ず2本の信号線が存在する。ディファレンシャルインターフェースの「ディファレンシャル(Differential)」とは、2本の信号線間に生じる電位差を示している。ディファレンシャルインターフェースは、この2信号線間の電位差に基づいて、伝送される信号が“H”レベルか“L”レベルかを判定している。
ディファレンシャルインターフェースは、2本の信号線間に生じる電位差が正であるか負であるかによって、論理が0であるか1であるかを判定している。そのため、伝送される信号のレベルが小振幅であっても適切に信号を伝送することができる。ディファレンシャルインターフェースは、小振幅でも信号を伝送することができるため、高速の信号伝送に適している。
ディファレンシャルインターフェースで伝送された信号をシングルエンドインターフェースに対応するようにレベル変換する場合、つまり、転送される信号の論理レベルを他の論理レベルに変換したときに、変換実行後の論理レベルのデューティ比が劣化(変化)してしまうことがある。デューティ比の劣化を抑制する技術として、レベル変換回路の後段に位相補正回路を備える技術が知られている(例えば、特許文献1参照。)。
図1は、特許文献1に記載の従来技術の構成を示す回路図である。特許文献1に記載の従来のレベル変換回路は、例えば5Vの互いに逆相の2相のクロックCK,CKXを、例えば15Vの同一周期の2相のクロックに変換する第1,第2のレベル変換手段である2つのレベルシフタ(LVL)101,103と、この2つのレベルシフタ101,103の各出力クロックの位相を反転する2つのインバータ102,104と、この2つのインバータ102,104の各出力クロックの位相を合わせる位相合わせ回路105とを有する構成となっている。
上記構成のレベル変換回路において、互いに逆相の2相のクロックCK,CKXは、レベルシフタ101のa,b入力になるとともに、レベルシフタ103のb,a入力になる。すなわち、レベルシフタ101,103には、2相のクロックCK,CKXが互いに逆相で入力されることになる。レベルシフタ101,103は各々ほぼ等しい回路特性を持ち、互いに逆相の1相のクロックをそれぞれ出力する。
図1において、位相合わせ回路105は、インバータ102,104の各出力クロックの位相を反転するインバータ107、109と、インバータ111,112が互いに逆方向に並列接続され、インバータ107、109の各出力クロックをラッチするラッチ回路106と、このラッチ回路106の2つの出力クロックの位相を反転し、互いに逆相の2相のクロックCK,CKXとして出力するインバータ108,110とを有する構成となっている。
上述したように特許文献1に記載の技術は、二組のレベルシフタの一方に正相の差動信号を入力し、他方のレベルシフタに逆相の差動信号を入力している。したがって、レベルシフタが2組必要である。また、位相合わせ回路がレベルシフタに影響を与えることを防止するため、位相合わせ回路とレベルシフタとの間にインバータを備えている。そして、位相合わせ回路は、位相補完を行う為に、二つのインバータを備えている。このため、従来の技術では、少なくとも4つのインバータが必要である。
また、この位相合わせ回路は、レベルシフタの後段に備えられたインバータの出力を位相補完することで、所望の信号を生成している。しかしながら、特許文献1に記載の技術は、近年の半導体装置に要求されているCMLレベルなどの小振幅の論理レベルをCMOSレベルへ変換することが困難である。入力される小振幅の信号の論理レベルを他の論理レベルへ変換する際に、少ない回路構成で適切にレベル変換を行う技術が望まれている。
以下に、[発明を実施するための最良の形態]で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、[特許請求の範囲]の記載と[発明を実施するための最良の形態]との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。
上記の課題を解決するために、本発明のレベル変換回路は、差動入力信号を受け差動電流を出力する差動対トランジスタ(N1、N2)と、前記差動電流を入力として受け、ミラー電流を差動出力端(T1、T2)に出力するカレントミラー回路(CM1〜CM4)と、前記差動出力端間に接続されたCMOS型ラッチ回路(2)とを有する。
また、本発明のレベル変換回路は、前記差動対トランジスタを構成する第1及び第2のトランジスタ(N1、N2)と、前記第1のトランジスタの出力電流を受け、第1のミラー電流を出力する第1のカレントミラー回路(CM1)と、前記第2のトランジスタの出力電流を受け、第2のミラー電流を出力する第2のカレントミラー回路(CM3)と、前記第2のミラー電流を受け、前記差動出力端を構成する第1出力端(T1)に第3のミラー電流を出力する第3のカレントミラー回路(CM2)と、前記第1のミラー電流を受け、前記差動出力端を構成する第2出力端(T2)に第4のミラー電流を出力する第4のカレントミラー回路(CM4)とを有する。
本発明によると、入力される信号の論理レベルを他の論理レベルへ適切に変換することができるようになる。
そのため、例えば、CML論理レベルの差動クロック信号を、デューティ劣化なしCMOS論理レベルへ変換した場合、クロックの両エッジ(立ち上がりと立ち下がり)を使用するフリップフロップなどの同期回路において、デューティ劣化によるタイミングマージン減少を抑えることが可能となる。
つまり、デューティ比が50%とならない場合、
クロックの両エッジタイミングの時間<クロック周期/2
となる。これは、同期回路において、デューティ劣化の分、タイミングマージンが減少することを意味する。したがって、レベル変換を要求される半導体装置に、本発明のレベル変換回路を搭載した場合、デューティ劣化が生じる原因となるのは、相対精度ばらつきのみとなり、デバイスばらつき等によるデューティ比のばらつきが生じない。このため、最大限のタイミングマージンを確保することが可能になる。
クロックの両エッジタイミングの時間<クロック周期/2
となる。これは、同期回路において、デューティ劣化の分、タイミングマージンが減少することを意味する。したがって、レベル変換を要求される半導体装置に、本発明のレベル変換回路を搭載した場合、デューティ劣化が生じる原因となるのは、相対精度ばらつきのみとなり、デバイスばらつき等によるデューティ比のばらつきが生じない。このため、最大限のタイミングマージンを確保することが可能になる。
[第1の実施形態]
以下に、図面を参照して本発明を実施するための形態について述べる。図2は、本発明のレベル変換回路を搭載する半導体装置の構成を例示するブロック図である。図2を参照すると、その半導体装置20は、第1論理レベル回路ブロック21と、第2論理レベル回路ブロック22と、その第1論理レベル回路ブロック21の論理レベルを第2論理レベル回路ブロック22の論理レベルに変換するレベル変換回路10とを備えて構成されている。以下の実施形態において、第1論理レベル回路ブロック21がディファレンシャルインターフェースによる信号伝送が実行される回路ブロックであり、CML(Current Mode Logic:)レベルで動作する回路を備えているものとする。また、第2論理レベル回路ブロック22がディファレンシャルインターフェースによる信号伝送が実行される回路ブロックであり、CMOS(Complementary MOS)レベルで動作する回路を備えているものとする。したがって、以下の実施形態では、そのレベル変換回路10は、CMLレベルの信号をCMOSレベルに変換する回路であることを前程に説明を行う。なお、本実施形態において、レベル変換回路10が実行するレベル変換は、CMLレベルからCMOSレベルへの変換のみに限定されるものではない。本実施形態のレベル変換回路10は、第1論理レベル回路ブロック21と第2論理レベル回路ブロック22とが、異なる論理レベルである場合に適用可能であり、特に、小振幅の信号を他の大振幅の信号に変換する場合に効果的である。
以下に、図面を参照して本発明を実施するための形態について述べる。図2は、本発明のレベル変換回路を搭載する半導体装置の構成を例示するブロック図である。図2を参照すると、その半導体装置20は、第1論理レベル回路ブロック21と、第2論理レベル回路ブロック22と、その第1論理レベル回路ブロック21の論理レベルを第2論理レベル回路ブロック22の論理レベルに変換するレベル変換回路10とを備えて構成されている。以下の実施形態において、第1論理レベル回路ブロック21がディファレンシャルインターフェースによる信号伝送が実行される回路ブロックであり、CML(Current Mode Logic:)レベルで動作する回路を備えているものとする。また、第2論理レベル回路ブロック22がディファレンシャルインターフェースによる信号伝送が実行される回路ブロックであり、CMOS(Complementary MOS)レベルで動作する回路を備えているものとする。したがって、以下の実施形態では、そのレベル変換回路10は、CMLレベルの信号をCMOSレベルに変換する回路であることを前程に説明を行う。なお、本実施形態において、レベル変換回路10が実行するレベル変換は、CMLレベルからCMOSレベルへの変換のみに限定されるものではない。本実施形態のレベル変換回路10は、第1論理レベル回路ブロック21と第2論理レベル回路ブロック22とが、異なる論理レベルである場合に適用可能であり、特に、小振幅の信号を他の大振幅の信号に変換する場合に効果的である。
図2に示されているように、レベル変換回路10は、第1論理レベル回路ブロック21から出力される差動入力信号(IN_P、IN_N)の論理レベルを変換して出力信号(OUT_P、OUT_N)を生成し、第2論理レベル回路ブロック22に供給している。第2論理レベル回路ブロック22は、レベル変換回路10から供給される出力信号(OUT_P、OUT_N)と、その第2論理レベル回路ブロック22に対応するしきい値電圧とに基づいて、回路内部での論理(供給される信号がHレベルなのかLレベルなのか)を特定している。
図3は、本実施形態のレベル変換回路10の構成を例示する回路図である。図3を参照すると、本実施形態のレベル変換回路10は、レベル変換部1と位相補完回路2とを含んで構成されている。図3に示されているように、レベル変換部1は、差動入力信号(IN_P、IN_N)を受ける入力段5と、複数のカレントミラー回路(CM1〜CM4)と、出力信号(OUT_P、OUT_N)を生成する第1出力段6、第2出力段7と、定電流源8とを含んで構成されている。また、図3を参照すると、位相補完回路2は、第1インバータ3と、第2インバータ4とを含んで構成されている。図3に示されているように、第1インバータ3の出力端は、第2ノード12を介して第2インバータ4の入力端に接続されている。同様に、第2インバータ4の出力端は、第1ノード11を介して第1インバータ3に接続されている。さらに、図3に示されているように、第2インバータ4の出力端は、第1ノード11を介して第1出力端子T1に接続されている。同様に、第1インバータ3の出力端は、第2ノード12を介して第2出力端子T2に接続されている。また、図3に示されているように、入力段5と第2電源線VSSとの間には定電流源8が接続されている。
レベル変換部1の入力段5は、第1入力端子IN1を介して第1差動入力信号IN_Pを受ける第1NチャネルMOSトランジスタ(以下、NMOSトランジスタと称する)N1と、第2入力端子IN2を介して第2差動入力信号IN_Nを受ける第2NMOSトランジスタN2とを含んで構成されている。そして、レベル変換部1の第1カレントミラー回路CM1は、第1PチャネルMOSトランジスタ(以下、PMOSトランジスタと称する)P1、第2PMOSトランジスタP2および第3PMOSトランジスタP3とを含んで構成されている。その第1PMOSトランジスタP1のドレインは第1NMOSトランジスタN1のドレインに接続されている。図3に示されているように、第1PMOSトランジスタP1〜第3PMOSトランジスタP3のそれぞれのゲートは互いに接続されている。また、そのゲートは、第1PMOSトランジスタP1のドレインに短絡されている。
レベル変換部1の第2カレントミラー回路CM2は、第3NMOSトランジスタN3と第4NMOSトランジスタN4とを含んで構成されている。図3に示されているように、第3NMOSトランジスタN3と第4NMOSトランジスタN4のゲートは互いに接続され、さらに、第4NMOSトランジスタN4のドレインはそのゲートに短絡されている。また、図3を参照すると、前述の第3PMOSトランジスタP3のドレインと第3NMOSトランジスタN3ドレインとが接続され、第1出力段6を構成している。
さらに、第3カレントミラー回路CM3は、第4PMOSトランジスタP4、第5PMOSトランジスタP5および第6PMOSトランジスタP6を含んで構成されている。第4PMOSトランジスタP4のドレインは第2NMOSトランジスタN2のドレインに接続されている。図3に示されているように、第4PMOSトランジスタP4〜第6PMOSトランジスタP6のゲートが互いに接続され、さらにそのゲートは第4PMOSトランジスタP4のドレインに短絡されている。そして、第4カレントミラー回路CM4は、第5NMOSトランジスタN5と第6NMOSトランジスタN6とを含んで構成されている。図3を参照すると、第5NMOSトランジスタN5と第6NMOSトランジスタN6のゲートは互いに接続され、そのゲートは第5NMOSトランジスタN5のドレインに短絡されている。さらに第5NMOSトランジスタN5のドレインは、第1カレントミラー回路CM1の第2PMOSトランジスタP2のドレインに接続されている。同様に、第2カレントミラー回路CM2の第4NMOSトランジスタN4のドレインは、第3カレントミラー回路CM3の第5PMOSトランジスタP5のドレインに接続されている。また、第6PMOSトランジスタP6のドレインと第6NMOSトランジスタN6のドレインとが接続され、第2出力段7を構成している。
図4は、第1の実施形態における位相補完回路2の構成を例示する回路図である。図4に示されているように、位相補完回路2の第1インバータ3は、第7PMOSトランジスタP7と第7NMOSトランジスタN7とを含んで構成され、CMOSインバータを形成している。同様に、第2インバータ4は第8PMOSトランジスタP8と第8NMOSトランジスタN8とを含んで構成され、CMOSインバータを形成している。図4を参照すると、第1インバータ3には、第1ノード11を介して非反転出力信号OUT_Pが供給されている。同様に、第2インバータ4には、第2ノード12を介して反転出力信号OUT_Nが供給されている。
図5は、第1の実施形態のレベル変換回路10において、位相補完回路2の動作を停止した場合の構成(以下、『10’』の符号を付加して区別する。)を例示する回路図である。図5に示されているように、レベル変換回路10’は、第1差動入力信号IN_Pに応答して、第1初期出力信号V1を出力し、第2差動入力信号IN_Nに応答して、第2初期出力信号V2を出力している。
図6は、レベル変換回路10’に供給される差動入力信号(IN_P,IN_N)と、その差動入力信号(IN_P,IN_N)に応答して出力される初期出力信号(V1,V2)と、レベル変換回路10’の後段に接続される第2論理レベル回路ブロック22(例えば、CMOS論理レベルの回路ブロック)の内部信号とのそれぞれの信号波形を示すタイミングチャートである。図6の分図(a)は、差動入力信号(IN_P,IN_N)の信号波形を示している。また、図6の分図(b)の第1初期出力波形25は、第1初期出力信号V1の時間変化を示す波形である。同様に、図6の分図(b)の第2初期出力波形26は、第2初期出力信号V2の時間変化を示している。さらに、図6の分図(c)は、初期出力信号(V1,V2)がCMOS論理レベルの回路ブロックに供給された場合の内部信号波形を示している。
図6の分図(b)に示されているしきい値波形17は、レベル変換回路10’の後段のCMOS論理レベルの回路ブロックのしきい値電圧Vthを示している。また、波形18は、第1初期出力信号V1と第2初期出力信号V2とを平均した電圧を示している。図6に示されているように、レベル変換回路10’の前段に接続される第1論理レベル回路ブロック21(例えば、CML論理レベルの回路ブロック)から供給される差動入力信号のレベル変換を実行した場合、しきい値波形17と波形18とが一致しない場合がある。このときには、図6の分図(c)を参照すると、第2論理レベル回路ブロック22では、差動入力信号(IN_P,IN_N)のデューティ比とは異なる信号が生成されてしまうことが示されている。
図7は、レベル変換回路10において、位相補完回路2を動作させている場合の差動入力信号(IN_P,IN_N)と、その差動入力信号(IN_P,IN_N)に応答して出力される出力信号(OUT_P、OUT_N)と、そのレベル変換回路10の後段に接続される第2論理レベル回路ブロック22の内部信号波形とを示すタイミングチャートである。図7の分図(a)は、差動入力信号(IN_P,IN_N)の信号波形を示している。図7の分図(b)の反転出力波形23は、第1差動入力信号IN_Pに応答してレベル変換回路10から出力される非反転出力信号OUT_Pの時間変化を示す波形である。同様に、図7の分図(b)の非反転出力波形24は、第2差動入力信号IN_Nに応答してレベル変換回路10から出力される反転出力信号OUT_Nの時間変化を示す波形である。また、図7の分図(c)は、レベル変換回路10の後段に備えられる第2論理レベル回路ブロック22の内部の信号波形を示している。
図7の分図(b)を参照すると、位相補完回路2を動作させているレベル変換回路10において、反転出力波形23と非反転出力波形24との交点(以下、クロスポイントと呼ぶ)の電位がしきい値波形17に一致することが示されている。クロスポイントの電位がしきい値電圧Vthに一致することによって、図7の分図(c)に示されているように、レベル変換回路10は、後段の第2論理レベル回路ブロック22における信号波形のデューティ比と、差動入力信号(IN_P,IN_N)のデューティ比とが一致するようなレベル変換を実行している。
図8は、第1初期出力信号V1および第2初期出力信号V2に基づいて、非反転出力信号OUT_Pと反転出力信号OUT_Nとを生成する動作を具体的に示す図である。以下、図8を参照して、位相補完回路2の作用について説明を行う。
ここで、位相補完回路2を構成する第1インバータ3と第2インバータ4とのそれぞれのドライブ能力は、レベル変換回路10のレベル変換部1から出力される信号電圧に対応して、論理の反転が起こる程度のドライブ能力であるものとする。従って、以下の説明において、第1初期出力信号V1が供給される第1インバータ3(または第2初期出力信号V2が供給される第2インバータ4)は、その供給される信号が第1インバータ3(または第2インバータ4)のしきい値電圧を超えたときに、論理が反転する構成であるものとする。
レベル変換部1は、入力の論理レベルを、小振幅からCMOSレベルに変換する。このとき、第1初期出力信号V1と第2初期出力信号V2との交点(クロスポイント)の電位は、第2論理レベル回路ブロック22を構成するCMOS回路のしきい値電圧Vthと一致していない場合がある。ここで、位相補完回路2は、入出力される信号の平均電圧を、その位相補完回路2構成する第1インバータ3および第2インバータ4のしきい値電圧Vtに安定させようとする。そのため、レベル変換部1の出力段に位相補完回路2を接続することで、レベル変換回路10の出力信号(OUT_P,OUT_N)の平均電圧は、第1インバータ3および第2インバータ4のしきい値電圧Vtに近づくように作用する。この第1インバータ3および第2インバータ4のしきい値電圧Vtが、レベル変換回路10の後段に備えられて第2論理レベル回路ブロック22のしきい値電圧Vthに等しくなるように構成する。
それによって、レベル変換回路10は、第2論理レベル回路ブロック22の内部信号のデューティ比が、差動入力信号(IN_P,IN_N)のデューティ比に等しくなるような(または概ね等しくなるような)出力信号(OUT_P,OUT_N)を出力することができる。
本実施形態における位相補完回路2は、前述してきたように二つのインバータ(3、4)の入力端子と出力端子とを互いに接続して構成されている(図4参照)。第1インバータ3は、第1ノード11の電位が位相補完回路側閾値Vtより大きいとき、第2ノード12の電位を第2電源電線VSSの電位にプルダウンしようとする。また、第1インバータ3は、第1ノード11の電位が位相補完回路側閾値Vtより小さいとき、第2ノード12の電位を第1電源線VDDの電位にプルアップしようとする。同様に、第2インバータ4は、第2ノード12の電位が位相補完回路側閾値Vtより大きいとき、第1ノード11の電位を第2電源電線VSSの電位にプルダウンしようとする。また、第2インバータ4は、第2ノード12の電位が位相補完回路側閾値Vtより小さいとき、第1ノード11の電位を第1電源線VDDの電位にプルアップしようとする。このとき、第1ノード11(または第2ノード12)と位相補完回路側閾値Vtとの電位差が大きいほど、第1インバータ3(または第2インバータ4)は、高いドライブ能力で出力ノード12(または第1ノード11)を駆動する。
図8を参照すると、第1初期出力波形25および第2初期出力波形26は、位相補完回路2の動作を停止させた場合のレベル変換部1の出力波形を図6に示されている第1初期出力波形25および第2初期出力波形26よりも、さらに詳細に示す信号波形である。また、しきい値波形17は、第2論理レベル回路ブロック22のしきい値電圧Vthを示している。さらに、波形18は、第1初期出力信号V1と第2初期出力信号V2との平均の電圧を示している。ここで、任意の時刻における第1初期出力信号V1の電位を第1電圧v1とし、同様に任意の時刻における第2初期出力信号V2の電圧を第2電圧v2とする。また、位相補完回路2は第2論理レベル回路ブロック22のしきい値電圧Vthと同じしきい値電圧を有するものとする。
また、図8を参照すると、時刻t31、時刻t35、時刻t36において、第1初期出力信号V1と第2初期出力信号V2との平均の電圧Vaは、
平均電圧Va=(第1電圧v1+第2電圧v2)/2=しきい値電圧Vth
であることが示されている。さらに、
時刻t32においては、 第1電圧v1=しきい値電圧Vth であり、
時刻t33においては、 第1電圧v1=第2電圧v2 であり、
時刻t34においては、 第2電圧v2=しきい値電圧Vth であることが示されている。
平均電圧Va=(第1電圧v1+第2電圧v2)/2=しきい値電圧Vth
であることが示されている。さらに、
時刻t32においては、 第1電圧v1=しきい値電圧Vth であり、
時刻t33においては、 第1電圧v1=第2電圧v2 であり、
時刻t34においては、 第2電圧v2=しきい値電圧Vth であることが示されている。
ここで、時刻t32から時刻t33まで期間を第1期間T1とし、時刻t33から時刻t34までの期間を第2期間T2とし、時刻t34から時刻t35までの期間を第3期間T3とし、時刻t35から時刻t36までの期間を第4期間T4とする。また、時刻t31から時刻t35までの期間を第5期間T5とし、時刻t34から時刻t37までの期間を第6期間T6とする。
この場合において、前述した第1初期出力信号V1と第2初期出力信号V2との平均の電圧Va(平均電圧Va=(第1電圧v1+第2電圧v2)/2)と、しきい値電圧Vthとが一致していない場合を考える。時刻t31、時刻t35、時刻t36においては、
平均電圧Va=しきい値電圧Vth
である。したがって、それ以外の任意の時刻においては、平均電圧Vaとしきい値電圧Vthとが一致していないこととなる。
平均電圧Va=しきい値電圧Vth
である。したがって、それ以外の任意の時刻においては、平均電圧Vaとしきい値電圧Vthとが一致していないこととなる。
ここで、平均電圧Va≠しきい値電圧Vthである場合であって、かつ、
第1電圧v1>第2電圧v2>しきい値電圧Vth
が成立するとき(図8の第2期間T2の状態)を考える。その場合において、第1インバータ3と第2インバータ4とのそれぞれは、入力される信号電圧(v1、v2)に応答して出力を第2電源線VSSの電位にプルダウンしようとする(図9参照)。したがって、このときの第1インバータ3は、第1初期出力信号V1に応答して第2初期出力信号V2をしきい値電圧Vthに近づけるように作用し、同時に第2インバータ4は、第2初期出力信号V2に応答して第1初期出力信号V1をしきい値電圧Vthに近づけるように作用する。図9は、上記の条件を満たす場合の位相補完回路2の動作を具体的に示す図である。図9を参照すると、位相補完回路2の第1インバータ3には、第1ノード11を介して第1初期出力信号V1が供給されている。図9に示されているように、第1インバータ3の第7NMOSトランジスタN7は、その第1初期出力信号V1に応答して活性化され、第2ノード12を第2電源線VSSにプルダウンするように動作している。このとき、第2インバータ4には、第2ノード12を介して第2初期出力信号V2が供給されている。図9に示されているように、第2インバータ4の第8NMOSトランジスタN8は、その第2初期出力信号V2に応答して活性化され、第1ノード11を第2電源線VSSにプルダウンするように動作している。
第1電圧v1>第2電圧v2>しきい値電圧Vth
が成立するとき(図8の第2期間T2の状態)を考える。その場合において、第1インバータ3と第2インバータ4とのそれぞれは、入力される信号電圧(v1、v2)に応答して出力を第2電源線VSSの電位にプルダウンしようとする(図9参照)。したがって、このときの第1インバータ3は、第1初期出力信号V1に応答して第2初期出力信号V2をしきい値電圧Vthに近づけるように作用し、同時に第2インバータ4は、第2初期出力信号V2に応答して第1初期出力信号V1をしきい値電圧Vthに近づけるように作用する。図9は、上記の条件を満たす場合の位相補完回路2の動作を具体的に示す図である。図9を参照すると、位相補完回路2の第1インバータ3には、第1ノード11を介して第1初期出力信号V1が供給されている。図9に示されているように、第1インバータ3の第7NMOSトランジスタN7は、その第1初期出力信号V1に応答して活性化され、第2ノード12を第2電源線VSSにプルダウンするように動作している。このとき、第2インバータ4には、第2ノード12を介して第2初期出力信号V2が供給されている。図9に示されているように、第2インバータ4の第8NMOSトランジスタN8は、その第2初期出力信号V2に応答して活性化され、第1ノード11を第2電源線VSSにプルダウンするように動作している。
この状態では、
第1電圧v1−しきい値電圧Vth>第2電圧v2−しきい値電圧Vth
である。そのため、第1インバータ3は、第2インバータ4が第1ノード11をプルダウンするよりも、高いドライブ能力で第2ノード12を第2電源線VSSにプルダウンする。したがって、第1ノード11の電位がしきい値電圧Vthに達するよりも早く、第2ノード12の電位がしきい値電圧Vthに達する。これにより、時間経過に対応して、第1電圧v1、第2電圧v2およびしきい値電圧Vthの関係が、
第1電圧v1>第2電圧v2>しきい値電圧Vth
から
第1電圧v1>しきい値電圧Vth>第2電圧v2
へ遷移する。
第1電圧v1−しきい値電圧Vth>第2電圧v2−しきい値電圧Vth
である。そのため、第1インバータ3は、第2インバータ4が第1ノード11をプルダウンするよりも、高いドライブ能力で第2ノード12を第2電源線VSSにプルダウンする。したがって、第1ノード11の電位がしきい値電圧Vthに達するよりも早く、第2ノード12の電位がしきい値電圧Vthに達する。これにより、時間経過に対応して、第1電圧v1、第2電圧v2およびしきい値電圧Vthの関係が、
第1電圧v1>第2電圧v2>しきい値電圧Vth
から
第1電圧v1>しきい値電圧Vth>第2電圧v2
へ遷移する。
第1電圧v1<しきい値電圧Vth<第2電圧v2の場合において、第1インバータ3は、第2ノード12を第1電源線VDDの電位へプルアップしようとする。同時に第2インバータ4は第1ノード11を第2電源線VSSへプルダウンしようとする。このとき、
平均電圧Va>しきい値電圧Vth
であるならば、第2インバータ4は、第1インバータ3が第2ノード12をプルアップするよりも高いドライブ能力で、第1ノード11をプルダウンする。この作用は、平均電圧Va=しきい値電圧Vth になるまで継続する。したがって、位相補完回路2は、
しきい値電圧Vth−第1電圧v1=第2電圧v2−しきい値電圧Vth
という状態に収束するように作用する。
平均電圧Va>しきい値電圧Vth
であるならば、第2インバータ4は、第1インバータ3が第2ノード12をプルアップするよりも高いドライブ能力で、第1ノード11をプルダウンする。この作用は、平均電圧Va=しきい値電圧Vth になるまで継続する。したがって、位相補完回路2は、
しきい値電圧Vth−第1電圧v1=第2電圧v2−しきい値電圧Vth
という状態に収束するように作用する。
さらに、平均電圧Va<しきい値電圧Vth
であるならば、第1インバータ3は、第2インバータ4が第1ノード11をプルダウンするよりも高いドライブ能力で、
第2ノード12を第1電源線VDDにプルアップする。この動作も、平均電圧Va=しきい値電圧Vth になるまで継続する。したがって、どのような場合にあっても、位相補完回路2は、
しきい値電圧Vth−第1電圧v1=第2電圧v2−しきい値電圧Vth
という状態をとるように作用する。
であるならば、第1インバータ3は、第2インバータ4が第1ノード11をプルダウンするよりも高いドライブ能力で、
第2ノード12を第1電源線VDDにプルアップする。この動作も、平均電圧Va=しきい値電圧Vth になるまで継続する。したがって、どのような場合にあっても、位相補完回路2は、
しきい値電圧Vth−第1電圧v1=第2電圧v2−しきい値電圧Vth
という状態をとるように作用する。
このように、位相補完回路2に第1初期出力信号V1と第2初期出力信号V2とが供給される場合、位相補完回路2はその平均電圧Vaをしきい値電圧Vthに安定させるように動作する。この動作は、回路の対称性から、第1初期出力信号V1と第2初期出力信号V2の任意の時刻における電圧(第1電圧v1と第2電圧v2)の大小関係に依存することがない。
図10は、レベル変換部1に接続された位相補完回路2の動作させた場合の出力信号(OUT_P、OUT_N)の信号波形を表す波形図である。図10に示されている非反転出力波形23は、位相補完回路2を動作させた場合における第1出力端子T1の電位の時間変化を示す波形である。同様に反転出力波形24は、そのときの第2出力端子T2の電位の時間変化を示す波形である。また、波形27は、出力信号(OUT_P、OUT_N)の平均電圧を示す波形である。図10を参照すると、位相補完回路2が動作していない場合の波形(25、26)に比較して、非反転出力波形23と反転出力波形24との交点の電位(非反転出力信号OUT_Pと反転出力信号OUT_Nとが等しくなるときの電位)が、しきい値電圧Vthに一致していることが示されている。
図10は、レベル変換部1に接続された位相補完回路2の動作させた場合の出力信号(OUT_P、OUT_N)の信号波形を表す波形図である。図10に示されている非反転出力波形23は、位相補完回路2を動作させた場合における第1出力端子T1の電位の時間変化を示す波形である。同様に反転出力波形24は、そのときの第2出力端子T2の電位の時間変化を示す波形である。また、波形27は、出力信号(OUT_P、OUT_N)の平均電圧を示す波形である。図10を参照すると、位相補完回路2が動作していない場合の波形(25、26)に比較して、非反転出力波形23と反転出力波形24との交点の電位(非反転出力信号OUT_Pと反転出力信号OUT_Nとが等しくなるときの電位)が、しきい値電圧Vthに一致していることが示されている。
このように、レベル変換部1と位相補完回路2とを有するレベル変換回路10を構成する。その場合において、位相補完回路2のしきい値電圧Vtが、レベル変換回路10の後段の第2論理レベル回路ブロック22のしきい値電圧Vthと同様となるように構成する。それによって、レベル変換回路10は、第1論理レベル回路ブロック21から転送される信号の論理レベルを他の論理レベルに変換するときに、変換実行後の論理レベルのデューティ比が劣化(変化)しないような出力信号(OUT_P、OUT_N)を生成することができる。
また、上述してきた説明において、第1初期出力波形25および第2初期出力波形26が交わる点(図8における時刻t33に対応する交点)電位が、しきい値電圧Vthを超えている場合に対応して説明を行ってきたが、これは、しきい値電圧Vthの電位を制限するものではない。例えば、図8の時刻t33において、第1初期出力波形25および第2初期出力波形26が交わる点の電位が、しきい値電圧Vthを下回る場合を例に説明する。
図11は、平均電圧Va≠しきい値電圧Vthである場合であって、かつ、
第1電圧v1<第2電圧v2<しきい値電圧Vth
が成立するときの位相補完回路2の動作を示す回路図である。このとき、第1インバータ3と第2インバータ4とのそれぞれは、入力される信号電圧(v1、v2)に応答して出力を第1電源線VDDにプルアップしようとする(図11参照)。したがって、このときの第1インバータ3は、第1初期出力信号V1に応答して第2初期出力信号V2をしきい値電圧Vthに近づけるように作用し、同時に第2インバータ4は、第2初期出力信号V2に応答して第1初期出力信号V1をしきい値電圧Vthに近づけるように作用する。このように、位相補完回路2は、しきい値電圧Vthの電位に依存することなく
しきい値電圧Vth−第1電圧v1=第2電圧v2−しきい値電圧Vth
という状態をとるように作用することとなる。
第1電圧v1<第2電圧v2<しきい値電圧Vth
が成立するときの位相補完回路2の動作を示す回路図である。このとき、第1インバータ3と第2インバータ4とのそれぞれは、入力される信号電圧(v1、v2)に応答して出力を第1電源線VDDにプルアップしようとする(図11参照)。したがって、このときの第1インバータ3は、第1初期出力信号V1に応答して第2初期出力信号V2をしきい値電圧Vthに近づけるように作用し、同時に第2インバータ4は、第2初期出力信号V2に応答して第1初期出力信号V1をしきい値電圧Vthに近づけるように作用する。このように、位相補完回路2は、しきい値電圧Vthの電位に依存することなく
しきい値電圧Vth−第1電圧v1=第2電圧v2−しきい値電圧Vth
という状態をとるように作用することとなる。
[第2の実施形態]
以下に、図面を参照して本発明の第2の実施形態について説明を行う。図12は、本発明の第2の実施形態のレベル変換回路(以下、『10a』の符号を付加して他の実施形態と区別する。)の構成を示す回路図である。図12を参照すると、第2の実施形態のレベル変換回路10aは、レベル変換部1と、位相補完回路2aとを含んで構成されている。第2の実施形態の位相補完回路2aは、第1の実施形態の位相補完回路2を構成する複数のインバータ(3、4)と異なり、第1NAND回路13と第2NAND回路14とを含んで構成されている。第2の実施形態におけるレベル変換部1は、第1の実施形態におけるレベル変換部1と同様の構成である。したがって、以下の第2の実施形態の説明においては、レベル変換部1に関する詳細な説明は省略する。
以下に、図面を参照して本発明の第2の実施形態について説明を行う。図12は、本発明の第2の実施形態のレベル変換回路(以下、『10a』の符号を付加して他の実施形態と区別する。)の構成を示す回路図である。図12を参照すると、第2の実施形態のレベル変換回路10aは、レベル変換部1と、位相補完回路2aとを含んで構成されている。第2の実施形態の位相補完回路2aは、第1の実施形態の位相補完回路2を構成する複数のインバータ(3、4)と異なり、第1NAND回路13と第2NAND回路14とを含んで構成されている。第2の実施形態におけるレベル変換部1は、第1の実施形態におけるレベル変換部1と同様の構成である。したがって、以下の第2の実施形態の説明においては、レベル変換部1に関する詳細な説明は省略する。
前述したように、位相補完回路2aは、第1NAND回路13と第2NAND回路14とを含んで構成されている。図12を参照すると、第1NAND回路13の出力端は、第2ノード12を介して第2NAND回路14の第1入力端に接続されている。その第1NAND回路13の第2入力端は、端子Ein1に接続されている。また、図12に示されているように、第2NAND回路14の出力は、第1ノード11を介して前述の第1NAND回路13の第1入力端に接続されている。そして、第2NAND回路14の第2入力端は端子Ein2に接続されている。
位相補完回路2aは、図示されない制御回路から供給される制御信号を制御信号入力端子Ein1および制御信号入力端子Ein2とで受けている。位相補完回路2aの位相補完動作は、その制御信号に応答して制御される。
図13は、位相補完回路2aの詳細な構成を例示する回路図である。図13を参照すると、位相補完回路2aの第1NAND回路13は、第9PMOSトランジスタP11と、第10PMOSトランジスタP12と、第9NMOSトランジスタN11と、第10NMOSトランジスタN12とを含んで構成されている。また、第2NAND回路14は、第11PMOSトランジスタP13と、第12PMOSトランジスタP14と、第11NMOSトランジスタN13と、第12NMOSトランジスタN14とを含んで構成されている。図13に示されているように、第1NAND回路13の第9PMOSトランジスタP11のゲートと第10NMOSトランジスタN12のゲートとは互いに接続され、制御信号入力端子Ein1から供給される制御信号が印加される。同様に、第2NAND回路14の第12PMOSトランジスタP14のゲートと第12NMOSトランジスタN14のゲートは互いに接続され、制御信号入力端子Ein2から供給される制御信号が印加される。
位相補完回路2aは、制御信号入力端子Ein1から供給される制御信号に応答して第9PMOSトランジスタP11と第10NMOSトランジスタN12との動作を制御している。それとともに、位相補完回路2aは、制御信号入力端子Ein2を介して供給される制御信号に応答して第12PMOSトランジスタP14と第12NMOSトランジスタN14との動作を制御している。例えば、制御信号としてLowレベルの信号が供給されるとき、第1NAND回路13は、その第1制御信号に応答して、第9PMOSトランジスタP11を活性化させ、同時に第10NMOSトランジスタN12を非活性化させる。このとき、第2NAND回路14は、その制御信号に応答して第2NAND回路14を活性化させると同時に第12NMOSトランジスタN14を非活性化させる。したがって、第1NAND回路13と第2NAND回路14とで位相補完回路2aを構成することで、位相補完回路2aは、第1ノード11および第2ノード12に一定の信号レベルを出力することが出来るようになる。
第2の実施形態において、位相補完回路2aを構成する第1NAND回路13と第2NAND回路14とが制御信号入力端子(Ein1,Ein2)を備える構成について説明してきた。本実施形態において、第1NAND回路13と第2NAND回路14とのそれぞれの入力端子を短絡させ、レベル変換回路10aに接続させることも可能である。つまり、第1NAND回路の二つの入力端のそれぞれを第1ノード11に接続し、第2NAND回路の二つの入力端のそれぞれを第2ノード12に接続する。このように接続することで、本実施形態のレベル変換回路10aは、第1の実施形態で説明してきた効果を発揮するように作用する。また、上述の説明では、第2の実施形態における位相補完回路2aが、第1NAND回路13と第2NAND回路14とによって構成される場合を説明してきた。このNAND回路に変えてNOR回路などを採用することも可能である。
[第3の実施形態]
以下に、図面を使用して本発明の第3の実施形態について説明を行う。図14は、本発明の第3の実施形態のレベル変換回路(以下、『10b』の符号を付加して他の実施形態と区別する。)の構成を示す回路図である。図14を参照すると、第3の実施形態のレベル変換回路10bは、レベル変換部1と、位相補完回路2bとを含んで構成されている。第3の実施形態の位相補完回路2bは、第1の実施形態の位相補完回路2を構成する複数のインバータ(3、4)と異なり、第1クロックドインバータ15と第2クロックドインバータ16とを含んで構成されている。第3の実施形態におけるレベル変換部1は、第1または第2の実施形態におけるレベル変換部1と同様の構成である。したがって、以下の第3の実施形態の説明においては、レベル変換部1に関する詳細な説明は省略する。
以下に、図面を使用して本発明の第3の実施形態について説明を行う。図14は、本発明の第3の実施形態のレベル変換回路(以下、『10b』の符号を付加して他の実施形態と区別する。)の構成を示す回路図である。図14を参照すると、第3の実施形態のレベル変換回路10bは、レベル変換部1と、位相補完回路2bとを含んで構成されている。第3の実施形態の位相補完回路2bは、第1の実施形態の位相補完回路2を構成する複数のインバータ(3、4)と異なり、第1クロックドインバータ15と第2クロックドインバータ16とを含んで構成されている。第3の実施形態におけるレベル変換部1は、第1または第2の実施形態におけるレベル変換部1と同様の構成である。したがって、以下の第3の実施形態の説明においては、レベル変換部1に関する詳細な説明は省略する。
図14を参照すると、位相補完回路2bを構成する第1クロックドインバータ15の出力は、第2ノード12を介して第2クロックドインバータ16の入力に接続されている。また、第2クロックドインバータ16の出力は第1ノード11を介して第1クロックドインバータ15の入力に接続されている。また、図14に示されているように、第2クロックドインバータ16の出力は第1ノード11を介して第1出力端子T1に接続され、第1クロックドインバータ15の出力は、第2ノード12を介して第2出力端子T2に接続されている。位相補完回路2bの第1クロックドインバータ15と第2クロックドインバータ16とには、図示されない制御回路から供給される制御信号が印加される。位相補完回路2bは、その制御信号に応答して第1クロックドインバータ15と第2クロックドインバータ16との動作を制御することで、所望の信号を第1ノード11または第2ノード12に供給している。
図15は、位相補完回路2bの詳細な構成を示す回路図である。図15を参照すると、位相補完回路2bの第1クロックドインバータ15は、第13PMOSトランジスタP15と、第14PMOSトランジスタP16と、第13NMOSトランジスタN15と、第14NMOSトランジスタN16とを含んで構成されている。図15に示されているように、第14PMOSトランジスタP16は、第13PMOSトランジスタP15と電源線VDDに接続されている。また、第14NMOSトランジスタN16は、第13NMOSトランジスタN15と第2電源線VSSとの間に接続されている。第14PMOSトランジスタP16のゲートと後述する第16PMOSトランジスタP18のゲートは、図示されない制御回路に接続され、その制御回路から出力されるインバータ制御信号φ1が供給される。同様に、第14NMOSトランジスタN16のゲートと後述する第16NMOSトランジスタN18のゲートは、上述の制御回路に接続されている。そのゲートには、その制御回路から出力されるインバータ制御信号φ2が供給される。
第1クロックドインバータ15は、その制御回路から出力される制御信号(φ1、φ2)に応答してその動作が制御され、同様に、第2クロックドインバータ16も、制御信号(φ1、φ2)に応答してその動作が制御される。このような第1クロックドインバータ15および第2クロックドインバータ16で位相補完回路2bを構成することによって、レベル変換回路10bは、制御信号(φ1、φ2)に対応して、位相補完回路2bの動作を停止させることが可能になる。
[第4の実施形態]
以下に、図面を参照して本発明の第4の実施形態について説明を行う。図16は、第4の実施形態におけるレベル変換回路(以下、『10c』の符号を付加して他の実施形態と区別する。)の構成を示す回路図である。図16を参照すると、第4の実施形態におけるレベル変換回路10cは、レベル変換部1aと、位相補完回路2とを含んで構成されている。第4の実施形態におけるレベル変換回路10cは、第1NMOSトランジスタN1に接続される第5カレントミラー回路CM1’と、第2NMOSトランジスタN2に接続される第6カレントミラー回路CM3’と、第1電流供給部31を有する出力段6’と、第2電流供給部32を有する出力段7’とを含んで構成されている。第1及び第2の電流供給部31、32はPMOSトランジスタで構成されたカレントミラー回路からなり、定電流が入力され、ミラー電流を出力端子T1、T2に出力する。
以下に、図面を参照して本発明の第4の実施形態について説明を行う。図16は、第4の実施形態におけるレベル変換回路(以下、『10c』の符号を付加して他の実施形態と区別する。)の構成を示す回路図である。図16を参照すると、第4の実施形態におけるレベル変換回路10cは、レベル変換部1aと、位相補完回路2とを含んで構成されている。第4の実施形態におけるレベル変換回路10cは、第1NMOSトランジスタN1に接続される第5カレントミラー回路CM1’と、第2NMOSトランジスタN2に接続される第6カレントミラー回路CM3’と、第1電流供給部31を有する出力段6’と、第2電流供給部32を有する出力段7’とを含んで構成されている。第1及び第2の電流供給部31、32はPMOSトランジスタで構成されたカレントミラー回路からなり、定電流が入力され、ミラー電流を出力端子T1、T2に出力する。
図16を参照すると、第4の実施形態における第5カレントミラー回路CM1’と第6カレントミラー回路CM3’の第3電源線VDD1は、3Vの電圧を供給する電源に接続されている。また、出力段(6’7’)の第4電源線VDD2は、1.5Vの電圧を供給する電源に接続されている。図16に示されているように、出力段(6’、7’)の電源電圧を、カレントミラー回路(CM1’、CM2’)の電源電圧と異なる電圧にすることで、可変的にレベル変換を実行するレベル変換回路を構成することが可能になる。
なお、第4の実施形態の位相補完回路2を、第2の実施形態の位相補完回路2aまたは第3の実施形態の位相補完回路2bと同様に構成することも可能である。また、上述してきた各実施形態は、矛盾が発生しない場合において組合せて実施することが可能である。また、各実施の形態においてレベル変換部1、1aの入力段5の差動対トランジスタは、NMOSトランジスタN1、N2で構成されているが、これをPMOSトランジスタで構成することも可能である。この場合、各カレントミラー回路もPMOSトランジスタからNMOSトランジスタへ、NMOSトランジスタからPMOSトランジスタへ変更される。
1…レベル変換部
2…位相補完回路
3…第1インバータ
4…第2インバータ
5…入力段
6、7…出力段
8…定電流源
10、10a、10b、10c…レベル変換回路
11…第1ノード
12…第2ノード
20…半導体装置
21…第1論理レベル回路ブロック
22…第2論理レベル回路ブロック
IN1、IN2…入力端子
T1、T2…出力端子
VDD…第1電源線
VSS…第2電源線
IN_P…第1差動入力信号,IN_N…第2差動入力信号
OUT_P…非反転出力信号,OUT_N…反転出力信号
V1,V2…初期出力信号
P1〜P8…PチャネルMOSトランジスタ
N1〜N8…NチャネルMOSトランジスタ
P11〜P14…PチャネルMOSトランジスタ
N11〜N14…NチャネルMOSトランジスタ
101…レベルシフタ、103…レベルシフタ
105…位相合わせ回路
106…ラッチ回路
102、104、107〜112…インバータ
2…位相補完回路
3…第1インバータ
4…第2インバータ
5…入力段
6、7…出力段
8…定電流源
10、10a、10b、10c…レベル変換回路
11…第1ノード
12…第2ノード
20…半導体装置
21…第1論理レベル回路ブロック
22…第2論理レベル回路ブロック
IN1、IN2…入力端子
T1、T2…出力端子
VDD…第1電源線
VSS…第2電源線
IN_P…第1差動入力信号,IN_N…第2差動入力信号
OUT_P…非反転出力信号,OUT_N…反転出力信号
V1,V2…初期出力信号
P1〜P8…PチャネルMOSトランジスタ
N1〜N8…NチャネルMOSトランジスタ
P11〜P14…PチャネルMOSトランジスタ
N11〜N14…NチャネルMOSトランジスタ
101…レベルシフタ、103…レベルシフタ
105…位相合わせ回路
106…ラッチ回路
102、104、107〜112…インバータ
Claims (13)
- 差動入力信号を受け差動電流を出力する差動対トランジスタと、
前記差動電流を入力として受け、ミラー電流を差動出力端に出力するカレントミラー回路と、
前記差動出力端間に接続されたCMOS型ラッチ回路と
を有するレベル変換回路。 - 前記差動対トランジスタを構成する第1及び第2のトランジスタと、
前記第1のトランジスタの出力電流を受け、第1のミラー電流を出力する第1のカレントミラー回路と、
前記第2のトランジスタの出力電流を受け、第2のミラー電流を出力する第2のカレントミラー回路と、
前記第2のミラー電流を受け、前記差動出力端を構成する第1出力端に第3のミラー電流を出力する第3のカレントミラー回路と、
前記第1のミラー電流を受け、前記差動出力端を構成する第2出力端に第4のミラー電流を出力する第4のカレントミラー回路と
を有する請求項1記載のレベル変換回路。 - 前記第1のカレントミラー回路は、前記第1出力端に第5のミラー電流をさらに出力し、
前記第2のカレントミラー回路は、前記第2出力端に第6のミラー電流をさらに出力する構成とされている、
請求項2記載のレベル変換回路。 - 定電流を受け、前記第1出力端に第7のミラー電流を出力する第5のカレントミラー回路と、
定電流を受け、前記第2出力端に第8のミラー電流を出力する第6のカレントミラー回路と
をさらに有する請求項2記載のレベル変換回路。 - 前記第1のトランジスタが非反転入力信号を受け、前記第2のトランジスタが反転入力信号を受け、前記第1出力端に非反転出力信号が出力され、前記第2出力端に反転出力信号が出力される
請求項2乃至4のいずれか1項記載のレベル変換回路。 - 前記差動対トランジスタ、前記第3のカレントミラー回路、および前記第4のカレントミラー回路がNMOSトランジスタで構成され、前記第1及び第2のカレントミラー回路がPMOSトランジスタで構成された
請求項2乃至5のいずれか1項記載のレベル変換回路。 - 前記差動対トランジスタ、前記第3のカレントミラー回路、および前記第4のカレントミラー回路がPMOSトランジスタで構成され、前記第1及び第2のカレントミラー回路がNMOSトランジスタで構成された
請求項2乃至5のいずれか1項記載のレベル変換回路。 - 前記差動対トランジスタ、前記第3のカレントミラー回路、及び前記第4のカレントミラー回路がNMOSトランジスタで構成され、前記第1のカレントミラー回路、前記第2のカレントミラー回路、前記第5のカレントミラー回路、及び前記第6のカレントミラー回路がPMOSトランジスタで構成された
請求項4記載のレベル変換回路。 - 前記差動対トランジスタ、前記第3のカレントミラー回路、及び前記第4のカレントミラー回路がPMOSトランジスタで構成され、前記第1のカレントミラー回路、前記第2のカレントミラー回路、前記第5のカレントミラー回路、及び前記第6のカレントミラー回路がNMOSトランジスタで構成された
請求項4記載のレベル変換回路。 - 前記CMOS型ラッチ回路が、入力端が前記第1出力端に接続され、出力端が前記第2出力端に接続された、第1CMOSインバータと、入力端が前記第2出力端に接続され、出力端が前記第1出力端に接続された、第2CMOSインバータとで構成された
請求項1乃至9のいずれか1項に記載のレベル変換回路。 - 前記CMOS型ラッチ回路が、前記第1出力端に接続された入力端と、前記第2出力端に接続された出力端を有する第1CMOSNAND回路と、前記第2出力端に接続された入力端と、前記第1出力端に接続された出力端を有する第2CMOSNAND回路とで構成された
請求項1乃至7のいずれか1項に記載のレベル変換回路。 - 前記CMOS型ラッチ回路が、入力端が前記第1出力端に接続され、出力端が前記第2出力端に接続された、第1CMOSクロックドインバータと、入力端が前記第2出力端に接続され、出力端が前記第1出力端に接続された、第2CMOSクロックドインバータとで構成された
請求項1乃至9のいずれか1項に記載のレベル変換回路。 - 前記第1及び第2のカレントミラー回路を構成するトランジスタのソースが接続された電源と、前記第5及び第6のカレントミラー回路を構成するトランジスタのソースが接続された電源とは、異なる電圧を供給するものである
請求項4記載のレベル変換回路。
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